JPH06333381A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のチャンネルを有するディジタル信号が
チャンネル毎に信号数が違う場合にも信号を欠落させる
ことなく順次処理できるようにすることを目的とする。 【構成】 入力されたディジタル信号を記憶する第１の
メモリ１と、メモリ１をコントロールする第１のメモリ
制御回路４と、第１のメモリ制御回路４を用いて第１の
メモリ１に一旦書き込み読み出されたディジタル信号
を、複数のチャンネルをチャンネル毎に記憶する第２か
ら第ｎまでの複数個のメモリと、前記複数個のメモリを
コントロールする第２のメモリ制御回路９と、第２のメ
モリ制御回路９を用いて前記複数個のメモリに記憶され
読み出された複数のディジタル信号を切り替え、１つの
ディジタル信号とする為の切り替え回路１０とを備える
ことにより、複数のチャンネルを有するディジタル信号
がチャンネル毎に信号数が違う場合にも信号を欠落させ
ることなく順次処理できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号を一旦
記憶し一定時間の後に出力する機能を有するディジタル
信号処理回路に関するものである。

【０００２】

【従来の技術】近年、オーディオやビデオのディジタル
化に代表されるように、民生機器にもディジタル信号処
理を用いたものが多数実用化されている。

【０００３】以下に、従来の回路に用いられているディ
ジタル信号処理装置について図面を参照しながら説明す
る。

【０００４】図７に於いて１は記憶装置（以下メモリと
略す）、２は入力されたクロックに同期して動作するカ
ウンタ、３はカウンタ２からの出力値をもとに前記メモ
リに用いるアドレスを発生するアドレス発生回路、４は
メモリ１からのディジタル信号の読み出し及びメモリ１
へのディジタル信号の書き込みを制御するメモリ制御回
路、５はディジタル信号入力端子、６はクロック入力端
子、７はディジタル信号出力端子である。

【０００５】以上のように構成されたディジタル信号処
理回路について以下その動作を説明する。

【０００６】図７中２のカウンタに於いて、図７のクロ
ック入力端子６から入力されたクロックにより図８中波
形に１及び２のような出力が得られる。次にアドレス発
生回路３に於いて、カウンタ２からの出力値に対応し
て、メモリ１にディジタル信号入力端子５から入力され
るディジタル信号を記録する図８の波形４のようなアド
レス信号が発生される。また、それと同時にメモリ制御
回路４に於いても、カウンタ２からの出力値に対応して
メモリ１に記憶されているディジタル信号の読み出すタ
イミングの決定及びディジタル信号入力端子５から入力
されたディジタル信号をメモリ１に書き込むタイミング
を決定する図８中の波形６のような読み出し制御信号
と、メモリ１にディジタル信号入力端子５から入力され
るディジタル信号を記憶されるタイミングを決定する図
８の波形７のような書き込み制御信号とが発生される。

【０００７】ディジタル信号入力端子５から入力される
ディジタル信号は、メモリ制御回路４から発生される図
８の波形７のような書き込み制御信号がＨＩＧＨ（以下
“Ｈ”と略す）の際に、メモリ１の中のアドレス発生回
路３で発生されているアドレスが示す場所に記憶され
る。

【０００８】またディジタル信号出力端子７には、メモ
リ１から図８の波形６のような読み書き制御信号が
“Ｈ”からＬＯＷ（以下“Ｌ”と略す）に切り変わると
ころで、アドレス発生回路３で発生されるアドレス値が
示す場所に記憶されているディジタル信号が読み出され
て図８の波形８のように出力されることになる。

【０００９】このようにして、入力されたディジタル信
号はカウンタ２、アドレス発生回路３、メモリ制御回路
４等の制御回路によってコントロールされてメモリに記
憶され、一定時間の後に出力されることになり、ディジ
タル信号の並べ替え等の処理が可能となっているのであ
る。

【００１０】

【発明が解決しようとする課題】しかしながら上記の従
来構成では、入力されたディジタルデータを順次書き込
み・読み出しをしている為、ディジタル信号が１系統
（１チャンネル）の場合や、複数の系統（多チャンネ
ル）でも順次ディジタル信号を読み書きする場合には特
に不都合なく動作させることが出来るが、ディジタル信
号が複数の系統（チャンネル）存在し、それぞれのチャ
ンネルで一定時間内のディジタル信号数（データ数）が
異なる場合などには、従来構成のディジタル信号処理回
路だけでは構成することが出来ず、構成を可能とする場
合には従来構成のディジタル信号処理回路が必要チャン
ネルと同数だけ必要となるという課題を有していた。

【００１１】本発明は上記従来の課題を解決するもので
あり、複数チャンネル存在するディジタル信号を簡単な
構成の回路を用いて処理できるディジタル信号処理回路
を提供するものである。

【００１２】

【課題を解決するための手段】上記課題を解決する為に
本発明のディジタル信号処理装置に於いては、入力され
たディジタル信号を記憶する第１メモリと、メモリをコ
ントロールする第１のメモリ制御回路と、第１のメモリ
制御回路を用いて第１のメモリに一旦書き込み読み出さ
れたディジタル信号を、複数のチャンネルをチャンネル
毎に記憶する第２から第ｎまでの複数個のメモリと、複
数個のメモリをコントロールする第２のメモリ制御回路
と、第２のメモリ制御回路を用いて複数個のメモリに記
憶され読み出された複数のディジタル信号を切り替え、
１つのディジタル信号とする為の切り替え回路とによっ
て構成されている。

【００１３】

【作用】本発明は上記した構成により、入力端子より入
力され一旦メモリに書き込み・読み出された複数チャン
ネルを有するディジタル信号を、チャンネル毎に再度メ
モリに書き込み・読み出しをした後に切り替え回路によ
って１つのディジタル信号として出力することにより、
簡単な構成により複数チャンネルのディジタル信号を処
理することができ、また一定時間毎（例えば映像系の１
フレーム時間等）のディジタル信号の数（データ数）が
チャンネル毎に異なる場合にも、長い時間で考えた場合
のデータ数がチャンネル毎にほぼ一定であれば、不都合
なくディジタル信号を順次読み出して１つのディジタル
信号として出力できることとなる。

【００１４】

【実施例】以下本発明のディジタル信号処理回路の一実
施例について、図面を参照しながら説明する。

【００１５】図１は本発明の一実施例に於けるディジタ
ル信号処理回路の主要部を示す図である。

【００１６】図１に於いて、１は第１のメモリ、１３は
第２のクロックの入力端子、２は前記第２のクロックを
受けて動作する第２のカウンタ、３は第２のカウンタ２
で発生される値をもとに第１のメモリ１のアドレスを発
生するアドレス発生回路、４は第１のメモリ１にディジ
タル信号の書き込み及び読み出しを制御する第１の読み
書き制御回路、５は第２のメモリ、６は第３のメモリ、
１２は第１のクロックの入力端子、８は前記第１のクロ
ックを受けて動作する第１のカウンタ、８は第１のカウ
ンタで発生される値をもとに第２及び第３のメモリ５，
６に使用するアドレスを発生する第２のアドレス発生回
路、９は第２及び第３のメモリ５，６にディジタル信号
の書き込み及び読み出しを制御する第２の読み書き制御
回路、１０は第２及び第３のメモリ５，６から読み出さ
れ出力されるディジタル信号を切り替える切り替え回路
である。

【００１７】以上のように構成されたディジタル信号処
理装置について以下にその動作を説明する。

【００１８】まず、第２のクロックの入力端子１３より
入力された第２のクロックによってカウンタ２は図２中
の波形２及び波形３ような値を出力する。第２のカウン
タ２からの出力値及び入力端子１４，１５から入力され
るチャンネル毎のディジタル信号数（データ数）を示す
信号を受けて、アドレス発生回路３では図２の波形４の
ようなアドレス値を出力し、同時に第２の読み書き制御
回路４では図２の５のような読み出し制御信号を出力す
る。

【００１９】第１のメモリ１では前記のアドレス値及び
読み出し制御信号を受けて、第２のメモリ５及び第３の
メモリ６へと図２中の波形６のようにディジタル信号が
出力される。なおこのディジタル信号は１つの信号単位
の前半が第１番目のチャンネル、後半が第２番目のチャ
ンネルという構成になっている。

【００２０】チャンネル間で、ある一定期間（例えば１
フレーム時間等）内にディジタル信号の数に差がない場
合には、上記のように第１のメモリ１から出力されるデ
ィジタル信号は、図２中の波形６のように定間隔で順次
読み出されるが、例えば第１チャンネルの信号数に比べ
て第２チャンネルの信号数が２信号分だけ多い場合に
は、アドレス発生回路３では図３中の波形４のように多
い分だけの信号が、元来アドレス発生されていない空き
領域にアドレスを発生するように動作をする。この際ア
ドレス値は第１チャンネルと同じ数だけの第２チャンネ
ルの信号にアドレスを発生した最後のアドレス値に続く
アドレス値から始まることになる。つまり例えば第１チ
ャンネルの信号の数が１００だとし、第２チャンネルの
信号の数が１０２だとした場合、アドレスの値が１のと
ころに第１番目の信号が入っているとすると、図３中の
波形４に示されているアドレス値ＡＸの値は１０１とい
うことになる。また読み書き制御回路４から出力される
読み出し制御回路も、それに伴い図３中の波形５のよう
になり、第１のメモリ１から出力されるディジタル信号
も一定間隔で出力はされず、図３中の波形６のようにチ
ャンネル毎の信号数が同じであった場合とは異なったよ
うに信号を出力するようになる。

【００２１】次に入力端子１２から入力された第１のク
ロックにより第１のカウンタ７は図４中の波形２及び３
のようにカウント値が出力される。ここでのカウント値
は図２と図４を見れば分かるように第２のカウンタ２と
ほぼ同様の動きをすることになる。

【００２２】第１のカウンタ７から出力されたカウンタ
値と入力端子１４，１５から入力されるチャンネル毎の
ディジタル信号数（データ数）を示す信号を受けてアド
レス発生回路８では図４中の波形４のようなアドレス値
を出力し、同時に読み書き制御回路９では上記と同様の
信号を受けて、図４中の波形６及び７のような読み出し
制御信号及び図４中の波形８及び９のような書き込み制
御信号を出力する。

【００２３】第２のメモリ５及び第３のメモリ６には、
アドレス発生回路８から出力されるアドレス値データ及
び読み書き制御回路９から出力される読み出し信号・書
き込み信号を受けて、第１のメモリ１から出力されたデ
ィジタル信号が書き込み・読み出されることになる。

【００２４】まず上記に述べているように、第１のメモ
リ１から出力されるディジタル信号はあるデータの単位
時間内（例えば１データサンプル）の前半が第１番目の
チャンネル、後半が第２番目のチャンネルとなってお
り、それぞれのチャンネルのディジタル信号は第１番目
のチャンネルが第２のメモリ５に、第２番目のチャンネ
ルのディジタル信号は第３のメモリ６に読み出し・書き
込みがされるので、読み書き制御回路９から出力される
読み出し制御信号は、第２のメモリ５を制御する為の読
み出し制御信号（図４中の波形６）、及び第３のメモリ
６を制御する為の読み出し制御信号（図４中の波形７）
という２種類の読み出し制御信号となっている。

【００２５】また同様に書き込み制御信号についても、
第２のメモリ５への書き込み制御をする為の書き込み制
御信号（図４中の波形８）、第３のメモリ６への書き込
みを制御する為の書き込み制御信号（図４中の波形９）
という２種類の書き込み制御信号となっている。

【００２６】第２のメモリ５及び第２のメモリ６に入力
されるディジタル信号は、第１のメモリ１からの出力を
受け、図４中の波形５のようになっている。

【００２７】このディジタル信号とアドレス発生回路８
から出力される図４中の波形４のようなアドレス値、読
み書き制御回路９から発生される図４中の波形６の読み
出し制御信号及び図４の波形８の書き込み制御信号を受
け、まず第２のメモリ５では、第２の読み書き制御回路
９から出力される読み出し制御信号（図４波形６）が
“Ｈ”から“Ｌ”に切り替るところで、第２のアドレス
発生回路８から出力されるアドレス値に対応した第２の
メモリ５の中の場所に記憶されているディジタル信号が
出力される。

【００２８】一方第１のメモリ１から出力されたディジ
タル信号は、アドレス発生回路８から出力される図４中
の波形４で表されるアドレス値、読み書き制御回路９か
ら発生される図４の波形８の書き込み制御信号により、
前記書き込み制御信号が“Ｈ”の区間で前記アドレス値
が示す第２のメモリ５内の場所に記憶されることにな
る。このようにしてディジタル信号の１単位時間の前半
部分、つまり第１チャンネル側の信号は第２のメモリ５
に記憶され読み出されることになる。

【００２９】同様にして、アドレス発生回路８から発生
されるアドレス値、及び読み書き制御回路９から発生さ
れる読み出し制御信号（図４波形７）、書き込み制御信
号（図４波形９）によって第３のメモリ６には、ディジ
タル信号の１単位時間分の後半部分（第２チャンネル側
の信号）が記憶され読み出されることになる。

【００３０】上記したように第２のメモリ５、第２のメ
モリ６についても第１のメモリ１と同様に、ある一定期
間内（例えば１フレーム時間）のディジタル信号の信号
数に差がない場合には、ディジタル信号をメモリに読み
書きする処理に関しては規則正しく一定間隔で読み出し
・書き込みが行われるのであるが、例えばある系列の信
号（例えば第１チャンネル）を基準にしてその他の系列
の信号（この実施例の場合は第２チャンネル）の信号数
に差がある場合は第５図に示すタイミング図のようにデ
ィジタル信号を書き込む際に通常とは異なる動作をす
る。以下にその場合について説明をすることにする。

【００３１】上記にも述べたがチャンネル毎の信号数に
差がある場合には、第１のメモリ１から出力されるディ
ジタル信号は、図５に示すようにチャンネル毎の信号数
に差がない場合とは違ったものとなる。

【００３２】この場合にはアドレス発生回路８から発生
されるアドレス値は、第１のカウンタ７の出力値、及び
入力端子１４，１５から入力される各チャンネル毎にあ
る一定期間内に含まれる信号数を示すデータを受けて、
図５の波形４に示すようにチャンネル間の信号数に差が
ない場合とは異なった形で出力されるようになってい
る。ここでも第１のメモリ１と同様に、例えば第１のチ
ャンネルに比べ第２のチャンネルの信号数が多い場合に
は、第１チャンネルと第２チャンネルとの差の信号分だ
け第２チャンネルの為に用いられるアドレスが多く発生
されることになる。図５に示した場合には、第１チャン
ネルに比べ第２チャンネルの方が２信号だけ多くなって
いるので、図５のアドレス値４に示しているように“Ａ
Ｘ”及び“ＡＸ＋１”という２信号分だけアドレス値が
多く発生されている。

【００３３】それに伴って、読み書き制御回路９に於い
ても図５の波形９に示す通り、第２チャンネルの信号の
多い分だけ書き込み制御信号を多く発生することになっ
ており、上記同様書き込み制御信号が“Ｈ”の区間でメ
モリに入力されている信号がアドレス値の示すメモリ内
の場所に記憶される。

【００３４】ただし、基準となっている第１のチャンネ
ルに比べて第２のチャンネルの信号数が少なくなる場合
には、第１チャンネルように信号差分だけ多くアドレス
を発生することはなく第１チャンネルのデータ数分だけ
すべてアドレスを発生するようになっており、それに伴
い読み書き制御回路９で発生される書き込み制御信号の
内、第３のメモリ６に使用される書き込み制御信号は、
図６の波形９に示しているように、ある一定期間内（フ
レーム時間等）で第２のチャンネルの信号が終了した後
第１のチャンネルの信号が終了するまでの間発生されな
くなる。

【００３５】上記のようにして第２のメモリ５及び第３
のメモリ６に記憶されたディジタル信号は、読み書き制
御回路９で発生される読み出し制御信号によってそれぞ
れ順次読み出される。上記しているとおりメモリに書き
込み・読み出しをしているので、第３のメモリ６に書き
込まれるディジタル信号については、第２のメモリ５に
書き込まれるディジタル信号を基準にしている為、第２
のメモリ５に書き込まれる信号と比較して多い場合や少
ない場合が存在するが、長い時間で信号処理を考えた場
合に、平均的には第１チャンネルに含まれるディジタル
信号の数と、第２チャンネルに含まれるディジタル信号
の数とがほぼ同数になるとした場合には、チャンネル間
に信号数に差がないと考えられるので、第２のメモリ５
及び第３のメモリ６からディジタル信号を読み出す場合
は、記憶されているディジタル信号を順次読み出すこと
でも不都合なく処理ができる。

【００３６】このようにして第２のメモリ５及び第３の
メモリ６から出力されたそれぞれ第１チャンネル及び第
２チャンネルのディジタル信号は、切り替え回路１０に
入力され、第１チャンネル及び第２チャンネルのディジ
タル信号が順次交互に切り替りながら出力され、出力端
子１６へと出力されることになるのである。

【００３７】

【発明の効果】以上のように本発明は、メモリより読み
出された複数チャンネルを有するディジタル信号を、チ
ャンネル毎に再度メモリに書き込み・読み出しをした後
に切り替え回路によって１つのディジタル信号として出
力することにより、簡単な構成により複数チャンネルの
ディジタル信号を処理することができ、また一定時間毎
のディジタル信号の数（データ数）がチャンネル毎に異
なる場合にも、長い時間で考えた場合のデータ数がチャ
ンネル間でほぼ一定であれば、不都合なくディジタル信
号を順次読み出して１つのディジタル信号として出力で
きることになり、現状回路では比較的大規模のメモリが
複数個必要になるところが、小規模のメモリを用いて構
成できることもあり、その実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の一実施例におけるディジタル信号処理
装置を示すブロック図

【図２】本発明の一実施例におけるディジタル信号処理
装置の各部のタイミングの一例を示す波形図

【図３】本発明の一実施例におけるディジタル信号処理
装置の各部のタイミングの一例を示す波形図

【図４】本発明の一実施例におけるディジタル信号処理
装置の各部のタイミングの一例を示す波形図

【図５】本発明の一実施例におけるディジタル信号処理
装置の各部のタイミングの一例を示す波形図

【図６】本発明の一実施例におけるディジタル信号処理
装置の各部のタイミングの一例を示す波形図

【図７】従来のディジタル信号処理装置を示すブロック
図

【図８】従来のディジタル信号処理装置の各部のタイミ
ングの一例を示す波形図

【符号の説明】

１ 第１の記憶回路 ２ 第２のカウンタ ３ 第１のアドレス発生回路 ４ 第１の読み書き制御回路 ５ 第２の記憶回路 ６ 第３の記憶装置 ７ 第１のカウンタ ８ 第２のアドレス発生回路 ９ 第２の読み書き制御回路 １０ 切り替え回路

フロントページの続き (72)発明者 水口 信明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山口 進 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 佐藤 真史 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力されたディジタル信号を記憶装置に
   一旦記憶し、ある一定時間の後にディジタル信号を再度
   出力する構成のディジタル信号処理装置であって、入力
   されたディジタル信号を記憶する為の第１の記憶回路
   と、前記第１の記憶回路を制御する第１のメモリ制御回
   路と、前記第１の記憶回路から出力されたディジタル信
   号を再度記憶する第２から第ｎまでの複数個の記憶回路
   と、入力された第１のクロックに同期して動作する第１
   のカウンタと、前記第１のカウンタからの出力値をもと
   に動作する前記複数個の記憶回路を制御する為の第２の
   メモリ制御回路と、複数個の記憶回路から出力されたデ
   ィジタル信号を切り替える信号切り替え回路とを有する
   ことを特徴とするディジタル信号処理装置。
2. 【請求項２】 第１のメモリ制御回路は、入力された第
   ２のクロックに同期して動作する第２のカウンタと、前
   記第２のカウンタからの出力値をもとに動作する上記第
   １の記憶回路のアドレス値を発生する第１のアドレス発
   生回路と、前記第２のカウンタからの出力値をもとに動
   作する前記第１の記憶回路のディジタル信号の読み出
   し、及び前記第１の記憶回路への書き込みを制御する第
   １の読み書き制御回路とを有することを特徴とする請求
   項１記載のディジタル信号処理装置。
3. 【請求項３】 第２のメモリ制御回路は、第１のカウン
   タから出力される出力値をもとに動作する第２から第ｎ
   までの複数個の記憶回路のアドレス値を発生する第２の
   アドレス発生回路と、上記第１のカウンタからの出力値
   をもとに動作する前記複数個の記憶回路のディジタル信
   号読み出し、及び前記複数個の記憶回路へのディジタル
   信号の書き込みを制御する第２の読み書き制御回路とを
   有することを特徴とする請求項１記載のディジタル信号
   処理装置。