JPH066880A - タイムスロット並べ替え装置 - Google Patents
タイムスロット並べ替え装置Info
- Publication number
- JPH066880A JPH066880A JP15718992A JP15718992A JPH066880A JP H066880 A JPH066880 A JP H066880A JP 15718992 A JP15718992 A JP 15718992A JP 15718992 A JP15718992 A JP 15718992A JP H066880 A JPH066880 A JP H066880A
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- JP
- Japan
- Prior art keywords
- output
- signals
- input
- write
- signal
- Prior art date
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- Withdrawn
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】入力信号を選択するセレクタを入力側に配置す
ることによりメモリの素子を減づる。 【構成】入力端子１１〜１３の３つの入力信号をそれぞ
れ入力しタイムスロット単位にその１つを選択し出力す
るセレクタ３１〜３３と、セレクタ３１〜３３の出力信
号をそれぞれシーケンシャルに書込みメモリし、ランダ
ム読出しにより各読出信号をそれぞれセレクタ５１〜５
３に出力するメモリ４１〜４３と、メモリ４１〜４３か
らの出力信号を入力しタイムスロット単位にそれ１つを
選択し出力端子２１〜２３へ出力するセレクタ５１〜５
３等から構成される。
ることによりメモリの素子を減づる。 【構成】入力端子１１〜１３の３つの入力信号をそれぞ
れ入力しタイムスロット単位にその１つを選択し出力す
るセレクタ３１〜３３と、セレクタ３１〜３３の出力信
号をそれぞれシーケンシャルに書込みメモリし、ランダ
ム読出しにより各読出信号をそれぞれセレクタ５１〜５
３に出力するメモリ４１〜４３と、メモリ４１〜４３か
らの出力信号を入力しタイムスロット単位にそれ１つを
選択し出力端子２１〜２３へ出力するセレクタ５１〜５
３等から構成される。
Description
【０００１】
【産業上の利用分野】本発明はタイムスロット並べ替え
装置に関し、特に、ｍ多重されたｍ本の入力信号につい
て固定的に時間軸方向と空間軸方向のスロットの並べ替
えを行うタイムスロット並べ替え装置に関する。
装置に関し、特に、ｍ多重されたｍ本の入力信号につい
て固定的に時間軸方向と空間軸方向のスロットの並べ替
えを行うタイムスロット並べ替え装置に関する。
【０００２】
【従来の技術】従来のこの種のタイムスロット並べ替え
装置は図３に示すものがある。図３は従来例のブロック
図である。また図４は信号の入出力関係を示す図３のタ
イムチャートである。図３は３本の３多重データ入力信
号を扱う例を示したもので、入力端子１１，〜１３にそ
れぞれ３つのデータ信号が多重化された入力信号が入力
され、各入力信号はそれぞれ３つのメモリに入力され
る。メモリは３×３個の９個のメモリ１０１〜１０９よ
り構成され、それぞれの入力信号をシーケンシャルに書
込みメモリし、ランダム読出しによるスロットの並べ替
えを行った出力信号をセレクタ４０１〜４０３に出力す
る。セレクタ４０１〜４０３はそれぞれ３つのメモリか
ら出力信号のうちスロット単位に１つの信号を選択し３
多重データ出力信号として出力端子２２〜２３にそれぞ
れ出力する。
装置は図３に示すものがある。図３は従来例のブロック
図である。また図４は信号の入出力関係を示す図３のタ
イムチャートである。図３は３本の３多重データ入力信
号を扱う例を示したもので、入力端子１１，〜１３にそ
れぞれ３つのデータ信号が多重化された入力信号が入力
され、各入力信号はそれぞれ３つのメモリに入力され
る。メモリは３×３個の９個のメモリ１０１〜１０９よ
り構成され、それぞれの入力信号をシーケンシャルに書
込みメモリし、ランダム読出しによるスロットの並べ替
えを行った出力信号をセレクタ４０１〜４０３に出力す
る。セレクタ４０１〜４０３はそれぞれ３つのメモリか
ら出力信号のうちスロット単位に１つの信号を選択し３
多重データ出力信号として出力端子２２〜２３にそれぞ
れ出力する。
【０００３】この３本の入力信号のタイムスロットをそ
れぞれ相互に替えて３本の出力信号として出力する過程
は図４のタイムチャートに示す通りである。
れぞれ相互に替えて３本の出力信号として出力する過程
は図４のタイムチャートに示す通りである。
【０００４】
【発明が解決しようとする課題】この従来例のタイムス
ロット並べ替え装置では、ｍ多重の信号ｍ本の並べ替え
を行うためにｍ×ｍのメモリを用いるためｍが大きくな
ると、メモリ必要容量がｍの2 に比例して増大しハード
ウェア規模が大きくなるという問題点がある。
ロット並べ替え装置では、ｍ多重の信号ｍ本の並べ替え
を行うためにｍ×ｍのメモリを用いるためｍが大きくな
ると、メモリ必要容量がｍの2 に比例して増大しハード
ウェア規模が大きくなるという問題点がある。
【０００５】
【課題を解決するための手段】本発明のタイムスロット
並替装置は、第１からｍ（ｍは整数）までｍ個のｍ多重
データ信号を入力し何れか１つの前記ｍ多重データ信号
を選択し出力するｍ個の選択部と、前記ｍ個の選択部の
出力信号をそれぞれ入力し前記ｍ多重データ信号のタイ
ムスロットの並べ替えを行って後出力するｍ個のメモリ
部と、前記ｍ個のメモリ部の出力信号を入力しタイムス
ロット単位に何れか１つの信号を選択しｍ多重の出力デ
ータ信号として出力するｍ個の出力セレクタ部とを備え
ている。
並替装置は、第１からｍ（ｍは整数）までｍ個のｍ多重
データ信号を入力し何れか１つの前記ｍ多重データ信号
を選択し出力するｍ個の選択部と、前記ｍ個の選択部の
出力信号をそれぞれ入力し前記ｍ多重データ信号のタイ
ムスロットの並べ替えを行って後出力するｍ個のメモリ
部と、前記ｍ個のメモリ部の出力信号を入力しタイムス
ロット単位に何れか１つの信号を選択しｍ多重の出力デ
ータ信号として出力するｍ個の出力セレクタ部とを備え
ている。
【０００６】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例のブロック図であ
る。本図は入力信号が３本で３多重された場合を示すも
のである。入力端子１１〜１３から入力された３本の入
力信号の各信号はそれぞれセレクタ３１〜３３に入力さ
れる。セレクタ３１〜３３は書込みセレクタ制御部７か
らの対応する選択信号の選択値により３つの入力信号か
らタイムスロット単位に１つを選択し、それぞれメモリ
４１〜４３へ出力する。メモリ４１〜４３はこの入力信
号をカウンタ６からの書込アドレスによりシーケンシャ
ルに書込みメモリし、読出しアドレス制御部８からの読
出アドレスによりランダムに読出しそれぞれ各読出信号
毎にセレクタ５１〜５３へ出力する。
る。本図は入力信号が３本で３多重された場合を示すも
のである。入力端子１１〜１３から入力された３本の入
力信号の各信号はそれぞれセレクタ３１〜３３に入力さ
れる。セレクタ３１〜３３は書込みセレクタ制御部７か
らの対応する選択信号の選択値により３つの入力信号か
らタイムスロット単位に１つを選択し、それぞれメモリ
４１〜４３へ出力する。メモリ４１〜４３はこの入力信
号をカウンタ６からの書込アドレスによりシーケンシャ
ルに書込みメモリし、読出しアドレス制御部８からの読
出アドレスによりランダムに読出しそれぞれ各読出信号
毎にセレクタ５１〜５３へ出力する。
【０００８】セレクタ５１〜５３は読出セレクタ制御部
９からの対応する選択信号の選択値により３つの入力信
号からタイムスロット単位に１つの信号を選択し、それ
ぞれ出力端子２１〜２３に出力する。書込セレクタ制御
部７，読出アドレス制御部８および読出しセレクタ制御
部９はカウンタ６からの書込アドレスを入力し、各出力
信号を出力する。
９からの対応する選択信号の選択値により３つの入力信
号からタイムスロット単位に１つの信号を選択し、それ
ぞれ出力端子２１〜２３に出力する。書込セレクタ制御
部７，読出アドレス制御部８および読出しセレクタ制御
部９はカウンタ６からの書込アドレスを入力し、各出力
信号を出力する。
【０００９】入力端子１１〜１３に入力された３つの入
力信号が、タイムスロットを並べ替えられ出力出力端子
２１〜２３から出力される過程は図２のタイムチャート
に示す通りである。
力信号が、タイムスロットを並べ替えられ出力出力端子
２１〜２３から出力される過程は図２のタイムチャート
に示す通りである。
【００１０】
【発明の効果】以上説明したように本発明は、ｍ本の入
力信号に対して書き込みセレクタをもうけて、メモリに
書き込むデータ量を制限することにより１個あたりの容
量をｍワードとした時にメモリの個数を従来例のｍ×ｍ
個の１／ｍであるｍ個に削減することができ、ハードウ
ェアの規模を小さくする効果がある。
力信号に対して書き込みセレクタをもうけて、メモリに
書き込むデータ量を制限することにより１個あたりの容
量をｍワードとした時にメモリの個数を従来例のｍ×ｍ
個の１／ｍであるｍ個に削減することができ、ハードウ
ェアの規模を小さくする効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１におけるタイムチャートである。
【図３】従来例のブロック図である。
【図４】図３のタイムチャートである。
【符号の説明】 １１〜１３ 入力端子 ２１〜２３ 出力端子 ３１〜３３ セレクタ（書込用） ４１〜４３ メモリ ５１〜５３ セレクタ（読出用） ６ カウンタ ７ 読出アドレス制御部 ８ 読出アドレス制御部 ９ 読出セレクタ制御部
Claims (2)
- 【請求項１】 第１からｍ（ｍは整数）までｍ個のｍ多
重データ信号を入力し何れか１つの前記ｍ多重データ信
号を選択し出力するｍ個の選択部と、前記ｍ個の選択部
の出力信号をそれぞれ入力しこの信号のタイムスロット
の並べ替えを行って後出力するｍ個のメモリ部と、前記
ｍ個のメモリ部の出力信号を入力しタイムスロット単位
で何れか１つの信号を選択しｍ多重の出力データ信号と
して出力するｍ個の出力セレクタ部とを備えることを特
徴とするタイムスロット並べ替え装置。 - 【請求項２】 第１から第ｍ（ｍは整数）までのｍ個の
ｍ多重データ信号を入力し書込選択信号により何れか１
つの前記ｍ多重データ信号を選択し出力するｍ個の書込
セレクタと、前記書込セレクタの出力信号を書込アドレ
ス信号により書込み、読出アドレス信号により読出し出
力するｍ個のメモリと、前記ｍ個のメモリの出力信号を
入力し読出選択信号により何れか１つの前記メモリの出
力信号を選択しｍ多重出力データ信号として出力するｍ
個の読出セレクタと、前記書込アドレス信号を発生する
カウンタと、前記書込アドレス信号を入力しｍ個の前記
書込セレクタへそれぞれ個別に前記書込選択信号を出力
する書込セレクタ制御回路と、前記書込アドレス信号を
入力しｍ個の前記メモリへそれぞれ個別に前記読出アド
レス信号を出力する読出アドレス制御回路と、前記書込
アドレス信号を入力しｍ個の前記読出セレクタへそれぞ
れ個別に前記読出選択信号を出力する読出アドレス制御
回路とを備えることを特徴とするタイムスロット並べ替
え装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15718992A JPH066880A (ja) | 1992-06-17 | 1992-06-17 | タイムスロット並べ替え装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15718992A JPH066880A (ja) | 1992-06-17 | 1992-06-17 | タイムスロット並べ替え装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066880A true JPH066880A (ja) | 1994-01-14 |
Family
ID=15644150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15718992A Withdrawn JPH066880A (ja) | 1992-06-17 | 1992-06-17 | タイムスロット並べ替え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066880A (ja) |
-
1992
- 1992-06-17 JP JP15718992A patent/JPH066880A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |