JPS58214942A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明＃ｉパターンメモリ等の記憶装置に係り、特に複
数のたし込み演算結果を記憶するに適した記憶装置に関
する。

〔発明の技術的背景とその問題点〕

・Ｉターンメモリ等においては、複数のメモリパンクに
蓄積されたデータを読み出して新データをたし込む演算
が行われる。そのような場合、従来の、？ターンメモリ
においては多数のデータの処理速度を向上させるため、
複数ワードの並列処理（凍たは同時処理）を行なってい
た。かかる並列処理を行うためには処理ワードと同数の
たし込み＠聯−回路を必要とする。

ここで、従来の装置の例を第１図に示す。第１図におい
て、複数のメモリパンクＭ工ＱＭ４が設けられており、
各メモリパンクＭ工〜Ｍ、　Ｋは新たし込みデータＤ５
□〜Ｄｓ４と書込みデータＤｗヲ選択するための入力側
セレクタＳ１□〜Ｓ１４が接続され、さらに各セレクタ
Ｓ工□〜”１４にはそれぞれたし込み演算回路Ｃ□〜Ｃ
４が接続され又いる。

各メモリパンクＭ工〜Ｍ４からの出力は出力側セレクタ
Ｓ□　ツ４−ｆ通じて出力される。これらの各構成要素
はメモリコントローラＭＣにより統括的に制御される。

ＳＴは起動信号を表わし、ＤＲ□〜ＤＲ４は読出しデー
タを示しているう第１図からもわかるように、従来装置
の場合はたし込み演算回路Ｃよ〜Ｃ４が各メモリパンク
Ｍ工〜Ｍ４についてそれぞれ設けられ、また入力側セレ
クタＳ４．〜Ｓｉ４についても同様であり、そのため構
成が複雑なものとなるという問題点があり、かつまた並
行処理のために信号電流の変化が太きいという不都合が
あった。

〔発明の目的〕

そこで、本発明は多数のメモリパンクに対し１つのたし
込み演算回路を設ければよく、また信号電流の変化を極
力減少しうる記憶装置？提供することを目的とする。

〔発明の概要〕

上記目的を達成するため罠本発明の記憶装置は。

複数のメモリパンクに対し一つのたし込み演算回路を設
け、メモリコントローラの制御により各メモリパンクに
対するアクセスを個別的にできるようにした点に特徴を
有する。

〔発明の効果〕

かかる構成を有する本発明によれば、多数のメモリパン
クを有していてもたし込み演算回路をｒ−タ数に対応し
て設ける必要はなく、構成を簡単なものとすることがで
き、また並列処理に伴う電流の変化を減少することがで
きる。

〔発明の実施例〕

以下、本発明を図示する実施例に基づいて舒述する。第
２図に本発明による記憶装置の実施例の要部を示す。第
１図と息複する部分については同一の符号を附し、その
説明は省略する。

複数のメモリパンク、例えは１Ｍ工〜Ｍ４に対し、たし
込み演算回路Ｃは１つ設けられている。

なお、このメモリバンク量工〜Ｍ４　の数に対するたし
込み演算回路Ｃの数の関係は、杭体的な処理時間との関
係で決められべきであって、例えばグルーグ分けして各
グループごとのメモリパンクに１つのだし込み演算回路
をそれぞれ設けるという態様まで排除するものではない
。

だし込み演算回路Ｃは第１のレノスタＲ１ヲ介して各メ
モリ・ぐンクＭ工〜Ｍ４に接続されているっ第１のレジ
スタＲ１け＾し込み＠舞結果データ全一時的に格納保持
するためのものである。一方。

第２の１・・ノスタＲも同様に名メモリパンクＭ□〜Ｍ
４　に接続嘔れている。この果２のレジスタＲ２は書込
みデータＤｗを一時的に格納保持するだののものである
。

各メモリ・９ンクＭよ〜Ｍ４　　はその出力側において
セレクタＳＯに接続され、このセレクタＳｏ　ｆ介して
格納ｒ−夕が個別的に選択出力されるとともに、読出し
データＤＲ□〜ＤＩ（４けたし込み演算回路Ｃにフィー
ドバックされる、格納データ（読出しデータＯＲ０〜Ｄ
Ｒ４）　ＶＣ新たなたし込みデータＯ３ｌ〜ＤＳ４をた
し込むためである、以上の第１、第２のレノスタＲ１，
Ｒ２１メモリバンクＭ１〜Ｍ４　セレクタＳＯハメモリ
コントロー２ＭＧによって統括的にその動作が制御され
る、すなわち、第１、第２のレノスタＲ工、Ｒ２ＶＣは
博込ｒ−タセレクト信号〜ｌ、ＳＷ２’　　メモリパン
クＭ工〜ＭＫはメモリコントロールイｇ号ＳＭ□〜。

（ＲＡＳ工〜４．ＣＡＳ工〜、　、ＷＲＴ工〜４）、セ
レクタＳｏには読出データセレクト信号ＳＷ□〜４がそ
れぞれ与えられる。このメモリコントローラＭＣは外部
から入力されるメモリスタート信号ＳＴＫよって起動さ
れる。このメモリスタート信号ＳＴにはアクセスモード
信号が含まれるものとするつアクセスモードとは１時分
割動作のためのシフト−アクセスモードと書込みデータ
Ｄ５□〜ｏ、’４任意のメモリバンク量工〜Ｍ４にφ込
むためのシングルアクセスモード奮含むものとする。

次に動作を説明する、まず、メモリスク−ト池号ＳＴが
メモリコントローラＭ　Ｃに人力され、アクセスモード
がシフトアクセスモードであると（ッて述べる（第３図
参照）。

メモリコントローラＭ　Ｃｉ−１，各メモリパンクＭ□
〜Ｍ４に対し、所定時間だけシフトしたタイミングのメ
モリコントロール信号Ｓ　　　を送る。こＭ１〜４ のとき、続出ｒ−タセレクト信号Ｓ　　　が上記Ｒ１〜
４ タイミングに同期して順次セレクタＳｏに与えられ、各
メモリパンクＭ工〜Ｍ４　に格納データが続出される。

、読出されたデータ（例えば、ＤＲ□）はフィードバッ
クされてたし込み演算回路Ｃ１こ入力され、たし込みデ
ータ（例えば、Ｄ８、）と演算が行われる。その演算結
果データは第１のレソスタＲ工に格納される。再びメモ
リパンクＭ工に格納されるう 一方１例えば”Ｒ１の処理中、メモリパンクＭ２　から
はメモリコントロール悄号ＳＭ２．続出データセレクト
信号ＳＲ□により読出データＤＲ２が読み出され、だし
込み演算ののち、第ｌレジスタＲに先に格納されている
データＯｓ□についての結果データのメモリパンクＭ工
への轡格納終ｒ後に第１のレジスタＲＩＶＣ格納される
。。

以Ｆ、同様にしてメモリパンクがＭ３．Ｍ、と順次時分
割でアクセスされ、同様に処理される。

次に、メモリコントローラＭＣに指定されるモードが、
シングルワードアクセスモードの揚台には、基本タイミ
ングであるメモリコントロール信号Ｓ　　　が与えられ
るとともに、書込デーＭ１〜４ タセレクト信号Ｓｗ□〜４により、第２のレジスタＲ２
より任意のメモリパンク工〜Ｍ４　に備込ｒ−タＤＷが
書込まれる。

かくして、このような構成によれは腹危のメモリパンク
でたし込演算回路を共用するため、周辺回路を減少する
ことができ、構成の笹ｊ素化を図ることができろうまた
、複数ワードを同晩にアクセスすることがないため電流
変化を小さくすることができろう

【図面の簡単な説明】

第１図は従来のたし込み演算回路を備えた・臂ターンメ
モリの袈部金ボすブ【コック図、第２図は本発明に上る
記憶装置の実施例の要部構成を示すブロック図。 第３図は本発明の実施例の装置の動作タイミングを示す
タイムチャートである。 Ｍ１〜Ｍ４・・°メモリパンク、Ｓｏ・・・セレクタ。 Ｃ・・・だし込み演算回路、Ｒ工・・・第１のレジスタ
。 Ｒ２・・・第２のレジスタ、ＭＣ・・・メモリコノトロ
ーラ。 出願人代理人　　猪　　股　　　清

Claims (1)

1. 【特許請求の範囲】 複数のたし込み演算結果データを個別的に格納する複数
   のメモリパンクと、 前記各メモリパンクから個別的に格納ｒ−夕を読出し又
   択一的に選択出力するセレクタと、前記読出しデータま
   たは外部からのたし込みデータを人力としてたし込み演
   算するーっのたし込み演算回路と。 前記演算回路出力データを一旦格納保持する第１のレジ
   スタと。 外部からの前記メモリパンクに対する誉込みデータを一
   旦格納保持する第２のレジスタと、前記第１、第２のレ
   ジスタからの出方データをメモリパンクに対して個別的
   罠書込み、また、メモリパンクデータの読出しを制御す
   るメモリコントローラとを備えたことを特徴とする記憶
   装置。