JPS5847741B2 - パタ−ン発生器 - Google Patents

パタ−ン発生器

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Publication number
JPS5847741B2
JPS5847741B2 JP53037006A JP3700678A JPS5847741B2 JP S5847741 B2 JPS5847741 B2 JP S5847741B2 JP 53037006 A JP53037006 A JP 53037006A JP 3700678 A JP3700678 A JP 3700678A JP S5847741 B2 JPS5847741 B2 JP S5847741B2
Authority
JP
Japan
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speed
memory
pattern
low
memories
Prior art date
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Expired
Application number
JP53037006A
Other languages
English (en)
Other versions
JPS54128646A (en
Inventor
善近 一宮
常太 須藤
克己 島田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
NTT Inc
Original Assignee
Nippon Telegraph and Telephone Corp
Takeda Riken Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp, Takeda Riken Industries Co Ltd filed Critical Nippon Telegraph and Telephone Corp
Priority to JP53037006A priority Critical patent/JPS5847741B2/ja
Priority to US06/023,458 priority patent/US4216533A/en
Publication of JPS54128646A publication Critical patent/JPS54128646A/ja
Publication of JPS5847741B2 publication Critical patent/JPS5847741B2/ja
Expired legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 この発明は例えばマイクロプロセッサ半導体集積回路や
半導体メモリ等の半導体素子の動作を試験するために多
数のパターンを特に高速度で発生するパターン発生装置
に関するものである。
この種の装置は例えば電子計算機により多数のパターン
を記憶したメモリが読出され、その読出されたパターン
が被試験半導体素子へ供給されていた。
従来においてはパターンを記憶したメモリは１個又は複
数の同一速度のものが使用され，その１つのパターンを
プログラム操作により順次読出すものであった。
被試験半導体素子が複雑になるにしたがって非常に多く
のパターンを必要とし、試験時間が長くなるためなるべ
く高速度で試験をすることが望まれている。
しかし大容量で高速度動作のメモリが存在しないため，
高速のパターン発生を行う場合に，小容量でかつ高価な
高速メモリを大量に用いる必要があり，実装上の困難さ
および価格上の問題があった。
なお低速度のメモリを複数用意し、これ等を同時にアク
セスし、その続出した各メモリからのパターンをマルチ
ブレクサにより順次取出し，被試験素子には高速度でパ
ターンが供給されるようにすることが提案されている。
この方式はメモリを決ったアドレス順に順次読出す場合
はよいが，ジャンプ等のランダムにアドレスが変化して
パターンを読出す場合に，ダミーサイクル つまりパタ
ーンが発生してないサイクルが入り、正確な試験パター
ンが得られず，或いは結果としては速度の遅いものにな
ってしまう。
実際にはパターンを記憶しているメモリに対するアドレ
スは戻ったり，飛越して先へ進んだり，繰返しループを
描いたり複雑な動作を行う場合が多く、このようにして
始めて正しい試験が行われるものである。
従って低速度メモリを同時にアクセスして全体として高
速度に複雑なパターンを発生させることは困難である。
この発明の目的は低速のメモリと高速のメモリとを共に
使用することにより複雑なパターンを高速に，かつダミ
ーサイクルなしに発生させることを可能にするパターン
発生装置を提供することにある。
この発明によればパターンが記１意された低速度？モリ
を複数個設けると共にこれ等よりも速い動作速度の第１
，第２高速度メモリを設ける。
その高速度メモリの一方を読出してパターン出力とする
と共に上記複数の低速度メモリを同時に読出しこれ等読
出されたパターンをマルチブレクサにて順次選択して高
速度メモリの他方に書込む。
上記一方の高速度メモリに対する読出しが終了すると読
出しと書込みとの関係を逆にする。
例えば第１図に示すようにｎ個の同一速度の低速度メモ
リＭＩＪ１〜Ｍａｎと，これ等低速度メモリよりも動作
速度が速い二つの高速度メモｌＪＭｈ１及びＭｈ２とが
設けられる。
読出し用アドレス発生器Ｇａｒから発生されるアドレス
と書込み用アドレス発生器Ｇａｗから発生されるアドレ
スの一方がアドレスセレクタＳａ，にて選択されて高速
度メモリＭｈ１に与えられる時，他方はアドレスセレク
タＳａ２で選択されて高速度メモリＭｈ２に与えられる
。
つまり高速度メモリＭｈ及びＭｈ２の一方が読出されて
いる間、他方には書込まれる。
この書込みデータは低速度メモリＭｌ〜Ｍｌｎから読出
されたパターンがマルチブレクサＳｄを通じて与えられ
る。
そのマルチブレクサＳｄに対する制御は，書込み用アド
レス発生器Ｇａｗ（これは例えばアドレスカウンタであ
る）からの書込みアドレスの下位の複数ビットがタイミ
ング調整用バッファＢａに与えられ、このバッファＢａ
の出力により行われる。
高速度メモＩＪ Ｍｈ１， Ｍｈ２中の読出しが行われ
ているものからの読出しパターンがパターンセレクタＳ
ｐにて選択されて出力パターンとして出力される。
例えば高速度メモリＭｈ１が読出されている時はその読
出された出力はパターンセレクタＳｐを通じて出力され
る。
メモリＭｈ１がパターンを出力している間に低速度メモ
！ＪＭＡ１〜ＭｌｎとマルチプレクサＳｄを使って高速
度メモリＭｈ２にデータが書込まれる。
この場合，低速度メモ＋）Ｍｌｌ１〜ＭＡｎは一斉にア
クセスされ，その読出されたパターンはマルチプレクサ
Ｓｄから所定の順に選択されて高速度メモリＭｈ２に高
速度に書込まれる。
このときアドレスセレクタＳａはパターン発生コントロ
ーラ，即ち読出しアドレス発生器Ｇａｒの出力アドレス
を高速度メモリＭｈ１に入力させ，アドレスセレクタＳ
ａ２はメモリ書込み用アドレス発生器Ｇａｗの出力を高
速度メモリＭｈ２に入力させてい？。
通常のパターン発生はシーケンシャルモードであり、ジ
ャンプループ等も入るが，即ち読出し用アドレス発生器
Ｇａｒから発生するアドレスは順次１ずつ変化するのみ
ならず、１以上の番地を飛越したり戻ったり，或るアド
レス部分を順次読出すことを繰返すなどの複雑な変化が
行われる。
従って高速度メモｌＪＭｈからのパターン発生が完了す
るのは一般的に高速度メモリＭｈ２に対する全アドレス
の書込みを完了時かまたは完了後である。
高速冷メモリＭｈ２に対する書込みが完了したときに高
速度メモリＭｈ１からのパターン発生が完了しなければ
高速度メモリＭｈ２は待ち状態にされる。
高速度メモリＭｈ１からのパターン発生が完了したとき
にアドレスセレクタＳａ１，Ｓａ２、パターンセレクタ
Ｓｐの全てを切替えて読出し用アドレス発生器Ｇａｒか
らのアドレスを高速度メモリＭｈ２へ書込み用アドレス
発生器Ｇａｗからのアドレスを高速度メモｌＪＭｈ１へ
それぞれ与え，高速度メモリＭｈ２から読出されたパタ
ーンがパターンセレクタＳｐより出力パターンとして送
出される。
この状態でパターンの発生及び書込みが続けられる。
以上のことが繰返される。
なお低速度メモ＋）Ｍｌ．１〜ＭＡ’ｎに対するアドレ
スの発生器、高速度メモリＭｈ，Ｍｈ２に対する書込み
，読出しの切替え，セレクタＳａ，Ｓａ２，Ｓｐの切替
えなどを行う制御回路は省略したが，これは回路的に又
はプログラム制御により容易に実施できることは理解さ
れよう。
低速度メモＩ）Ｍｌｌ〜Ｍｌｌｎの各メモリにつき，そ
れぞれこれ等よりも更に遅い動作速度の複数の超低速度
メモリを設け，その複数の超低速度メモリを同時に読出
してその読出したパターンを順次対応する１個の低速メ
モリに書込むようにすることもできる。
つまり多段構成とすることもできる。以上述べたように
この発明のパターン発生装置によれば高速度メモリはＭ
ｈ１，Ｍｈ２の２個であり，多くを設けるものでないた
め，安価に構成できる。
しかもこれ等高速度メモ！ＪＭｈ１，Ｍｈ２の各記憶容
量を１ページ分とすることにより，その１ページ内のジ
ャンプ、ループなどの複雑なアドレス制御をダミーサイ
クルなしで行うことができ，複雑なパターンを高速度で
発生できる。
２個の高速度メモリの一 方を読出しとしている間に，
他方には複数の低速度メモリから高速度でパターンが書
込まれるため，全体としては記憶容量を著しく大きくす
ることができ、多くのパターンを記憶でき，複雑なパタ
ーンを発生でき，しかも低速度のメモリは記憶容量が大
きいものでも安価であり、全体として安価に構或できる
。
【図面の簡単な説明】
図はこの発明によるパターン発生装置の一実施例を示す
ブロック図である。 Ｍ７，〜Ｍａｎ：低速度メモリ，Ｓｄ：マルチプレクサ
、Ｍｈ１， Ｍｈ２：高速度メモリ， Ｓａｌ，Ｓａ２
：アドレスセレクタ、Ｇａｒ：パターン発生コントロー
ラ（読出し用アドレス発生器）、Ｇａｗ：書込み用アド
レス発生器，Ｓｐ：パターンセレクタ、Ｂａ：タイミン
グ 整用バツファ。

Claims (1)

    【特許請求の範囲】
  1. １ パターンが記憶された複数個の低速度メモリと，こ
    れ等低速度メモリの動作速度よりも速い動作速度の第１
    ，第２高速度メモリと，これ等第１、第２高速度メモリ
    の一方を読出して出力パターンとすると共にその読出し
    中に上記高速度メモリの他方に対して上記低速度メモリ
    を読出し，その検出されたパターンを書込むように制御
    する制御回路とを具備するパターン発生器。
JP53037006A 1978-03-29 1978-03-29 パタ−ン発生器 Expired JPS5847741B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP53037006A JPS5847741B2 (ja) 1978-03-29 1978-03-29 パタ−ン発生器
US06/023,458 US4216533A (en) 1978-03-29 1979-03-23 Pattern generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP53037006A JPS5847741B2 (ja) 1978-03-29 1978-03-29 パタ−ン発生器

Publications (2)

Publication Number Publication Date
JPS54128646A JPS54128646A (en) 1979-10-05
JPS5847741B2 true JPS5847741B2 (ja) 1983-10-24

Family

ID=12485601

Family Applications (1)

Application Number Title Priority Date Filing Date
JP53037006A Expired JPS5847741B2 (ja) 1978-03-29 1978-03-29 パタ−ン発生器

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US (1) US4216533A (ja)
JP (1) JPS5847741B2 (ja)

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JPS54128646A (en) 1979-10-05
US4216533A (en) 1980-08-05

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