JPH0512068A - トレース及びメモリ制御回路 - Google Patents
トレース及びメモリ制御回路Info
- Publication number
- JPH0512068A JPH0512068A JP3164843A JP16484391A JPH0512068A JP H0512068 A JPH0512068 A JP H0512068A JP 3164843 A JP3164843 A JP 3164843A JP 16484391 A JP16484391 A JP 16484391A JP H0512068 A JPH0512068 A JP H0512068A
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- JP
- Japan
- Prior art keywords
- trace
- pointer
- work memory
- memory
- circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】トレース回路とワークメモリ回路とを選択し、
一つの記憶回路にプログラムポインタとワークメモリラ
イトデータとを記憶する。 【構成】トレースデータライト時、トレースポインタ１
０がトレースメモリアドレス選択回路４により選択さ
れ、プログラムポインタ７がトレースデータ選択回路５
により選択される。ワークデータライト時ワークメモリ
アクセスポインタ１１がトレースメモリアドレス選択回
路４により選択され、ワークメモリライトデータバス８
がトレースデータ選択回路５により選択される。 【効果】従って一つの記憶回路（トレース及びワークメ
モリ回路）にプログラムポインタとワークメモリのデー
タとを記憶することを可能とし、回路の削減ができると
いう効果がある。
一つの記憶回路にプログラムポインタとワークメモリラ
イトデータとを記憶する。 【構成】トレースデータライト時、トレースポインタ１
０がトレースメモリアドレス選択回路４により選択さ
れ、プログラムポインタ７がトレースデータ選択回路５
により選択される。ワークデータライト時ワークメモリ
アクセスポインタ１１がトレースメモリアドレス選択回
路４により選択され、ワークメモリライトデータバス８
がトレースデータ選択回路５により選択される。 【効果】従って一つの記憶回路（トレース及びワークメ
モリ回路）にプログラムポインタとワークメモリのデー
タとを記憶することを可能とし、回路の削減ができると
いう効果がある。
Description
【０００１】
【産業上の利用分野】本発明はトレース及びメモリ制御
回路に関し、特に情報処理装置のトレースメモリとワー
クメモリの制御及び格納する記憶装置を一元化するトレ
ース及びメモリ制御回路に関する。
回路に関し、特に情報処理装置のトレースメモリとワー
クメモリの制御及び格納する記憶装置を一元化するトレ
ース及びメモリ制御回路に関する。
【０００２】
【従来の技術】従来、この種のトレース及びメモリ制御
回路は、トレース回路やワークメモリ回路の他に独立し
たトレースメモリを持っていた。
回路は、トレース回路やワークメモリ回路の他に独立し
たトレースメモリを持っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のワーク
メモリ回路とトレースメモリ回路とを個別にもつ方式で
は、トレースメモリ専用の記憶回路と、ワークメモリ専
用の記憶回路と２個の記憶回路が必要となり、その分だ
け装置が複雑になりコストが増大するという欠点があ
る。
メモリ回路とトレースメモリ回路とを個別にもつ方式で
は、トレースメモリ専用の記憶回路と、ワークメモリ専
用の記憶回路と２個の記憶回路が必要となり、その分だ
け装置が複雑になりコストが増大するという欠点があ
る。
【０００４】
【課題を解決するための手段】本発明のトレース及びメ
モリ制御回路は、マイクロプロセッサと、前記マイクロ
プロセッサの出力であるプログラムポインタ及びデータ
バスを選択するトレースデータ選択回路と、前記マイク
ロプロセッサの出力であるワークメモリアクセスポイン
タとトレースポインタ生成回路の出力であるトレースポ
インタとを選択して格納場所を指示するトレースメモリ
アドレス選択回路と、前記トレースメモリアドレス選択
回路により選択されたアドレスに前記トレースデータ選
択回路により選択されたデータの格納を行うトレース及
びワークメモリ回路とを持ち、前記マイクロプロセッサ
がワークメモリへのアクセスを実行しない時にはプログ
ラムポインタを格納して構成される。
モリ制御回路は、マイクロプロセッサと、前記マイクロ
プロセッサの出力であるプログラムポインタ及びデータ
バスを選択するトレースデータ選択回路と、前記マイク
ロプロセッサの出力であるワークメモリアクセスポイン
タとトレースポインタ生成回路の出力であるトレースポ
インタとを選択して格納場所を指示するトレースメモリ
アドレス選択回路と、前記トレースメモリアドレス選択
回路により選択されたアドレスに前記トレースデータ選
択回路により選択されたデータの格納を行うトレース及
びワークメモリ回路とを持ち、前記マイクロプロセッサ
がワークメモリへのアクセスを実行しない時にはプログ
ラムポインタを格納して構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の実施例の構成を示す回路図
である。
である。
【０００７】マイクロプロセッサ２がトレース及びワー
クメモリ回路６に対してワークメモリ領域にデータを書
き込む時、ワークメモリアクセスポインタ１１にライト
アドレスをのせてワークメモリライトデータバス８にラ
イトするデータをのせる。マイクロプロセッサ２からの
ワークメモリへのアクセスの指示を受けたトレースメモ
リアドレス選択回路４は、トレースポインタ生成回路３
の出力であるトレースポインタ１０とマイクロプロセッ
サ２の出力であるワークメモリアクセスポインタ１１と
のうち、ワークメモリアクセスポインタ１１を選択す
る。同様にトレースデータ選択回路５はマイクロプロセ
ッサ２の出力であるプログラムポインタ７とワークメモ
リライトデータバス８とのうち、ワークメモリデータバ
ス８の方を選択する。これらの動作によって得られたア
ドレスとデータをもとに、トレース及びワークメモリ回
路６にメモリライトが行われる。
クメモリ回路６に対してワークメモリ領域にデータを書
き込む時、ワークメモリアクセスポインタ１１にライト
アドレスをのせてワークメモリライトデータバス８にラ
イトするデータをのせる。マイクロプロセッサ２からの
ワークメモリへのアクセスの指示を受けたトレースメモ
リアドレス選択回路４は、トレースポインタ生成回路３
の出力であるトレースポインタ１０とマイクロプロセッ
サ２の出力であるワークメモリアクセスポインタ１１と
のうち、ワークメモリアクセスポインタ１１を選択す
る。同様にトレースデータ選択回路５はマイクロプロセ
ッサ２の出力であるプログラムポインタ７とワークメモ
リライトデータバス８とのうち、ワークメモリデータバ
ス８の方を選択する。これらの動作によって得られたア
ドレスとデータをもとに、トレース及びワークメモリ回
路６にメモリライトが行われる。
【０００８】マイクロプロセッサ２が、ワークメモリへ
のアクセスを行わない時は、トレースポイント生成回路
３により生成されたトレース及びワークメモリ回路６に
対するライトアドレスがトレースポインタ１０にのる。
のアクセスを行わない時は、トレースポイント生成回路
３により生成されたトレース及びワークメモリ回路６に
対するライトアドレスがトレースポインタ１０にのる。
【０００９】トレースメモリアドレス選択回路４は、ト
レースポインタ１０とワークメモリアクセスポインタ１
１とのうち、ワークメモリへのアクセスを行わないの
で、トレースポインタ１０を選択する。同様にトレース
データ選択回路５は、マイクロプロセッサ２の出力であ
るプログラムポインタ７とワークメモリライトデータバ
スとのうち、プログラムポインタ７を選択する。これら
の動作によって得られたアドレスとデータとをもとにし
てトレース及びワークメモリ回路６にメモリライトが行
われる。
レースポインタ１０とワークメモリアクセスポインタ１
１とのうち、ワークメモリへのアクセスを行わないの
で、トレースポインタ１０を選択する。同様にトレース
データ選択回路５は、マイクロプロセッサ２の出力であ
るプログラムポインタ７とワークメモリライトデータバ
スとのうち、プログラムポインタ７を選択する。これら
の動作によって得られたアドレスとデータとをもとにし
てトレース及びワークメモリ回路６にメモリライトが行
われる。
【００１０】マイクロプロセッサ２がトレース及びワー
クメモリ回路６のメモリリードを行う時、ワークメモリ
アクセスポインタ１１にリードアドレスをのせる。マイ
クロプロセッサ２からのワークメモリへのアクセスの指
示を受けたトレースメモリアドレス選択回路４は、トレ
ースポインタ生成回路３の出力であるトレースポインタ
１０とマイクロプロセッサ２との出力であるワークメモ
リアクセスポインタ１１のうち、ワークメモリアクセス
ポンインタ１０を選択する。これによって得られたアド
レスによりトレース及びワークメモリ回路６からデータ
がトレース及びワークメモリリードデータバス９を通じ
てリードデータがトレース及びワークメモリリードデー
タバス９を通して、マイクロプロセッサ２に転送され
る。
クメモリ回路６のメモリリードを行う時、ワークメモリ
アクセスポインタ１１にリードアドレスをのせる。マイ
クロプロセッサ２からのワークメモリへのアクセスの指
示を受けたトレースメモリアドレス選択回路４は、トレ
ースポインタ生成回路３の出力であるトレースポインタ
１０とマイクロプロセッサ２との出力であるワークメモ
リアクセスポインタ１１のうち、ワークメモリアクセス
ポンインタ１０を選択する。これによって得られたアド
レスによりトレース及びワークメモリ回路６からデータ
がトレース及びワークメモリリードデータバス９を通じ
てリードデータがトレース及びワークメモリリードデー
タバス９を通して、マイクロプロセッサ２に転送され
る。
【００１１】
【発明の効果】以上説明したように本発明は、トレース
ポインタとワークメモリアクセスポインタとを選択する
トレースメモリアドレス選択回路と、プログラムポイン
タとワークメモリライトデータバスとを選択するトレー
スデータ選択回路とを用いることにより、一つの記憶回
路にプログラムポインタとワークメモリのデータとを記
憶することを可能とし回路の削減を計れるという効果が
ある。
ポインタとワークメモリアクセスポインタとを選択する
トレースメモリアドレス選択回路と、プログラムポイン
タとワークメモリライトデータバスとを選択するトレー
スデータ選択回路とを用いることにより、一つの記憶回
路にプログラムポインタとワークメモリのデータとを記
憶することを可能とし回路の削減を計れるという効果が
ある。
【図１】本発明の一実施例の構成を示すブロック図。
１ トレース及びメモリ制御装置 ２ マイクロプロセッサ ３ トレースポインタ生成回路 ４ トレースメモリアドレス選択回路 ５ トレースデータ選択回路 ６ トレース及びワークメモリ回路 ７ プログラムポインタ ８ ワークメモリライトデータバス ９ トレース及びワークメモリリードデータバス １０ トレースポインタ １１ ワークメモリアクセスポインタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 マイクロプロセッサと、前記マイクロプ
ロセッサの出力であるプログラムポインタ及びデータバ
スを選択するトレースデータ選択回路と、前記マイクロ
プロセッサの出力であるワークメモリアクセスポインタ
と、トレースポインタ生成回路の出力であるトレースポ
インタとを選択して格納場所を指示するトレースメモリ
アドレス選択回路と、前記トレースメモリアドレス選択
回路により選択されたアドレスに前記トレースデータ選
択回路により選択されたデータの格納を行うトレース及
びワークメモリ回路とを持ち、前記マイクロプロセッサ
がワークメモリへのアクセスを実行しない時にはプログ
ラムポインタを格納して成ることを特徴とするトレース
及びメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164843A JPH0512068A (ja) | 1991-07-05 | 1991-07-05 | トレース及びメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164843A JPH0512068A (ja) | 1991-07-05 | 1991-07-05 | トレース及びメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512068A true JPH0512068A (ja) | 1993-01-22 |
Family
ID=15800979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164843A Pending JPH0512068A (ja) | 1991-07-05 | 1991-07-05 | トレース及びメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512068A (ja) |
-
1991
- 1991-07-05 JP JP3164843A patent/JPH0512068A/ja active Pending
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