JPH04298787A - ディスプレイ制御回路 - Google Patents
ディスプレイ制御回路Info
- Publication number
- JPH04298787A JPH04298787A JP3002441A JP244191A JPH04298787A JP H04298787 A JPH04298787 A JP H04298787A JP 3002441 A JP3002441 A JP 3002441A JP 244191 A JP244191 A JP 244191A JP H04298787 A JPH04298787 A JP H04298787A
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- Pending
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- 238000000034 method Methods 0.000 abstract description 3
- 230000003252 repetitive effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002194 synthesizing effect Effects 0.000 description 2
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディスプレイ制御回路に
関し、特にグラフィックメモリへの描画データの制御を
行うディスプレイ制御回路に関する。
関し、特にグラフィックメモリへの描画データの制御を
行うディスプレイ制御回路に関する。
【０００２】
【従来の技術】従来のディスプレイ制御回路は、ＣＰＵ
によって制御されるものであり、グラフィックメモリへ
の描画には、まずＣＰＵがメインメモリに記憶されてい
る描画データおよびパターンデータと、グラフィックメ
モリに記憶されているデスティネーションデータとをそ
れぞれ読み出し、次にこれら三つのデータから書き込み
データを生成後、グラフィックメモリ上のデスティネー
ションへ書き込むようになっていた。
によって制御されるものであり、グラフィックメモリへ
の描画には、まずＣＰＵがメインメモリに記憶されてい
る描画データおよびパターンデータと、グラフィックメ
モリに記憶されているデスティネーションデータとをそ
れぞれ読み出し、次にこれら三つのデータから書き込み
データを生成後、グラフィックメモリ上のデスティネー
ションへ書き込むようになっていた。
【０００３】
【発明が解決しようとする課題】上述した従来のディス
プレイ制御回路は、常にメインメモリから描画データの
読み込みとタイリングパターン（繰り返しパターン）の
読み込み、グラフィックメモリからデスティネーション
データの読み込み、ＣＰＵによる描画データの生成、グ
ラフィックメモリへの書き込み、の五つの手順を行う必
要があるため、例えば、描画データの背景に、単純な繰
り返しのタイリングパターンを合成する場合であっても
、同一の手順を繰り返さなければならないので処理に時
間がかかるという問題点がある。
プレイ制御回路は、常にメインメモリから描画データの
読み込みとタイリングパターン（繰り返しパターン）の
読み込み、グラフィックメモリからデスティネーション
データの読み込み、ＣＰＵによる描画データの生成、グ
ラフィックメモリへの書き込み、の五つの手順を行う必
要があるため、例えば、描画データの背景に、単純な繰
り返しのタイリングパターンを合成する場合であっても
、同一の手順を繰り返さなければならないので処理に時
間がかかるという問題点がある。
【０００４】本発明の目的は、デスティネーションデー
タの背景への繰り返しパターンの合成を行う場合、メイ
ンメモリからのパターンの読み込みおよびＣＰＵによる
描画データの生成という二つの過程を省略でき、高速に
グラフィックメモリへの描画を行うことができるディス
プレイ制御回路を提供することにある。
タの背景への繰り返しパターンの合成を行う場合、メイ
ンメモリからのパターンの読み込みおよびＣＰＵによる
描画データの生成という二つの過程を省略でき、高速に
グラフィックメモリへの描画を行うことができるディス
プレイ制御回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のディスプレイ制
御回路は、グラフィックメモリに記憶されている任意の
デスティネーションデータを読み込み記憶する書き替え
可能なデスティネーションレジスタと、メインメモリ上
に記憶されている任意の描画データを読み込み記憶する
書き替え可能なソースレジスタと、予め設定されるパタ
ーンデータを記憶する書き替え可能なパターンメモリと
、前記パターンメモリに記憶されているパターンデータ
の中の参照パターンの位置を示す位置データを記憶する
書き替え可能なパターンポインタレジスタと、前記デス
ティネーションレジスタに設定されたデスティネーショ
ンデータと前記ソースレジスタに設定された描画データ
と前記パターンメモリに設定されたパターンデータとか
ら生成条件に従って前記グラフィックメモリに対する書
き込みデータを生成するデータ生成回路とを有する構成
である。
御回路は、グラフィックメモリに記憶されている任意の
デスティネーションデータを読み込み記憶する書き替え
可能なデスティネーションレジスタと、メインメモリ上
に記憶されている任意の描画データを読み込み記憶する
書き替え可能なソースレジスタと、予め設定されるパタ
ーンデータを記憶する書き替え可能なパターンメモリと
、前記パターンメモリに記憶されているパターンデータ
の中の参照パターンの位置を示す位置データを記憶する
書き替え可能なパターンポインタレジスタと、前記デス
ティネーションレジスタに設定されたデスティネーショ
ンデータと前記ソースレジスタに設定された描画データ
と前記パターンメモリに設定されたパターンデータとか
ら生成条件に従って前記グラフィックメモリに対する書
き込みデータを生成するデータ生成回路とを有する構成
である。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は、本発明の一実施例のブロック図で
ある。
ある。
【０００８】本発明のディスプレイ制御回路は、グラフ
ィックメモリ１に記憶されている任意のデスティネーシ
ョンデータを読み込み記憶する書き替え可能なデスティ
ネーションレジスタ２と、メインメモリ３上に記憶され
ている任意の描画データを読み込み記憶する書き替え可
能なソースレジスタ４と、予め設定されるパターンデー
タを記憶する書き替え可能なパターンメモリ５と、パタ
ーンメモリ５に記憶されているパターンデータの中の参
照パターンの位置を示す位置データを記憶する書き替え
可能なパターンポインタレジスタ６と、デスティネーシ
ョンレジスタ２に設定されたデスティネーションデータ
とソースレジスタ４に設定された描画データとパターン
メモリ５に設定されたパターンデータとから生成条件に
従ってグラフィックメモリ１に対する書き込みデータを
生成するデータ生成回路７とから構成される。
ィックメモリ１に記憶されている任意のデスティネーシ
ョンデータを読み込み記憶する書き替え可能なデスティ
ネーションレジスタ２と、メインメモリ３上に記憶され
ている任意の描画データを読み込み記憶する書き替え可
能なソースレジスタ４と、予め設定されるパターンデー
タを記憶する書き替え可能なパターンメモリ５と、パタ
ーンメモリ５に記憶されているパターンデータの中の参
照パターンの位置を示す位置データを記憶する書き替え
可能なパターンポインタレジスタ６と、デスティネーシ
ョンレジスタ２に設定されたデスティネーションデータ
とソースレジスタ４に設定された描画データとパターン
メモリ５に設定されたパターンデータとから生成条件に
従ってグラフィックメモリ１に対する書き込みデータを
生成するデータ生成回路７とから構成される。
【０００９】図中１１および１２は、グラフィックメモ
リ１に記憶されているデスティネーションデータの内容
で、それぞれ書き替え前と書き替え後とを示している。 又１３は、メインメモリ３に記憶されている描画データ
の内容を示し、１４は、パターンメモリ５に記憶されて
いるパターンデータの内容を示している。
リ１に記憶されているデスティネーションデータの内容
で、それぞれ書き替え前と書き替え後とを示している。 又１３は、メインメモリ３に記憶されている描画データ
の内容を示し、１４は、パターンメモリ５に記憶されて
いるパターンデータの内容を示している。
【００１０】次に動作について説明する。
【００１１】メインメモリ３上の任意の描画データＳ（
例えば値は“００００００００”）がメインメモリ３の
読み込みタイミングでソースレジスタ４に記憶され、グ
ラフィックメモリ１上の任意のデスティネーションデー
タＤ（例えば値は“０００００００１”）がグラフィッ
クメモリ１の読み込みタイミングでデスティネーション
レジスタ２に記憶される。
例えば値は“００００００００”）がメインメモリ３の
読み込みタイミングでソースレジスタ４に記憶され、グ
ラフィックメモリ１上の任意のデスティネーションデー
タＤ（例えば値は“０００００００１”）がグラフィッ
クメモリ１の読み込みタイミングでデスティネーション
レジスタ２に記憶される。
【００１２】次にソースレジスタ４、デスティネーショ
ンレジスタ２およびパターンメモリ５に記憶されパター
ンポインタレジスタ６が指定するパターンデータＰ（例
えば値は“００１００１１１”）がデータ生成回路７に
入力される。
ンレジスタ２およびパターンメモリ５に記憶されパター
ンポインタレジスタ６が指定するパターンデータＰ（例
えば値は“００１００１１１”）がデータ生成回路７に
入力される。
【００１３】ここで、グラフィックメモリ１への書き込
みタイミングが発生することにより、データ生成回路７
に入力された三つのデータＳ，Ｄ，Ｐから生成条件（本
例ではＹ＝Ｓ＋Ｄ＋Ｐ：＋は論理和を示す）に従った出
力データＹ（例えば値は“００１００１１１”）が生成
され、グラフィックメモリ１上のデスティネーションデ
ータＤに書き込まれる。また、同時にパターンポインタ
レジスタ６の値が次のパターンデータを示すように更新
される。
みタイミングが発生することにより、データ生成回路７
に入力された三つのデータＳ，Ｄ，Ｐから生成条件（本
例ではＹ＝Ｓ＋Ｄ＋Ｐ：＋は論理和を示す）に従った出
力データＹ（例えば値は“００１００１１１”）が生成
され、グラフィックメモリ１上のデスティネーションデ
ータＤに書き込まれる。また、同時にパターンポインタ
レジスタ６の値が次のパターンデータを示すように更新
される。
【００１４】これら一連の操作を繰り返すことによりグ
ラフィックメモリ１への書き替えが行われる。本実施例
における８回の書き替え後のグラフィックメモリ１上の
デスティネーションデータＤは書き替え後のデスティネ
ーションデータ１２となる。
ラフィックメモリ１への書き替えが行われる。本実施例
における８回の書き替え後のグラフィックメモリ１上の
デスティネーションデータＤは書き替え後のデスティネ
ーションデータ１２となる。
【００１５】
【発明の効果】以上説明したように本発明は、グラフィ
ックメモリから任意のデスティネーションデータを読み
込むデスティネーションレジスタと、メインメモリから
描画データを読み込むソースレジスタと、パターンデー
タを記憶するパターンメモリと、３つのデータから書き
替え後のデスティネーションデータを生成するデータ生
成回路と、参照パターンの位置データを記憶するパター
ンポインタレジスタとを設けることにより、デスティネ
ーションデータの背景への繰り返しパターンの合成を行
う場合、メインメモリからのパターンの読み込みおよび
ＣＰＵによる描画データの生成という二つの過程を省略
でき、高速にグラフィックメモリへの描画を行うことが
できるという効果がある。
ックメモリから任意のデスティネーションデータを読み
込むデスティネーションレジスタと、メインメモリから
描画データを読み込むソースレジスタと、パターンデー
タを記憶するパターンメモリと、３つのデータから書き
替え後のデスティネーションデータを生成するデータ生
成回路と、参照パターンの位置データを記憶するパター
ンポインタレジスタとを設けることにより、デスティネ
ーションデータの背景への繰り返しパターンの合成を行
う場合、メインメモリからのパターンの読み込みおよび
ＣＰＵによる描画データの生成という二つの過程を省略
でき、高速にグラフィックメモリへの描画を行うことが
できるという効果がある。
【図１】本発明によるディスプレイ制御回路の一実施例
のブロック図である。
のブロック図である。
１ グラフィックメモリ
２ デスティネーションレジスタ３ メイ
ンメモリ ４ ソースレジスタ ５ パターンメモリ ６ パターンポインタレジスタ ７ データ生成回路 １１ 書き替え前のデスティネーションデータの
内容１２ 書き替え後のデスティネーションデー
タの内容１３ 描画データの内容 １４ パターンデータの内容 Ｄ デスティネーションデータ Ｐ パターンデータ Ｓ 描画データ Ｙ 出力データ
ンメモリ ４ ソースレジスタ ５ パターンメモリ ６ パターンポインタレジスタ ７ データ生成回路 １１ 書き替え前のデスティネーションデータの
内容１２ 書き替え後のデスティネーションデー
タの内容１３ 描画データの内容 １４ パターンデータの内容 Ｄ デスティネーションデータ Ｐ パターンデータ Ｓ 描画データ Ｙ 出力データ
Claims (1)
- 【請求項１】 グラフィックメモリに記憶されている
任意のデスティネーションデータを読み込み記憶する書
き替え可能なデスティネーションレジスタと、メインメ
モリ上に記憶されている任意の描画データを読み込み記
憶する書き替え可能なソースレジスタと、予め設定され
るパターンデータを記憶する書き替え可能なパターンメ
モリと、前記パターンメモリに記憶されているパターン
データの中の参照パターンの位置を示す位置データを記
憶する書き替え可能なパターンポインタレジスタと、前
記デスティネーションレジスタに設定されたデスティネ
ーションデータと前記ソースレジスタに設定された描画
データと前記パターンメモリに設定されたパターンデー
タとから生成条件に従って前記グラフィックメモリに対
する書き込みデータを生成するデータ生成回路とを有す
ることを特徴とするディスプレイ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002441A JPH04298787A (ja) | 1991-01-14 | 1991-01-14 | ディスプレイ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002441A JPH04298787A (ja) | 1991-01-14 | 1991-01-14 | ディスプレイ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298787A true JPH04298787A (ja) | 1992-10-22 |
Family
ID=11529364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002441A Pending JPH04298787A (ja) | 1991-01-14 | 1991-01-14 | ディスプレイ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04298787A (ja) |
-
1991
- 1991-01-14 JP JP3002441A patent/JPH04298787A/ja active Pending
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