JP2621361B2 - 図形処理装置 - Google Patents
図形処理装置Info
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- JP2621361B2 JP2621361B2 JP63143337A JP14333788A JP2621361B2 JP 2621361 B2 JP2621361 B2 JP 2621361B2 JP 63143337 A JP63143337 A JP 63143337A JP 14333788 A JP14333788 A JP 14333788A JP 2621361 B2 JP2621361 B2 JP 2621361B2
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- Japan
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- line pattern
- transparency
- enable signal
- write enable
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、グラフィック処理分野において、ライン描
画の際のライン・パターン発生に改善を施した図形処理
装置に関するものである。
画の際のライン・パターン発生に改善を施した図形処理
装置に関するものである。
＜従来の技術＞ 従来、直線、点線、円等の線図形（ライン）を画像メ
モリに描画する場合、ソフトウェアによって実現してい
る。
モリに描画する場合、ソフトウェアによって実現してい
る。
即ち、ラインの繰り返しパターンをライン・パターン
としてライン・パターン・シフト・レジスタに格納し、
このパターンを順次シフトしてそのビット・データ（描
画データ）が“0"の時は画像メモリに“0"を描画し、
“1"の時は“1"を描画する。
としてライン・パターン・シフト・レジスタに格納し、
このパターンを順次シフトしてそのビット・データ（描
画データ）が“0"の時は画像メモリに“0"を描画し、
“1"の時は“1"を描画する。
このような処理実行の際、次に記すようなトランスペ
アレンシー操作が加わると処理が更に複雑となる。
アレンシー操作が加わると処理が更に複雑となる。
トランスペアレンシーがオンであると、現在の表示画
面の背景表示を消去することがないように直線、点線、
円等（特に点線、一点鎖線等）を描画する必要があり、
描画データ“1"の場合は画像メモリにこの描画データを
書き込み、描画データ“0"の場合は“0"描画を行わない
ように装置を構成しなければならない。一方、トランス
ペアレンシーがオフの場合は、描画データ“1",“0"を
そのまま画像メモリに描画する。
面の背景表示を消去することがないように直線、点線、
円等（特に点線、一点鎖線等）を描画する必要があり、
描画データ“1"の場合は画像メモリにこの描画データを
書き込み、描画データ“0"の場合は“0"描画を行わない
ように装置を構成しなければならない。一方、トランス
ペアレンシーがオフの場合は、描画データ“1",“0"を
そのまま画像メモリに描画する。
このように、描画動作の際、背景画面表示を消去しな
いように新たな図形を効率良く描画するためには、従来
の図形処理装置にトランスペアレンシー処理を行うソフ
トウェアを付加しなければならない。
いように新たな図形を効率良く描画するためには、従来
の図形処理装置にトランスペアレンシー処理を行うソフ
トウェアを付加しなければならない。
＜発明が解決しようとする課題＞ 描画処理のソフトウェアにトランスペアレンシー処理
のソフトウェアを付加すると、ソフトウェア構成全体が
複雑となり、その負担も大きくなるという問題があっ
た。
のソフトウェアを付加すると、ソフトウェア構成全体が
複雑となり、その負担も大きくなるという問題があっ
た。
本発明が解決しようとする課題は、トランスペアレン
シー処理をソフトウェアでなくハードウェア的に行おう
とすることであり、ライン描画を高速にかつ効率良く実
行できる図形処理装置を得ることを目的とする。
シー処理をソフトウェアでなくハードウェア的に行おう
とすることであり、ライン描画を高速にかつ効率良く実
行できる図形処理装置を得ることを目的とする。
＜課題を解決するための手段＞ 上記の問題を解決するため、本発明は、トランスペア
レンシーのオンオフを保持するレジスタを設け、このレ
ジスタの値に応じて画像メモリに対する書き込みイネー
ブル信号を制御するようにしたものであり、その構成は
次の通りである。
レンシーのオンオフを保持するレジスタを設け、このレ
ジスタの値に応じて画像メモリに対する書き込みイネー
ブル信号を制御するようにしたものであり、その構成は
次の通りである。
即ち、画像メモリに描画するライン・パターンを記憶
するライン・パターン・シフト・レジスタと、前記ライ
ン・パターンの拡大係数分のクロック・パルスを計数し
て前記ライン・パターン・シフト・レジスタへシフト・
クロックを与えるリピート・カウンタと、このリピート
・カウンタへ前記クロック・パルスを与えるとともに前
記ライン・パターンの書き込みイネーブル信号を出力す
るメモリ制御部とを有する図形処理装置において、トラ
ンスペアレンシーのオンオフを保持するトランスペアレ
ンシー・レジスタと、トランスペアレンシーがオンの
時、前記ライン・パターンの描画データが“1"の場合は
前記書き込みイネーブル信号を出力し、前記ライン・パ
ターンの描画データが“0"の場合は前記書き込みイネー
ブル信号を禁止するとともに、前記トランスペアレンシ
ーがオフの時、前記ライン・パターンの描画データの値
にかかわらず前記書き込みイネーブル信号を出力するト
ランスペアレンシー制御部とを設けたことを特徴とする
図形処理装置である。
するライン・パターン・シフト・レジスタと、前記ライ
ン・パターンの拡大係数分のクロック・パルスを計数し
て前記ライン・パターン・シフト・レジスタへシフト・
クロックを与えるリピート・カウンタと、このリピート
・カウンタへ前記クロック・パルスを与えるとともに前
記ライン・パターンの書き込みイネーブル信号を出力す
るメモリ制御部とを有する図形処理装置において、トラ
ンスペアレンシーのオンオフを保持するトランスペアレ
ンシー・レジスタと、トランスペアレンシーがオンの
時、前記ライン・パターンの描画データが“1"の場合は
前記書き込みイネーブル信号を出力し、前記ライン・パ
ターンの描画データが“0"の場合は前記書き込みイネー
ブル信号を禁止するとともに、前記トランスペアレンシ
ーがオフの時、前記ライン・パターンの描画データの値
にかかわらず前記書き込みイネーブル信号を出力するト
ランスペアレンシー制御部とを設けたことを特徴とする
図形処理装置である。
＜作用＞ 本発明の図形処理装置におけるトランスペアレンシー
制御部は、トランスペアレンシーがオフの場合、ライン
・パターン・シフト・レジスタから発生した描画データ
“0",“1"に従って描画動作を行い、トランスペアレン
シーがオンの場合、ライン・パターン・シフト・レジス
タから発生した描画データが“1"の時はそのまま描画を
行い、描画データが“0"の時は画像メモリに対する書き
込みイネーブル信号を禁止する。
制御部は、トランスペアレンシーがオフの場合、ライン
・パターン・シフト・レジスタから発生した描画データ
“0",“1"に従って描画動作を行い、トランスペアレン
シーがオンの場合、ライン・パターン・シフト・レジス
タから発生した描画データが“1"の時はそのまま描画を
行い、描画データが“0"の時は画像メモリに対する書き
込みイネーブル信号を禁止する。
＜実施例＞ 第１図に本発明を実施した図形処理装置の構成ブロッ
ク図を表わす。
ク図を表わす。
１はライン描画の際のライン・パターンが設定される
16ビット・シフト・レジスタであり、後述するリピート
・カウンタ２から与えられるシフト・クロック（▲
▼）により１ビットだけシフト・アップされ、
シフト・アウトされたデータは最下位ビットの位置に付
加される。ライン・パターンの参照は最上位ビットより
行われる。
16ビット・シフト・レジスタであり、後述するリピート
・カウンタ２から与えられるシフト・クロック（▲
▼）により１ビットだけシフト・アップされ、
シフト・アウトされたデータは最下位ビットの位置に付
加される。ライン・パターンの参照は最上位ビットより
行われる。
２はライン・パターン・シフト・レジスタ１の１ビッ
ト描画データの出力期間を決定するリピート・カウンタ
であり、４ビット・ダウン・カウンタで構成される。カ
ウント値が“0"になった時点でライン・パターン・シフ
ト・レジスタ１にシフト・クロック（▲
▼）を送出する。
ト描画データの出力期間を決定するリピート・カウンタ
であり、４ビット・ダウン・カウンタで構成される。カ
ウント値が“0"になった時点でライン・パターン・シフ
ト・レジスタ１にシフト・クロック（▲
▼）を送出する。
３はライン・パターン・シフト・レジスタ１に設定さ
れるライン・パターンの拡大係数がデータ・バスDBより
与えられるズーム・レジスタである。この拡大係数はロ
ード・クロック▲▼によりリピート・カウ
ンタ２へ送出される。
れるライン・パターンの拡大係数がデータ・バスDBより
与えられるズーム・レジスタである。この拡大係数はロ
ード・クロック▲▼によりリピート・カウ
ンタ２へ送出される。
４は画像メモリ（図示せず）に対して書き込みイネー
ブル信号▲▼を出力し、データ書き込み（読み出
し）のタイミングを制御するメモリ制御部であり、リピ
ート・カウンタ２へカウント・クロック▲▼を
出力する。
ブル信号▲▼を出力し、データ書き込み（読み出
し）のタイミングを制御するメモリ制御部であり、リピ
ート・カウンタ２へカウント・クロック▲▼を
出力する。
５はトランスペアレンシーのオンオフが設定されるト
ランスペアレンシー・レジスタである。
ランスペアレンシー・レジスタである。
６はトランスペアレンシー制御部であり、ゲート61、
セレクタ62から構成される。ゲート61は、ライン・パタ
ーン・シフト・レジスタ１からの描画データ（“0",
“1"）とメモリ制御部４からの書き込みイネーブル信号
▲▼を入力する。セレクタ62は、ゲート61出力をＡ
端子に、メモリ制御部４の書き込みイネーブル信号▲
▼をＢ端子に入力し、トランスペアレンシー・レジス
タ５がオンの時はＡ入力を選択し、オフの時はＢ入力を
選択する。
セレクタ62から構成される。ゲート61は、ライン・パタ
ーン・シフト・レジスタ１からの描画データ（“0",
“1"）とメモリ制御部４からの書き込みイネーブル信号
▲▼を入力する。セレクタ62は、ゲート61出力をＡ
端子に、メモリ制御部４の書き込みイネーブル信号▲
▼をＢ端子に入力し、トランスペアレンシー・レジス
タ５がオンの時はＡ入力を選択し、オフの時はＢ入力を
選択する。
さて、このように構成された本発明の図形処理装置の
動作を第１図の構成ブロック図及び第２図のタイムチャ
ートを用いて説明する。
動作を第１図の構成ブロック図及び第２図のタイムチャ
ートを用いて説明する。
はじめに、ライン・パターン・シフト・レジスタ１に
ライン・パターンが、ズーム・レジスタ３に拡大係数
（“2"）がデータ・バスDBより設定される。このとき拡
大係数（“2"）はロード・クロック▲▼に
よりリピート・カウンタ２にも設定される。
ライン・パターンが、ズーム・レジスタ３に拡大係数
（“2"）がデータ・バスDBより設定される。このとき拡
大係数（“2"）はロード・クロック▲▼に
よりリピート・カウンタ２にも設定される。
リピート・カウンタ２は、画像メモリに対する書き込
みが実行される毎にメモリ制御部４から出力される信号
（クロック）▲▼によってカウント・ダウン
し、カウント値が“0"になった時点でライン・パターン
・シフト・レジスタ１にシフト・クロック（▲
▼）を出力する。その結果、ライン・パターン・シ
フト・レジスタ１は１ビットだけシフト・アップし、シ
フト・アウトされたデータはライン・パターン・シフト
・レジスタ１の最下位ビット位置に付加される。
みが実行される毎にメモリ制御部４から出力される信号
（クロック）▲▼によってカウント・ダウン
し、カウント値が“0"になった時点でライン・パターン
・シフト・レジスタ１にシフト・クロック（▲
▼）を出力する。その結果、ライン・パターン・シ
フト・レジスタ１は１ビットだけシフト・アップし、シ
フト・アウトされたデータはライン・パターン・シフト
・レジスタ１の最下位ビット位置に付加される。
同時に、シフト・アウトされた１ビット描画データＤ
は画像メモリ側へ与えられる。
は画像メモリ側へ与えられる。
この例では、ズーム・レジスタ３には値“2"が設定さ
れ、リピート・カウンタ２が値“2"からクロック▲
▼により“1",“0"とダウン・カウントする間、３
クロック▲▼の期間、描画データＤ（Valid Da
ta;“1"または“0"）が画像メモリに与えられる。
れ、リピート・カウンタ２が値“2"からクロック▲
▼により“1",“0"とダウン・カウントする間、３
クロック▲▼の期間、描画データＤ（Valid Da
ta;“1"または“0"）が画像メモリに与えられる。
一方、トランスペアレンシー制御部６は、トランスペ
アレンシー・レジスタ５に設定されたトランスペアレン
シーのオンオフによって書き込みイネーブル▲▼′
を出力する。
アレンシー・レジスタ５に設定されたトランスペアレン
シーのオンオフによって書き込みイネーブル▲▼′
を出力する。
トランスペアレンシー・レジスタ５がオンの時は次の
動作を行う。
動作を行う。
トランスペアレンシー制御部６内のセレクタ62はＡ入
力を選択して出力する。
力を選択して出力する。
ライン・パターン・シフト・レジスタ１からの描画デ
ータが“1"の場合、メモリ制御部４の書き込みイネーブ
ル信号▲▼“L"（ロウ・アクティブ）の際に、ゲー
ト61の出力もアクティブ（“L"）となり、セレクタ62出
力である書き込みイネーブル信号▲▼′はアクティ
ブとなる。従って、ライン・パターン・シフト・レジス
タ１の描画データＤ（“1"）は画像メモリに描画され
る。
ータが“1"の場合、メモリ制御部４の書き込みイネーブ
ル信号▲▼“L"（ロウ・アクティブ）の際に、ゲー
ト61の出力もアクティブ（“L"）となり、セレクタ62出
力である書き込みイネーブル信号▲▼′はアクティ
ブとなる。従って、ライン・パターン・シフト・レジス
タ１の描画データＤ（“1"）は画像メモリに描画され
る。
ライン・パターン・シフトレジスタ１からの描画デー
タが“0"の場合は、メモリ制御部４の書き込みイネーブ
ル信号▲▼“L"（ロウ・アクティブ）の際に、ゲー
ト２はインアクティブとなり、セレクタ62は“H"レベル
を出力し、書き込みイネーブル信号▲▼′を禁止す
る。従って、画像メモリに対して新たな描画データＤ
（“0"）が書き込まれることなく、画像メモリには以前
のデータがそのまま残る。
タが“0"の場合は、メモリ制御部４の書き込みイネーブ
ル信号▲▼“L"（ロウ・アクティブ）の際に、ゲー
ト２はインアクティブとなり、セレクタ62は“H"レベル
を出力し、書き込みイネーブル信号▲▼′を禁止す
る。従って、画像メモリに対して新たな描画データＤ
（“0"）が書き込まれることなく、画像メモリには以前
のデータがそのまま残る。
一方、トランスペアレンシー・レジスタ５がオフの場
合は、トランスペアレンシー制御部６のセレクタ62で常
にメモリ制御部４からの書き込みイネーブル信号▲
▼がそのまま選択されるため、ライン・パターン・シフ
ト・レジスタ１の描画データ“0",“1"が画像メモリに
書き込まれる。
合は、トランスペアレンシー制御部６のセレクタ62で常
にメモリ制御部４からの書き込みイネーブル信号▲
▼がそのまま選択されるため、ライン・パターン・シフ
ト・レジスタ１の描画データ“0",“1"が画像メモリに
書き込まれる。
尚、上記例では、ライン・パターン・シフト・レジス
タ１からの描画データについて、１ビット単位で説明し
たが、通常はこのビット・データをラッチして１ワード
（16ビット）単位に処理を行う。
タ１からの描画データについて、１ビット単位で説明し
たが、通常はこのビット・データをラッチして１ワード
（16ビット）単位に処理を行う。
このようにして、トランスペアレンシーがオンの場合
に、画像メモリに以前書き込まれたデータを消去するこ
となく、新たな描画データを書き込むことができる。
に、画像メモリに以前書き込まれたデータを消去するこ
となく、新たな描画データを書き込むことができる。
＜発明の効果＞ 以上述べたように、本発明の図形処理装置はトランス
ペアレンシー処理をハードウェア的に解決したため、ソ
フトウェアはライン・パターン、拡大係数を設定する以
外は従来のライン描画の場合と同様の処理を行えば良
く、描画処理の高速化が図れる。
ペアレンシー処理をハードウェア的に解決したため、ソ
フトウェアはライン・パターン、拡大係数を設定する以
外は従来のライン描画の場合と同様の処理を行えば良
く、描画処理の高速化が図れる。
第１図は本発明の図形処理装置の構成を表わす図、第２
図は本発明装置の動作を表わすフローチャートである。 １……ライン・パターン・シフト・レジスタ、 ２……リピート・カウンタ、３……ズーム・レジスタ、 ４……メモリ制御部、 ５……トランスペアレンシー・レジスタ、 ６……トランスペアレンシー制御部、61……ゲート、 62……セレクタ、DB……データ・バス。
図は本発明装置の動作を表わすフローチャートである。 １……ライン・パターン・シフト・レジスタ、 ２……リピート・カウンタ、３……ズーム・レジスタ、 ４……メモリ制御部、 ５……トランスペアレンシー・レジスタ、 ６……トランスペアレンシー制御部、61……ゲート、 62……セレクタ、DB……データ・バス。
Claims (1)
- 【請求項１】画像メモリに描画するライン・パターンを
記憶するライン・パターン・シフト・レジスタと、前記
ライン・パターンの拡大係数分のクロック・パルスを計
算して前記ライン・パターン・シフト・レジスタへシフ
ト・クロックを与えるリピート・カウンタと、このリピ
ート・カウンタへ前記クロック・パルスを与えるととも
に前記ライン・パターンの書き込みイネーブル信号を出
力するメモリ制御部とを有する図形処理装置において、
トランスペアレンシーのオンオフを保持するトランスペ
アレンシー・レジスタと、トランスペアレンシーがオン
の時、前記ライン・パターンの描画データが“1"の場合
は前記書き込みイネーブル信号を出力し、前記ライン・
パターンの描画データが“0"の場合は前記書き込みイネ
ーブル信号を禁止するとともに、前記トランスペアレン
シーがオフの時、前記ライン・パターンの描画データの
値にかかわらず前記書き込みイネーブル信号を出力する
トランスペアレンシー制御部とを設けたことを特徴とす
る図形処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143337A JP2621361B2 (ja) | 1988-06-10 | 1988-06-10 | 図形処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143337A JP2621361B2 (ja) | 1988-06-10 | 1988-06-10 | 図形処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01311382A JPH01311382A (ja) | 1989-12-15 |
| JP2621361B2 true JP2621361B2 (ja) | 1997-06-18 |
Family
ID=15336437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143337A Expired - Lifetime JP2621361B2 (ja) | 1988-06-10 | 1988-06-10 | 図形処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621361B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228529B2 (ja) * | 1972-06-14 | 1977-07-27 | ||
| JPS5945994B2 (ja) * | 1980-12-22 | 1984-11-09 | 株式会社東芝 | ライン・パタ−ン発生器 |
| JPS60245035A (ja) * | 1984-05-18 | 1985-12-04 | Ascii Corp | デイスプレイコントロ−ラ |
| JPS61196292A (ja) * | 1985-02-26 | 1986-08-30 | 横河電機株式会社 | グラフイツクス表示装置 |
-
1988
- 1988-06-10 JP JP63143337A patent/JP2621361B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01311382A (ja) | 1989-12-15 |
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