JP3081492B2

JP3081492B2 - メモリのリード／ライト制御回路

Info

Publication number: JP3081492B2
Application number: JP07040763A
Authority: JP
Inventors: 義和坂下
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-02-28
Filing date: 1995-02-28
Publication date: 2000-08-28
Anticipated expiration: 2015-08-28
Also published as: JPH08237603A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】音声データを記憶するメモリのリ
ード／ライト制御回路に係わり、音声信号を記録再生す
る音声記録再生装置に好適な同回路に関する。

【０００２】

【従来の技術】近年、ＶＴＲにおいて、高速再生時に再
生音声が自然に聴こえるようにしたダイジェストプレイ
と呼ばれる機能が付加されるようになってきた。この機
能は、ＶＴＲによって、３倍，５倍等の高速再生を行っ
た際に、音声は通常の速さで聴こえるようにしたもの
で、高速再生された音声データを一旦メモリにライト
し、このメモリから通常の速度で、記憶した音声データ
をリードして再生するものである。

【０００３】この場合、リード速度がライト速度に比べ
遅いので、リード可能な量の音声データのみがメモリに
記憶され、残りの再生データは記憶されることなく捨て
られる。例えば、５倍速再生時には、通常再生で１５秒
間の音声データは３秒間で高速再生されるが、そのうち
０．６秒間のみデータがメモリにライトされ、このデー
タが通常速度で３秒間でリードされて放音され、残りの
１２秒間の音声は間引かれることとなる。

【０００４】上述したダイジェストプレイ機能におい
て、ＶＴＲの再生方向が正方向である場合、メモリに対
するリードライト時のアドレス指定方向は、例えば、下
位アドレスから上位アドレスへと同一方向に設定され、
且つ、ライト速度がリード速度より速いために、常に、
ライト動作がリード動作に先行する。従って、リード要
求とライト要求が同時に起こった場合には、ライト優先
にすればメモリからリードしたデータに基づく音声は途
切れることなく再生される。

【０００５】ところが、ＶＴＲの再生方向が逆方向の場
合は、メモリに入力される音声データの配列が逆転する
ため、この配列のままメモリにライトしたときには、リ
ード時のアドレス指定方向をライト時とは逆方向、即
ち、下位アドレスから上位アドレスへ向かってライトし
たときには、上位アドレスから下位アドレスに向かって
リードにしなければ、発音された順に音声を聴くことは
できない。

【０００６】そこで、入力される音声データの配列に応
じて、アドレス指定方向を変更することが考えられる
が、リード時とライト時とでアドレス指定方向が反対の
ために、動作中にリード要求とライト要求が同一アドレ
スに対して同時に発生する点が必ず生じてしまう。図６
に、このような高速逆転再生の場合について、リードア
ドレスとライトアドレスの動きを示す。この図は、５倍
速逆転再生の例であり、横軸が時間、縦軸がメモリのア
ドレスを示しており、リードアドレスは実線で、ライト
アドレスは波線で表されている。

【０００７】図示の如く、ライト動作は、メモリの下位
アドレスから上位アドレスに向かって期間Ａ，Ｂ，Ｃ行
われ、リード動作は、メモリの上位アドレスから下位ア
ドレスに向かって常時連続して行われる。そして、この
例では、ライト期間Ｂ，Ｃは、各々、メモリの最下位ア
ドレスＬＳＢから最上位アドレスＭＳＢまでリードする
期間Ｄの１／５に設定されている。

【０００８】まず、Ａ期間でアドレスＰから最下位アド
レスＬＳＢまでに、高速逆再生された音声データが順次
ライトされ、この期間にライトされた音声データは、Ｄ
期間のうちのＤ１期間中に、最下位アドレスから順次上
位アドレスに向かってリードされ、ｃ点に達すると、今
リードしたｃ点でのアドレスＱより下位のアドレスに対
して、新たな入力音声データのライトが開始される。こ
のライト動作と平行して、アドレスＱより上位のアドレ
スにＡ期間でライトされたデータリードが続行される。
ライト及びリードが進みｄ点に達するとライト動作は終
了し、ｄ点以降ではＢ２期間にライトされた音声データ
が順次リードされることとなる。以降、同様な動作が行
われる。

【０００９】ここで、リード要求とライト要求が同一ア
ドレスで同時に発生するｃ点に注目すると、ｃ点の前後
ではＡ期間にライトされた音声データが連続してリード
されるが、ｃ点においては従来の如くライト優先とする
と、この点だけに新たなデータがライトされ、本来リー
ドすべきｈ点での音声データはリードされず、新たにラ
イトされた音声データがリードされることとなる。従っ
て、ｃ点においては不連続点が生じ、再生した場合にこ
の不連続点はノイズとなって現れてしまう。このような
現象は、リード要求とライト要求が同時に発生するａ，
ｂ，ｄ，ｅ，ｆ点でも起こる。

【００１０】そこで、入力音声の再生方向が正方向か逆
方向かによって、メモリに対するアクセスをライト優先
かリード優先かに切り換えることが考えられ、この場
合、先ず、優先された一方のリード又はライト動作が行
われ、その後に、待機された他方のライト又はリード動
作が実行されることとなる。

【００１１】

【発明が解決しようとする課題】上述したように、リー
ド要求信号とライト要求信号が同時に入力されたとき、
いずれか一方の要求を優先してリード動作とライト動作
を交互に実行する場合、ライト要求の１周期の中で、リ
ード動作とライト動作を各々１回行わなくてはならな
い。このため、再生速度が２倍〜５倍程度であれば問題
はないが、９倍等の超高速になると以下のような問題が
出てくる。

【００１２】即ち、リード要求は通常再生速度に対応す
る遅い周期でしか発生しないが、ライト要求は再生速度
に応じた超高速の周期で発生するため、リード要求を優
先的に処理した後ライト要求を処理している間に、次の
ライト要求が発生する可能性があり、この場合にその要
求を受け付けてしまうと、現在ライトしているデータに
新たに入力されるデータが上書きされてしまい、一方、
次のライト要求を無視してしまえばデータの連続性が失
われてしまうこととなる。

【００１３】ライト要求は、要求を受け付けた側がＡＣ
Ｋ信号を送出し、このＡＣＫ信号を要求元が検知した後
でなくては次のライト要求を出すことができないので、
要求を受け付けた側で、ライト動作が終了した後にＡＣ
Ｋ信号を出力するようにすると、要求元では再生速度に
合わせてライト要求を超高速に出力することができなく
なり、超高速再生は不可能になってしまう。

【００１４】

【課題を解決するための手段】本発明は、リード要求信
号とライト要求信号が同時に入力されたとき、いずれか
一方の要求を優先してリードイネーブル信号とライトイ
ネーブル信号を交互に出力するリードライト制御回路に
おいて、入力されるパラレルデータを取り込みシリアル
データに変換してメモリに送出するシフトレジスタと、
前記ライトイネーブル信号の発生期間中に前記シフトレ
ジスタにクロック信号を供給する第１ゲート回路と、前
記ライト要求信号を一端に入力し出力をプリセット信号
として前記シフトレジスタに送出する第２ゲート回路
と、該第２ゲート回路の出力を取り込んでライトＡＣＫ
信号を出力するＡＣＫ信号発生回路と、前記ＡＣＫ信号
の発生に応答して禁止信号を前記第２ゲートの他端に送
出し、ライト動作の終了に応じて前記禁止信号をリセッ
トする禁止信号発生回路とを設けて、上記課題を解決す
るものである。

【００１５】また、本発明において、前記ＡＣＫ信号発
生回路は、前記第２ゲート回路の出力が入力端子に印加
され、クロック端子に前記リセットの解除状態において
前記クロック信号が印加されるフリップフロップよりな
り、前記禁止信号発生回路は、入力端子が所定レベルに
固定され前記フリップフロップの出力がラッチ信号とし
て印加されるラッチ回路よりなることを特徴とする。

【００１６】

【作用】本発明では、ライト要求の受け付け後即座にラ
イトＡＣＫ信号を要求元に出力可能になるので、要求元
から超高速にライト要求を発生できるようになると共
に、ライト動作が終了するまではライト要求の受け付け
が禁止されるので、ライト中に新たなデータが上書きさ
れることが防止され、データの連続性が保たれる。

【００１７】

【実施例】図３は、本発明の実施例を含む音声記録再生
装置全体の概略ブロック図であり、１は入力されるアナ
ログ音声信号をデジタル音声データに変換するＡＤコン
バータ、２は変換された音声データを記憶するＤＲＡ
Ｍ、３はＤＲＡＭ２に接続されＤＲＡＭ２のリード／ラ
イト制御を行うＤＲＡＭコントローラ、４は音声記録再
生装置全体の制御を司るＤＳＰ、５はメモリ２からリー
ドされた音声データをアナログ音声信号に変換するＤＡ
コンバータ、６は基準クロック信号を各部へ送出するク
ロックジェネレータである。

【００１８】ＤＲＡＭ２に対するライト要求信号ＷＲＥ
Ｑ及びリード要求信号ＲＲＥＱは、各々、ＡＤコンバー
タ１及びＤＡコンバータ５からＤＲＡＭコントローラ３
に対して出力され、ＤＲＡＭコントローラ３はリード及
びライトの各動作が終了すると、ライトアック信号ＷＡ
ＣＫ及びリードアック信号ＲＡＣＫを返送し、ＡＤコン
バータ１及びＤＡコンバータ５は、これらＡＣＫ信号に
応じてライト要求信号ＷＲＥＱあるいはリード要求信号
ＲＲＥＱをリセットする。

【００１９】また、ＤＳＰ４は、外部からＶＴＲの高速
再生速度が何倍かを示す速度情報ＳＴと、再生方向が正
方向か逆方向かを示す方向情報ＤＳを入力して、方向情
報ＤＳに応じて入力音声データの配列方向を示す方向信
号ＵＰＤＯＷＮをＤＲＡＭコントローラ３に出力し、ま
た、速度情報ＳＴをＡＤコンバータ１に出力する。ＡＤ
コンバータ１は、速度情報ＳＴに応じてサンプリング周
波数を切り換えると共に、速度情報に応じたタイミング
でライト要求信号ＷＲＥＱを出力する。更に、ＤＳＰ４
は、クロック信号ＣＬＫをＤＲＡＭコントローラ３に出
力する。

【００２０】次に、ＤＲＡＭコントローラ３の詳細回路
構成を、図１を参照して説明する。ＤＲＡＭコントロー
ラ３内には、ＡＤコンバータ１からのライト要求信号Ｗ
ＲＥＱに基づいて内部で生成される第２ライト要求信号
ＷＲＥＱ２，ＤＡコンバータ５からのリード要求信号Ｒ
ＲＥＱ、ＤＳＰ４からの方向信号ＵＰＤＯＷＮと、内部
で生成される切換信号ＳＷ及び判定タイミング信号ＪＵ
ＤＧＥとを入力し、ライトイネーブル信号ＷＥＢ及びリ
ードイネーブル信号ＲＥＢを出力するリードライト判定
回路７が設けられており、これらのイネーブル信号は、
インバータ８，９を介してＮＡＮＤゲート１０，１１に
入力される。また、これらのイネーブル信号は反転され
てＡＮＤゲート１２に入力され、その出力ＲＥＦ及びＤ
ＳＰ４からのクロック信号ＣＬＫがＲＡＳ／ＣＡＳ発生
回路１３に入力される。ＤＲＡＭ２はＣＡＳｂｅｆｏｒ
ｅＲＡＳ方式のリフレッシュを行うメモリであって、Ｒ
ＡＳ／ＣＡＳ発生回路１３は、信号ＲＥＦがＨレベルで
あるときＲＡＳの前にＣＡＳを立ち下げて、ＤＲＡＭ２
にリフレッシュを行わせ、信号ＲＥＦがＬレベルのとき
リードもしくはライト動作を行わせるため、所定のタイ
ミングでＲＡＳ／ＣＡＳ信号をＤＲＡＭ２に送出する。
この他、ＤＲＡＭ２にはライトイネーブル信号ＷＥＢが
そのまま出力される。

【００２１】更に、ＣＡＳ信号を８回カウントする毎に
出力を発生する８ビットカウンタ１４が設けられてお
り、その出力がＮＡＮＤゲート１０，１１に入力され、
これらゲートを通過したクロック信号ＷＡＣＬＫ及びＲ
ＡＣＬＫが、アドレスカウンタ１５に入力される。８ビ
ットカウンタ１４の出力は、Ｄフリップフロップ１６の
Ｄ端子に印加されており、そのクロック端子ＣＬにはク
ロック信号ＣＬＫの反転信号が印加され、反転Ｑ出力が
判定タイミング信号ＪＵＤＧＥとなる。つまり、信号Ｊ
ＵＤＧＥは８カウント毎に定期的に出力される。また、
クロック信号ＷＡＣＬＫ及びＲＡＣＬＫはＮＡＮＤゲー
ト１７に入力され、その出力が、自己の反転Ｑ出力をＤ
端子に入力するＤフリップフロップ１８のクロック端子
ＣＬに印加されており、このＤフリップフロップ１８の
出力が切換信号ＳＷとなる。

【００２２】アドレスカウンタ１５は、リードアドレス
カウンタ１５１，ライトアドレスカウンタ１５２，ライ
トエンドカウンタ１５３と、カウンタ１５２と１５３の
内容を比較して一致信号ＷＡＥＮＤを出力する比較器１
５４を備えており、一致信号ＷＡＥＮＤがＤフリップフ
ロップ１８のリセット信号として入力されている。この
アドレスカウンタ１５には、方向信号ＵＰＤＯＷＮ及び
イネーブル信号ＷＥＢ，ＲＥＢが入力されており、方向
信号に応じてライトアドレスカウンタ１５２のカウント
方向を切り換えると共に、イネーブル信号に応じてアド
レスカウンタ１５１と１５２のうちいずれか一方をアド
レスバス３０に送出するよう構成されている。

【００２３】更に、信号ＷＲＥＱを一端に入力するＡＮ
Ｄゲート４０と、信号ＣＡＳ及びＷＡＣＬＫを入力する
ＡＮＤゲート４１と、これらＡＮＤゲート４０，４１の
出力を各々Ｄ端子及びクロック端子ＣＬに入力するＤフ
リップフロップ４２と、Ｄ端子にＨレベルの信号が入力
されＤフリップフロップ４２のＱ出力をラッチパルスと
して入力し、その反転Ｑ出力をＡＮＤゲート４０の他端
に入力し、ＷＡＣＬＫでリセットされるラッチ回路４３
が設けられており、Ｄフリップフロップ４２の反転Ｑ出
力が信号ＷＡＣＫとしてＡＤコンバータ１に出力され、
ラッチ回路４３のＱ出力が第２ライト要求信号ＷＲＥＱ
２となる。また、ＯＲゲート４４は信号ＲＥＢ及びＪＵ
ＤＧＥを入力するものであり、その出力が信号ＲＡＣＫ
としてＤＡコンバータ５に出力される。

【００２４】また、ライト動作時にデータをＤＲＡＭ２
に送出するために、ＡＤコンバータ１からの８ビットの
パラレルデータをシリアルデータに変換するシフトレジ
スタ４４が設けられ、このシフトレジスタ４４には、信
号ＷＥＢとＣＡＳとを入力するＯＲゲート４５の出力が
クロック端子ＣＬに印加され、ＡＮＤゲート４０の出力
がプリセット端子Ｐに印加されている。一方、リード動
作時にデータをＤＳＰ４に送出するためにシフトレジス
タ４６が設けられ、このシフトレジスタ４６には、信号
ＲＥＢとＣＡＳとを入力するＯＲゲート４７の出力がク
ロック端子ＣＬに印加され、データライン３２からのデ
ータがＤ端子に印加されている。

【００２５】次に、図２は、リードライト判定回路７の
具体回路を示す図であり、信号ＲＲＥＱがＤ端子に印加
され、信号ＪＵＤＧＥがクロック端子に印加されるＤフ
リップフロップ２０と、信号ＲＲＥＱの反転信号と信号
ＷＲＥＱ２が印加されるＡＮＤゲート２１と、信号ＳＷ
及び信号ＵＰＤＯＷＮが印加されるＥＸ−ＮＯＲゲート
２２と、ＥＸ−ＮＯＲゲート２２の出力と信号ＷＲＥＱ
２が印加されるＡＮＤゲート２３と、ＡＮＤゲート２２
および２３の出力が印加されるＯＲゲート２４と、ＯＲ
ゲート２４の出力がＤ端子に印加され、信号ＪＵＤＧＥ
がクロック端子に印加されるＤフリップフロップ２５
と、Ｄフリップフロップ２０の反転Ｑ出力とＤフリップ
フロップ２５のＱ出力が印加されるＯＲゲート２６とよ
り構成され、ＯＲゲート２６の出力がリードイネーブル
信号ＲＥＢとして出力され、Ｄフリップフロップ２５の
反転Ｑ出力がライトイネーブル信号ＷＥＢとして出力さ
れる。

【００２６】以下、本実施例の動作を、図４及び図５の
タイミングチャートを参照して説明する。まず、ＤＲＡ
Ｍ２のアクセスに先立ち、ＤＳＰ４は、ファーストリー
ドアドレス，ファーストライトアドレス，エンドライト
アドレスを、各々、リードアドレスカウンタ１５１，ラ
イトアドレスカウンタ１５２，エンドアドレスカウンタ
１５３にセットする。

【００２７】この状態で、リード要求信号ＲＲＥＱとラ
イト要求信号ＷＲＥＱが、図４ア，イに示すように同時
にＨレベルになったとすると、ＤＲＡＭコントローラ３
内のリードライト判定回路７では、Ｄフリップフロップ
２０，２５は信号ＪＵＤＧＥが印加されるまで反転Ｑ出
力がＨレベルであるので、イネーブル信号ＲＥＢ，ＷＥ
Ｂは共にＨレベルになっており、このため、ＡＮＤゲー
ト１２の出力ＲＥＦはＨレベルになっている。従って、
リフレッシュ用の所定タイミングでＲＡＳ／ＣＡＳ信号
が出力されている。

【００２８】信号ＷＲＥＱが立ち上がった直後はＡＮＤ
ゲート４０の出力はＨレベルになり、信号ＷＡＣＬＫは
Ｈレベルであるので、図４シの如くＣＡＳ信号が立ち上
がるとＤフリップフロップ４２にＨレベルの信号が取り
込まれ、この信号がラッチパルスとしてラッチ回路４３
に印加されるので、出力である第２ライト要求信号ＷＲ
ＥＱ２は図４ウの如くＨレベルになる。また、Ｄフリッ
プフロップ４２の反転Ｑ出力である信号ＷＡＣＫは図４
タの如くＬレベルとなり、この信号がＡＤコンバータ１
に入力され、信号ＷＲＥＱが図４イのようにリセットさ
れる。

【００２９】ここで、方向信号ＵＰＤＯＷＮが図４エに
示すように正方向再生を示すＬレベルであると、切換信
号ＳＷは初期状態でＬレベルであるので（図４ソ）、Ｅ
Ｘ−ＮＯＲゲート２２の出力はＨレベルとなり、信号Ｒ
ＲＥＱ，ＷＲＥＱ２は上述したようにＨレベルになって
いるので、ＡＮＤゲート２１の出力はＬレベル、ＡＮＤ
ゲート２３の出力はＨレベルとなる。従って、ＯＲゲー
ト２４の出力Ｖは図４クの如くＨレベルとなり、Ｄフリ
ップフロップ２０，２５のＤ端子は共にＨレベルにな
る。

【００３０】ここで、周期的に入力される判定タイミン
グ信号ＪＵＤＧＥが印加されると（図４オ）、その立ち
上がりに応じて、Ｄフリップフロップ２０の反転Ｑ出力
はＬレベルとなるが、Ｄフリップフロップ２５のＱ出力
がＨレベルになるため、ＯＲゲート２６の出力であるリ
ードイネーブル信号ＲＥＢは、図４カに示すようにＨレ
ベルを維持し、一方、Ｄフリップフロップ２５の反転Ｑ
出力であるライトイネーブル信号ＷＥＢは図４キに示す
ようにＬレベルになる。

【００３１】信号ＷＥＢがＬレベルになると、ＡＮＤゲ
ート１２の出力信号ＲＥＦはＬレベルになるので、ＲＡ
Ｓ／ＣＡＳ発生回路１３は、図４サに示す如く、アクセ
ス用の所定タイミングでＲＡＳ／ＣＡＳ信号を発生し、
ＤＲＡＭ２に対するアクセスを行えるようにする。ま
た、このときアドレスカウンタ１５では、信号ＷＥＢが
Ｌレベルであることに応じてライトアドレスカウンタ１
５２の内容を出力するので、ＤＳＰ４によってセットさ
れたファーストライトアドレスがアドレスバス３０に出
力される。

【００３２】ＡＤコンバータ１からデータバス１９に送
出された８ビットのパラレルデータは、信号ＷＲＥＱが
ＨレベルになったときにＡＮＤゲート４０の出力がＨレ
ベルになることにより、シフトレジスタ４４にプリセッ
トされ、このシフトレジスタ４４にはＯＲゲート４５を
介して信号ＷＥＢがＬレベルである期間にＣＡＳ信号が
クロックとして入力されるので、このクロックによって
データがシフトされてデータライン３１からＤＲＡＭ２
にシリアルに送出され、ライトされる。

【００３３】このように、ＤＲＡＭ２に対して、ライト
動作が優先して実行されることとなる。このライト動作
において、ＣＡＳ信号が８回出力されて１バイトのデー
タがＤＲＡＭ２にライトされると、カウンタ１４がパル
ス出力を発生し、このパルスがＮＡＮＤゲート１０によ
って反転されてクロックＷＡＣＬＫとしてアドレスカウ
ンタ１５に入力されるので（図４セ）、対応するライト
アドレスカウンタ１５２がインクリメントされる。よっ
て、次のライト動作時にはこのインクリメントされたア
ドレスに８ビットのデータがライトされる。データのラ
イト動作が進み、ライトアドレスカウンタ１５２とエン
ドアドレスカウンタ１５３の内容が一致すると、比較器
１５４から信号ＷＡＥＮＤが出力され、この信号により
Ｄフリップフロップ１８がリセットされるので、その出
力信号ＳＷは初期状態のＬレベルになる。

【００３４】ところで、クロック信号ＷＡＣＬＫがＬレ
ベルになると、その立ち下がりでＤフリップフロップ１
８は自己の反転Ｑ出力を取り込むので、切換信号ＳＷは
図４ソに示すようにＨレベルとなり、また、ラッチ回路
４３が信号ＷＡＣＬＫによってリセットされるので信号
ＷＲＥＱ２がＬレベルになる。切換信号ＳＷがＨレベル
になると、ＥＸ−ＮＯＲゲート２２の出力はＬレベルに
なり、このとき信号ＷＲＥＱ２もＬレベルになっている
ので、ＡＮＤゲート２１，２２の出力は共にＬレベルと
なり、これによってＯＲゲート２４の出力ＶもＬレベル
になる。従って、この状態で信号ＪＵＤＧＥが印加され
ると、Ｄフリップフロップ２５の出力ＷＥＢはＨレベル
になってライト動作が終了し、一方、Ｄフリップフロッ
プ２０のＬレベルの反転Ｑ出力がＯＲゲート２６に入力
され、今度はその出力信号ＲＥＢがＬレベルに変化す
る。

【００３５】信号ＲＥＢがＬレベルに変化することによ
って、アドレスカウンタ１５ではリードアドレスカウン
タ１５１の内容がアドレスバス３０に送出されると共
に、ライト時と同様、ＲＡＳ／ＣＡＳ発生回路１３から
信号ＲＡＳ，ＣＡＳが発生し、これによって、待機され
ていたリード動作がＤＲＡＭ２に対して実行される。リ
ードされたデータは、データライン３２を介してシフト
レジスタ４６に入力され、このシフトレジスタ４６には
ＯＲゲート４７を介して信号ＲＥＢがＬレベルである期
間にＣＡＳ信号がクロックとして入力されるので、この
クロックによってシリアルに入力されるデータをシフト
レジスタ４６に取り込む。

【００３６】このリード動作においても、ＣＡＳ信号が
８回出力されて１バイトのデータがＤＲＡＭ２からリー
ドされると、カウンタ１４がパルス出力を発生し、この
パルスがＮＯＲゲート１１によって反転されてクロック
ＲＡＣＬＫとしてアドレスカウンタ１５に入力されるの
で（図４ス）、対応するリードアドレスカウンタ１５１
がインクリメントされる。よって、次のリード動作時に
はこのインクリメントされたアドレスに対してデータリ
ードが行われる。

【００３７】ところで、クロック信号ＲＡＣＬＫがＬレ
ベルになると、その立ち下がりでＤフリップフロップ１
８は自己の反転Ｑ出力を取り込むので、切換信号ＳＷは
図４ソに示すようにＬレベルとなる。切換信号ＳＷがＬ
レベルになると、ＥＸ−ＮＯＲゲート２２の出力はＨレ
ベルになり、このとき信号ＷＲＥＱ２はＬレベルになっ
ているので、ＡＮＤゲート２１，２２の出力は共にＬレ
ベルとなり、これによってＯＲゲート２４からＤフリッ
プフロップ２５への信号ＶもＬレベルになる。

【００３８】この状態で信号ＪＵＤＧＥがＬレベルにな
ると、未だ信号ＲＥＢはＬレベルなのでＯＲゲート４４
からＲＡＣＫ信号が出力され、これがＤＡコンバータ５
に送出される。このため、ＤＡコンバータ５で信号ＲＲ
ＥＱがリセットされて図４アに示すように信号ＲＲＥＱ
がＬレベルに落ちる。Ｄフリップフロップ２０，２５
は、信号ＪＵＤＧＥの立ち上がりで入力を取り込むの
で、両フリップフロップのの反転Ｑ出力はＨレベルにな
り、信号ＲＥＢ，ＷＥＢが共にＨレベルになって、リー
ド動作が終了する。

【００３９】以上のように、再生方向が正方向の場合
は、リード要求とライト要求が同時に発生したとき、ラ
イト優先でアクセスが行われ、ライト動作の終了後にリ
ード動作が実行される。次に、再生方向が逆方向の場合
について、図５を参照して説明する。この場合は、図５
に示すように、方向信号ＵＰＤＯＷＮがＨレベルにな
る。そこで、ライトとリードの要求信号ＷＲＥＱ２，Ｒ
ＲＥＱが共にＨレベルになると、Ｄフリップフロップ２
０のＤ端子がＨレベルになると共に、信号ＳＷは初期状
態でＬレベルであるので（図５ソ）、ＥＸ−ＮＯＲゲー
ト２２の出力はＬレベルとなり、これによってＡＮＤゲ
ート２１，２３の出力はＬレベルとなり、従って、ＯＲ
ゲート２４の出力Ｖは図５クの如くＬレベルとなる。

【００４０】ここで、判定タイミング信号ＪＵＤＧＥが
印加されると（図５オ）、その立ち上がりに応じて、Ｄ
フリップフロップ２０の反転Ｑ出力はＬレベルとなり、
Ｄフリップフロップ２５のＱ出力もＬレベルになるた
め、ＯＲゲート２６からのリードイネーブル信号ＲＥＢ
は、図５カに示すようにＬレベルになり、一方、Ｄフリ
ップフロップ２５の反転Ｑ出力であるライトイネーブル
信号ＷＥＢは図５キの如くＨレベルを維持する。

【００４１】信号ＲＥＢがＬレベルになると、ＡＮＤゲ
ート１２の出力信号ＲＥＦはＬレベルになるので、ＲＡ
Ｓ／ＣＡＳ発生回路１３は、図５サに示す如く、ＲＡＳ
／ＣＡＳ信号をＬレベルにして、ＤＲＡＭ２に対するア
クセスを行えるようにする。また、このときアドレスカ
ウンタ１５では、信号ＲＥＢがＬレベルであることに応
じてリードアドレスカウンタ１５１の内容を出力するの
で、ＤＳＰ４によってセットされたファーストリードア
ドレスがアドレスバス３０に出力される。

【００４２】従って、ＤＲＡＭ２に対してリード動作が
優先して実行されることとなる。尚、データのＤＳＰ４
への送出は上述した場合と同様にシフトレジスタによっ
て行われる。このリード動作において、ＣＡＳ信号が８
回出力されて１バイトのデータがＤＲＡＭ２からリード
されると、カウンタ１４がパルス出力を発生し、このパ
ルスがＮＯＲゲート１１によって反転されてクロックＲ
ＡＣＬＫとしてアドレスカウンタ１５に入力されるので
（図５ス）、対応するリードアドレスカウンタ１５１が
インクリメントされる。よって、次のリード動作時には
このインクリメントされたアドレスにデータリードが行
われる。

【００４３】クロック信号ＲＡＣＬＫがＬレベルになる
と、その立ち下がりでＤフリップフロップ１８は自己の
反転Ｑ出力を取り込むので、切換信号ＳＷは図５ソに示
すようにＨレベルとなる。切換信号ＳＷがＨレベルにな
ると、方向信号ＵＰＤＯＷＮがＨレベルなのでＥＸ−Ｎ
ＯＲゲート２２の出力はＨレベルになり、このとき信号
ＷＲＥＱ２はＨレベルを維持しているので、ＡＮＤゲー
ト２３の出力はＨレベルとなり、これによってＯＲゲー
ト２４の出力ＶもＨレベルになる。

【００４４】この状態で信号ＪＵＤＧＥがＬレベルにな
ると、未だ信号ＲＥＢはＬレベルなのでＯＲゲート４４
からＲＡＣＫ信号が出力され、これがＤＡコンバータ５
に送出される。このため、ＤＡコンバータ５で信号ＲＲ
ＥＱがリセットされて図５アに示すように信号ＲＲＥＱ
がＬレベルに落ちる。Ｄフリップフロップ２０，２５
は、信号ＪＵＤＧＥの立ち上がりで入力を取り込むの
で、フリップフロップ２０の反転Ｑ出力はＨレベルにな
り、Ｄフリップフロップ２５の反転Ｑ出力はＬレベルに
なる。従って、信号ＲＥＢがＨレベルになってリード動
作が終了し、今度は信号ＷＥＢがＬレベルに変化する。

【００４５】信号ＷＥＢがＬレベルになることによっ
て、アドレスカウンタ１５ではライトアドレスカウンタ
１５２の内容がアドレスバス３０に送出されると共に、
リード時と同様、ＲＡＳ／ＣＡＳ発生回路１３から信号
ＲＡＳ，ＣＡＳが発生し、これによって、待機されてい
たライト動作がＤＲＡＭ２に対して実行される。尚、Ｄ
ＲＡＭ２へのデータの送出は上述と同様にシフトレジス
タ４４により行われる。

【００４６】このライト動作において、ＣＡＳ信号が８
回出力されて１バイトのデータがＤＲＡＭ２にライトさ
れると、カウンタ１４がパルス出力を発生し、このパル
スがＮＡＮＤゲート１０によって反転されてクロックＷ
ＡＣＬＫとしてアドレスカウンタ１５に入力されるので
（図５セ）、対応するライトアドレスカウンタ１５２が
インクリメントされる。よって、次のライト動作時には
このインクリメントされたアドレスに対してデータライ
トが行われる。データのライト動作が進み、ライトアド
レスカウンタ１５２とエンドアドレスカウンタ１５３の
内容が一致すると、比較器１５４から信号ＷＡＥＮＤが
出力され、この信号によりＤフリップフロップ１８がリ
セットされるので、その出力信号ＳＷは初期状態のＬレ
ベルになる。

【００４７】ところで、クロック信号ＷＡＣＬＫがＬレ
ベルになると、その立ち下がりでＤフリップフロップ１
８は自己の反転Ｑ出力を取り込むので、切換信号ＳＷは
図５ソに示すようにＬレベルとなる。また、ラッチ回路
４３が信号ＷＡＣＬＫによってリセットされるので信号
ＷＲＥＱ２がＬレベルになる。切換信号ＳＷがＬレベル
になると、ＥＸ−ＮＯＲゲート２２の出力はＬレベルに
なり、このとき信号ＷＲＥＱ２はＬレベルになっている
ので、ＡＮＤゲート２１，２２の出力は共にＬレベルと
なり、これによってＯＲゲート２４からＤフリップフロ
ップ２５への信号ＶもＬレベルになる。さらには、Ｄフ
リップフロップ２０への入力ＲＲＥＱもＬレベルになっ
ているので、この状態で信号ＪＵＤＧＥが印加される
と、両Ｄフリップフロップの反転Ｑ出力はＨレベルにな
り、信号ＲＥＢ，ＷＥＢが共にＨレベルになって、ライ
ト動作が終了する。

【００４８】以上のように、再生方向が逆方向の場合
は、リード要求とライト要求が同時に発生したとき、リ
ード優先でアクセスが行われ、リード動作の終了後にラ
イト動作が実行される。よって、図６において、リード
要求とライト要求が同時に起こる点ａ，ｂ，ｃ，ｄ，
ｅ，ｆではリード動作が優先されることとなり、このた
め、不連続点が発生せず、再生音声は連続したものとな
る。

【００４９】次に、９倍速等の超高速逆再生の場合につ
いて説明する。リード要求とライト要求が同時に起こっ
たときの動作は、上述したとおり、まず、リード動作が
優先して行われ、リード動作の終了に応じてＲＡＣＫ信
号がＤＡコンバータ５に出力され、これによって、ＲＲ
ＥＱ信号がＬレベルに落ちて、その後ライト動作が行わ
れる。

【００５０】しかしながら、ライト要求信号ＷＲＥＱに
ついては、その応答信号であるＷＡＣＫの発生タイミン
グが、リード動作の場合と異なり、ライト動作の終了後
ではなく、もっと早く設定されている。即ち、ＡＮＤゲ
ート４０を通過したＨレベルのＷＲＥＱ信号は、ＡＮＤ
ゲート４１を介して印加されるＣＡＳ信号の立ち上がり
で（図５シ）、Ｄフリップフロップ４２に取り込まれる
ので、その反転Ｑ出力である信号ＷＡＣＫは、図５タに
示すようにＣＡＳ信号の立ち上がりでＬレベルとなり、
この信号がＡＤコンバータ１に送出される。

【００５１】ＡＤコンバータ１の内部では、図７に示す
ように、ＷＲＥＱ信号発生用のＲＳフリップフロップ５
０が設けられており、このフリップフロップ５０は、要
求指示信号ＲＱＴによりセットされ、ＤＲＡＭコントロ
ーラ３からの信号ＷＡＣＫによってリセットされる構成
である。従って、図５タに示すように信号ＷＡＣＫがＬ
レベルになると、ライト要求信号ＷＲＥＱは、図５イの
如くＬレベルとなり、ＡＤコンバータ１は次のライト要
求をいつでも発生可能な状態になり、超高速再生の場合
には、図５イの波線に示すように、ライト動作の終了前
に次のＷＲＥＱが入力される。

【００５２】尚、仮に、信号ＲＡＣＫと同様、リード動
作の終了後に信号ＷＡＣＫを送出するようにすると、Ａ
Ｄコンバータ１ではＲＳフリップフロップ５０がリセッ
トされる前に、次の要求信号を発生しようとして信号Ｒ
ＱＴをＨレベルにするため、ＷＲＥＱの信号レベルはＨ
レベルのままとなってしまい、ＤＲＡＭコントローラ３
で次のライト要求が起こったか否か判定できなくなる。

【００５３】図５イの波線に示すように次のＷＲＥＱが
入力されると、この信号はＡＮＤゲート４０に印加され
るが、このＡＮＤゲート４０にはラッチ回路４３からＬ
レベルの反転Ｑ出力が禁止信号として印加されているの
で、シフトレジスタ４４へのプリセット信号は出力され
ず、データのプリセットは行われない。また、信号ＷＡ
ＣＫも出力されず、このため、信号ＷＲＥＱはＨレベル
を維持する。この状態では、信号ＷＥＢがまだＬレベル
であるのでライト動作を続行中であり、シフトレジスタ
４４では先のライト要求によりプリセットされたデータ
が、ＯＲゲート４５からのＣＡＳ信号をクロックとして
シフト動作している最中である。

【００５４】このシフト動作が終了すると、図４セの如
く信号ＷＡＣＬＫがＬレベルになるので、ラッチ回路４
３はリセットされ、その反転Ｑ出力はＨレベルになり禁
止信号はリセットされる。従って、ＡＮＤゲート４０を
介してＨレベルの信号ＷＲＥＱが出力され、この信号に
よって、次のライト要求に対する新たなデータがデータ
バス１９を介してシフトレジスタ４４にプリセットされ
る。また、ＡＮＤゲート４０からのＨレベルの信号は次
のＣＡＳ信号の立ち上がりによってＤフリップフロップ
４２に取り込まれ、そのＱ出力がＨレベルとなり、信号
ＷＡＣＫは図５タに示すようにＬレベルとなる。この信
号ＷＡＣＫはＡＤコンバータ１に送出されるので、ＷＲ
ＥＱは図５イの如く、Ｈレベル期間が待機時間分だけ長
くなった後Ｌレベルに落ちる。Ｄフリップフロップ４２
からのＨレベルの信号はラッチ信号としてラッチ回路に
入力されるので、その出力信号ＷＲＥＱ２は図４ウのよ
うにＨレベルになり、以下、先に取り込まれたデータと
同様にシフト動作が繰り返され、データのＤＲＡＭ２へ
のライトが実行される。

【００５５】ところで、再生が正方向の場合に超高速再
生を行ったときは、ライト動作の終了後にリード動作が
行われるため、図４の波線で示すように、このリード動
作中に次のライト要求が入力されると、ラッチ回路４３
は既にリセットされてＷＲＥＱ２の反転出力はＨレベル
になっているので、ＡＮＤゲート４０からは即座にＨレ
ベルの信号が出力され、シフトレジスタ４４への新たな
データのプリセットが行われる。また、ＣＡＳ信号の立
ち上がりに応じて即座にＷＡＣＫ信号がＬレベルに、Ｗ
ＲＥＱ２がＨレベルになる。このため、リードイネーブ
ル信号ＲＥＢがＨレベルになる同一のタイミングでライ
トイネーブル信号ＷＥＢが再びＬレベルとなり、ライト
動作がリード動作に連続して開始される。そして、この
ライト動作期間にシフトレジスタの内容がシフトされ
る。

【００５６】このように、超高速再生の場合は、次のラ
イト要求に対して、再生方向が逆方向のときはシフトレ
ジスタへのプリセットが待たされ、正方向のときはプリ
セットが即座に実行される。

【００５７】

【発明の効果】本発明によれば、要求の受け付け側がラ
イト動作中であっても、要求元からの次のライト要求を
認識できるようになると共に、ライト中に新たなデータ
が上書きされることが防止され、データの連続性が確実
に保たれる。従って、入力されるデータが超高速再生デ
ータであっても正確に処理を行うことができるようにな
る。

【図面の簡単な説明】

【図１】本発明の実施例としてのＤＲＡＭコントローラ
の構成を示すブロック図である。

【図２】本実施例におけるリード／ライト判定回路の具
体的構成を示す回路図である。

【図３】本実施例を含む音声録音再生装置全体の構成を
示すブロック図である。

【図４】本実施例における正方向再生時の動作を説明す
るためのタイミングチャートである。

【図５】本実施例における逆方向再生時の動作を説明す
るためのタイミングチャートである。

【図６】本実施例における逆方向再生時のアドレス指定
状態を示す説明図である。

【図７】本実施例のおけるＡＤコンバータの要部詳細回
路図である。

【符号の説明】

１ＡＤコンバータ２ＤＲＡＭ３ＤＲＡＭコントローラ４ＤＳＰ５ＤＡコンバータ７リード／ライト判定回路１０，１１，１７ＮＡＮＤゲート１３ＲＡＳ／ＣＡＳ信号発生回路１４８ビットカウンタ１５アドレスカウンタ１５１リードアドレスカウンタ１５２ライトアドレスカウンタ１６，１８，２０，２５，４２Ｄフリップフロップ１９データバス１２，２１，２３４０，４１ＡＮＤゲート２２ＥＸ−ＮＯＲゲート２４，２６，４４，４５，４７ＯＲゲート４３ラッチ回路４４，４６シフトレジスタ５０ＲＳフリップフロップ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/91 - 5/956 G06F 12/00 560 G11B 20/02 G11C 27/00 101

Claims

(57)【特許請求の範囲】

【請求項１】リード要求信号とライト要求信号が同時
に入力されたとき、いずれか一方の要求を優先してリー
ドイネーブル信号とライトイネーブル信号を交互に出力
するリードライト制御回路において、入力されるパラレ
ルデータを取り込みシリアルデータに変換してメモリに
送出するシフトレジスタと、前記ライトイネーブル信号
の発生期間中に前記シフトレジスタにクロック信号を供
給する第１ゲート回路と、前記ライト要求信号を一端に
入力し出力をプリセット信号として前記シフトレジスタ
に送出する第２ゲート回路と、該第２ゲート回路の出力
を取り込んでライトＡＣＫ信号を出力するＡＣＫ信号発
生回路と、前記ＡＣＫ信号の発生に応答して禁止信号を
前記第２ゲートの他端に送出し、ライト動作の終了に応
じて前記禁止信号をリセットする禁止信号発生回路とを
備えたことを特徴とするメモリのリード／ライト制御回
路。
【請求項２】前記ＡＣＫ信号発生回路は、前記第２ゲ
ート回路の出力が入力端子に印加され、クロック端子に
前記リセットの解除状態において前記クロック信号が印
加されるフリップフロップよりなり、前記禁止信号発生
回路は、入力端子が所定レベルに固定され前記フリップ
フロップの出力がラッチ信号として印加されるラッチ回
路よりなることを特徴とする請求項１に記載のメモリの
リード／ライト制御回路。