JPS5945608A - 信号処理装置 - Google Patents
信号処理装置Info
- Publication number
- JPS5945608A JPS5945608A JP57155418A JP15541882A JPS5945608A JP S5945608 A JPS5945608 A JP S5945608A JP 57155418 A JP57155418 A JP 57155418A JP 15541882 A JP15541882 A JP 15541882A JP S5945608 A JPS5945608 A JP S5945608A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital
- controller
- memory
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/00007—Time or data compression or expansion
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえばテープレコーダにおいて早送り動作
時の再生信号を時間軸伸長する場合に利用されるｋＦ
、Ｕ処理装置に関するものである。
時の再生信号を時間軸伸長する場合に利用されるｋＦ
、Ｕ処理装置に関するものである。
従来例のｈ′４成とその問題点
一般に、時間軸伸長のための信号処理装置はアナログ信
５−をディジタル信号に変換するＡ／Ｄコンバータと、
ディジタル信づをアナログ信号に変換するＤ／Ａ コ
ンバータと、ディジタル信号を記憶するメモリと、メモ
リの読み出し、書き込みおよび番地全コントロールする
コントローラと、コントローラおよびＡ／Ｄコンバータ
にクロックを与えるクロック装置を備えている。第１図
に従来の信号処理装置１“′ｔのブロック図を示す。第
１図において、１は入力端子、２はＡ／Ｉコシバータ、
３はＤ／Ａコンバータ、４はメモリ、５はコントローラ
、６はクロック装置、７はディジタル信号ライン、８は
アドレス信号ライン、９ｔｒｉＶＤコンバータ２へのク
ロンクライン、１０はコントローラ５へのクロノクライ
ン、１１は読み出し書き込み切換信リライシ、１２は出
力端子である。入力端子１にはテープレコーダ早送り時
の再生借りが入力され、Ａ／Ｄコンバータ２でディジタ
ル信号ライン７上にディジタル信号に変換される。この
ディジタル借りライシフ」二のディジタル借りはメモリ
４に格納されるが、この時のタイミングと格納される番
地はコントローラ６からアドレス信号ライン８」二に指
定される。タイミングはクロック装置６からクロックラ
イン１ｏを通して与えられる第１のクロックに同期する
この時、読み出し書き込み切換信号ライン１１ｉｄ書き
込み側になっている。コントローラ６はメモリ４が満た
されたのを確認し、読み出し書き込み１，７Ｊ換信号ラ
イン１１を読み出し側に切り換える。クロック装置６ば
この信りをうけてクロックライン１０上のクロックを第
２のクロックに変え、コントローラ５に与えられる。コ
ントローラ６はメモリ４に第２のクロックに同期したタ
イミングと、メモリ番地を指定する信号をアドレス信号
ライン８からメモリ４に与える。メモリ４は格納してい
たディジタル借りをアドレス信号ライン８から与えられ
る信号により、ディジタル信号ライン７上に出力する。
５−をディジタル信号に変換するＡ／Ｄコンバータと、
ディジタル信づをアナログ信号に変換するＤ／Ａ コ
ンバータと、ディジタル信号を記憶するメモリと、メモ
リの読み出し、書き込みおよび番地全コントロールする
コントローラと、コントローラおよびＡ／Ｄコンバータ
にクロックを与えるクロック装置を備えている。第１図
に従来の信号処理装置１“′ｔのブロック図を示す。第
１図において、１は入力端子、２はＡ／Ｉコシバータ、
３はＤ／Ａコンバータ、４はメモリ、５はコントローラ
、６はクロック装置、７はディジタル信号ライン、８は
アドレス信号ライン、９ｔｒｉＶＤコンバータ２へのク
ロンクライン、１０はコントローラ５へのクロノクライ
ン、１１は読み出し書き込み切換信リライシ、１２は出
力端子である。入力端子１にはテープレコーダ早送り時
の再生借りが入力され、Ａ／Ｄコンバータ２でディジタ
ル信号ライン７上にディジタル信号に変換される。この
ディジタル借りライシフ」二のディジタル借りはメモリ
４に格納されるが、この時のタイミングと格納される番
地はコントローラ６からアドレス信号ライン８」二に指
定される。タイミングはクロック装置６からクロックラ
イン１ｏを通して与えられる第１のクロックに同期する
この時、読み出し書き込み切換信号ライン１１ｉｄ書き
込み側になっている。コントローラ６はメモリ４が満た
されたのを確認し、読み出し書き込み１，７Ｊ換信号ラ
イン１１を読み出し側に切り換える。クロック装置６ば
この信りをうけてクロックライン１０上のクロックを第
２のクロックに変え、コントローラ５に与えられる。コ
ントローラ６はメモリ４に第２のクロックに同期したタ
イミングと、メモリ番地を指定する信号をアドレス信号
ライン８からメモリ４に与える。メモリ４は格納してい
たディジタル借りをアドレス信号ライン８から与えられ
る信号により、ディジタル信号ライン７上に出力する。
恥コンバータ３は、テイジタル信υライン７上のディジ
タル信号をアナログ信号に変換して出力端子１２に出力
する。書き込み時の第１のクロック周波数をｆｗ 。
タル信号をアナログ信号に変換して出力端子１２に出力
する。書き込み時の第１のクロック周波数をｆｗ 。
読み出し時の第２のクロック周波数をｆＲとすれば、出
力信号は入力信号に対・し、ｆＷ／ｆＲの即Ｊ合で時間
軸伸長される。しかしながら、上述した信号処理装「ノ
において、入力信号としてのテープレコーダ早送りＩＩ
Ｊ−少時の信号には無信号部も多く含まれており、この
無信号部がメモリに格納してしまうため、メモリ容量を
無駄に使用するという欠点があった。
力信号は入力信号に対・し、ｆＷ／ｆＲの即Ｊ合で時間
軸伸長される。しかしながら、上述した信号処理装「ノ
において、入力信号としてのテープレコーダ早送りＩＩ
Ｊ−少時の信号には無信号部も多く含まれており、この
無信号部がメモリに格納してしまうため、メモリ容量を
無駄に使用するという欠点があった。
発明の目的
本発明の目的は、メモリの容量を有効に利用して時間軸
伸長することができる信号処理装置を提供することにあ
る。
伸長することができる信号処理装置を提供することにあ
る。
発明の構成
本発明の信号処理装置は、 Ａ／Ｄコンバータからのデ
ィジタル信号のピント比較を行ない特定のディジタル信
号に対し出力を発生するディジタルコンパレータを付加
し、このディジタルコンパレータの出力信号によってコ
ントローラを開側１し、このコントローラからの指令に
もとすくメモリへの掛込みめ停市を行なってアナログ信
号の特定のレベル値を省くように構成したものである。
ィジタル信号のピント比較を行ない特定のディジタル信
号に対し出力を発生するディジタルコンパレータを付加
し、このディジタルコンパレータの出力信号によってコ
ントローラを開側１し、このコントローラからの指令に
もとすくメモリへの掛込みめ停市を行なってアナログ信
号の特定のレベル値を省くように構成したものである。
実施例の説明
第２図は本発明の一実施例を示しており、第２図におい
て２１は入力端子、２２はＡ／ＩＩコンバータ、２３は
Ｄ／Ａコンバータ、−２４はメモリ、２５はコントロー
ラ、２６はクロック装置、２７はテ。
て２１は入力端子、２２はＡ／ＩＩコンバータ、２３は
Ｄ／Ａコンバータ、−２４はメモリ、２５はコントロー
ラ、２６はクロック装置、２７はテ。
イジタルコンパレータ、２８はディジタル借づライン、
２９はアドレス信号ライン、３０はＡ／Ｄコンバータ２
２へのクロノクライン、３１１ｄ：、コントローラ２６
へのクロノクライン、３２ｔｄ、Ｇａみ出し書き込みｑ
ノ換信すライン、３３はコンパレータ出力信号ライン、
３４は出力端子である。
２９はアドレス信号ライン、３０はＡ／Ｄコンバータ２
２へのクロノクライン、３１１ｄ：、コントローラ２６
へのクロノクライン、３２ｔｄ、Ｇａみ出し書き込みｑ
ノ換信すライン、３３はコンパレータ出力信号ライン、
３４は出力端子である。
ここで、上記ディジタルコンパレータ２７は第３図に示
すように襲コンバータ２２からのディジタル信号の各ビ
ットに対応して設けられた複数のインバータ３５．３６
．３７．３８と、上記ディジタル信号ビットの最上位ビ
ットと上記インバータ３６．３７．３８の出力とが入力
されるＮＡＮＤ回路３９と、上記ディジタル信号ビット
の最上位ピント以外のビット信号と上記インバータ３５
の出力とが入力されるＮＡＮＤ回路４０と、」二記ＮＡ
ＮＤ回路３９，４０の出力と上記クロック装置２６から
上記コントローラ２５へのクロックとが入力されるＡＮ
Ｄ回路４１を備えており、上記ＡＮＤ回路４１の出力を
上記コントローラ２５に供給するように構成されている
。人ノ〕端子２１に与えられたテープレコーダ早送り再
生時のアナログ信号はに勺コンバータ２２でディジタル
信号に変換されラインタル信号ライン２８上に出力され
る。ディジタル信号はディジタルコンパレータ２７で入
力端子２１のアナログ信号が無信号かどうかを判別され
るう無信号でないならば、従来と同様にアドレス信りラ
イン２９の信号によりコントロールされ、テ゛イジタル
信号ライン２８上のティジタルイ、１号がメモリ２４に
格納される。もし、無信号であると判別したならば、デ
ィジタルコノパレータ２７ばその出力信号ライン３３ｅ
ｉｌｎってコントローラ２５に信号を送り、ディジタル
借りをメモリ２４に読み込まないようにする。読み出し
時は従来と同様でメモリ２４がｈ１４だされたことを確
認し、コントローラ２５は読み出しＦＩ＋き込み切換信
号ライン３２上の信号を書き込みから読み出しに１．Ｉ
Ｊり換える。クロック装置２６は読み出しのクロックを
クロックライン３１全通してコントローラ２６に送り、
コントローラ２５はこれに同期してメモリ２４からテイ
ジタルイＭ ’３をディジタル信号ライン２８に出力す
る。Ｄ／Ａコノパータ２３はディジタル信号をアナログ
信号に変換して出力端子３４に出力する。
すように襲コンバータ２２からのディジタル信号の各ビ
ットに対応して設けられた複数のインバータ３５．３６
．３７．３８と、上記ディジタル信号ビットの最上位ビ
ットと上記インバータ３６．３７．３８の出力とが入力
されるＮＡＮＤ回路３９と、上記ディジタル信号ビット
の最上位ピント以外のビット信号と上記インバータ３５
の出力とが入力されるＮＡＮＤ回路４０と、」二記ＮＡ
ＮＤ回路３９，４０の出力と上記クロック装置２６から
上記コントローラ２５へのクロックとが入力されるＡＮ
Ｄ回路４１を備えており、上記ＡＮＤ回路４１の出力を
上記コントローラ２５に供給するように構成されている
。人ノ〕端子２１に与えられたテープレコーダ早送り再
生時のアナログ信号はに勺コンバータ２２でディジタル
信号に変換されラインタル信号ライン２８上に出力され
る。ディジタル信号はディジタルコンパレータ２７で入
力端子２１のアナログ信号が無信号かどうかを判別され
るう無信号でないならば、従来と同様にアドレス信りラ
イン２９の信号によりコントロールされ、テ゛イジタル
信号ライン２８上のティジタルイ、１号がメモリ２４に
格納される。もし、無信号であると判別したならば、デ
ィジタルコノパレータ２７ばその出力信号ライン３３ｅ
ｉｌｎってコントローラ２５に信号を送り、ディジタル
借りをメモリ２４に読み込まないようにする。読み出し
時は従来と同様でメモリ２４がｈ１４だされたことを確
認し、コントローラ２５は読み出しＦＩ＋き込み切換信
号ライン３２上の信号を書き込みから読み出しに１．Ｉ
Ｊり換える。クロック装置２６は読み出しのクロックを
クロックライン３１全通してコントローラ２６に送り、
コントローラ２５はこれに同期してメモリ２４からテイ
ジタルイＭ ’３をディジタル信号ライン２８に出力す
る。Ｄ／Ａコノパータ２３はディジタル信号をアナログ
信号に変換して出力端子３４に出力する。
この時の信号波形を第４図に示す。第４図中、！Ｌは入
力信号、ｂは従来の出力波形で入力信号をその一！ま時
間軸伸長していることを示す。Ｃは、本実施例の装置を
使用した時の出力借りで、無信号の部分がなくなってい
るゼロクロスのポイントで信号が少しひずむことになる
が音声信号等の場合は特に問題ない。
力信号、ｂは従来の出力波形で入力信号をその一！ま時
間軸伸長していることを示す。Ｃは、本実施例の装置を
使用した時の出力借りで、無信号の部分がなくなってい
るゼロクロスのポイントで信号が少しひずむことになる
が音声信号等の場合は特に問題ない。
また、無信号を検出するだけでなくその他のレベル範囲
に適用することも可能である。
に適用することも可能である。
具体的な例としてディジタル信号を４ｂ工ｔとした時に
ついて説明する。魚信５の場合はディジタル借りはＭＳ
Ｂから順に（１０００）か（０１１１）と考えられるか
ら、この時にコントローラ２５に信号を送り、クロック
装置２６からのクロックを受は付けないようにする。デ
ィジタル信号が（１０００）もしくは（０１１１）にな
ると、クロック装置２６からのクロックはコントローラ
に与えられない。その為メモリ２４にはディジタル信号
が格納されなくなる。
ついて説明する。魚信５の場合はディジタル借りはＭＳ
Ｂから順に（１０００）か（０１１１）と考えられるか
ら、この時にコントローラ２５に信号を送り、クロック
装置２６からのクロックを受は付けないようにする。デ
ィジタル信号が（１０００）もしくは（０１１１）にな
ると、クロック装置２６からのクロックはコントローラ
に与えられない。その為メモリ２４にはディジタル信号
が格納されなくなる。
発明の効果
以上、詳述したように本発明によれば、ＶＤコンバータ
からのディジタル借すのビット比較をして特定のディジ
タル信号に対する信号を出力するディジタルコンパレー
タを設け、このディジタルコンパレータの出力信号によ
ってコントローラによるメモリへの書込み指令を停止す
るように構成したので、アナログ信号の特定のレベル値
を省いてメモリへの格納を行なうことができる。したが
って、メモリ量が節献できると共に無駄時間が少なくな
る利点を有する。
からのディジタル借すのビット比較をして特定のディジ
タル信号に対する信号を出力するディジタルコンパレー
タを設け、このディジタルコンパレータの出力信号によ
ってコントローラによるメモリへの書込み指令を停止す
るように構成したので、アナログ信号の特定のレベル値
を省いてメモリへの格納を行なうことができる。したが
って、メモリ量が節献できると共に無駄時間が少なくな
る利点を有する。
第１図は従来の信号処理装置のブロック図、第２図は本
発明の信号処理装置の一実施例を示すブロック図、第３
図は同装置の具体回路構成図、第４図は同装置の動作説
明図である。 ２２・・・・・・Ａ／Ｄコノバータ、２３・・・・・・
Ｄ／’Ａコシバータ、２４・・・・・・メモリ、２５・
・・・・・コントローラ。 ２６・・・・・・クロック装置１ ２７・・・・・・デ
ィジタルコノパレータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 １ 第３図 第４図
発明の信号処理装置の一実施例を示すブロック図、第３
図は同装置の具体回路構成図、第４図は同装置の動作説
明図である。 ２２・・・・・・Ａ／Ｄコノバータ、２３・・・・・・
Ｄ／’Ａコシバータ、２４・・・・・・メモリ、２５・
・・・・・コントローラ。 ２６・・・・・・クロック装置１ ２７・・・・・・デ
ィジタルコノパレータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 １ 第３図 第４図
Claims (1)
- アナログ信号をディジタル信号に変換するＡ／Ｄコンバ
ータと、とのＡ、、’Ｉｌコンバータカラのディジタル
信号をアナログ信号に変換するＤ／Ａコンバータと、デ
ィジタル信号を記憶するメモリと、このメモリの読み出
し、書き込み及び番地をコントロールするコントローラ
と、このコントローラ及び上記Ａ／Ｄコンバータにクロ
ックを与えるクロック装置と、上記Ａ／Ｄコンバータか
らのディジタル信号のピントを比較し、特定のディジタ
ル信号に対し出力信号を発生するディジタルコンパレー
タを備えてなり、上記ディジタルコンパレータの出力信
号によって上記コントローラによる上記メモリへの書き
込み指令を停止し、アナログ信号の特定のレベル値を省
くように構成したことを特徴とする信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155418A JPS5945608A (ja) | 1982-09-06 | 1982-09-06 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57155418A JPS5945608A (ja) | 1982-09-06 | 1982-09-06 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945608A true JPS5945608A (ja) | 1984-03-14 |
Family
ID=15605561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57155418A Pending JPS5945608A (ja) | 1982-09-06 | 1982-09-06 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945608A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032794A (ja) * | 1989-05-30 | 1991-01-09 | Sharp Corp | 音声信号再生装置 |
| JPH03205656A (ja) * | 1990-01-04 | 1991-09-09 | Sharp Corp | 早聞き装置 |
-
1982
- 1982-09-06 JP JP57155418A patent/JPS5945608A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032794A (ja) * | 1989-05-30 | 1991-01-09 | Sharp Corp | 音声信号再生装置 |
| JPH03205656A (ja) * | 1990-01-04 | 1991-09-09 | Sharp Corp | 早聞き装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS628858B2 (ja) | ||
| JPS5945608A (ja) | 信号処理装置 | |
| JPS62243490A (ja) | ビデオ編集および処理方法および装置 | |
| JPH0123799B2 (ja) | ||
| JPS61186999A (ja) | 音程制御装置 | |
| JP2850366B2 (ja) | バッファメモリ回路 | |
| JPH06230799A (ja) | 信号記録装置 | |
| JPH10188473A (ja) | 映像記録再生装置 | |
| JPS5897171A (ja) | 電子編集の編集点検出回路 | |
| JPS6023439B2 (ja) | 波形記憶装置 | |
| JP3081492B2 (ja) | メモリのリード／ライト制御回路 | |
| JPH0720974Y2 (ja) | ２重ｐｌｌ装置 | |
| JPS58195340A (ja) | 同期検出回路 | |
| JPS5856209A (ja) | 誤り検出訂正処理装置 | |
| JPH02203469A (ja) | 記録装置と再生装置 | |
| JP3158561B2 (ja) | データ処理装置 | |
| JPS5897097A (ja) | 音声信号の時間軸変換装置 | |
| JPS6128182B2 (ja) | ||
| JPS5945607A (ja) | 磁気記録再生装置 | |
| JPS5840242B2 (ja) | レンゾクシンゴウ ノ ジカンゴサホセイソウチ | |
| JP2001094431A (ja) | ビットストリーム調整装置およびビットストリーム調整方法 | |
| JPH0982021A (ja) | メモリ装置 | |
| JPS61156573A (ja) | ディジタル磁気記録再生装置 | |
| JPH0246959B2 (ja) | ||
| JPH08234800A (ja) | メモリのライト制御回路 |