JPS5897097A - 音声信号の時間軸変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は音声信号の時間軸変換装置に関し、特に、速度
可変の音声信号記録再生装置（以下テープレコーダと略
記する）により録音時とは異る速度で再生された信号の
周波数変化を補正して復元するに際し、再生音声信号を
その零クロス点を始点とする基本周期単位で時間軸変換
処理することにより、不連続部分が無くかつ、ピッチ変
化を生じない良い音質の出力音声信号を得ることのでき
る時間軸変換装置を提供する事を目的とする。

一般にテープレコーダを用いて磁気テープに録は録音し
たときの録音時間よりも短い時間で（または逆にゆっく
りと）再生したい場合がある。この場合、単にテープ速
度を変えただけでは元の音声信号のピッチも同時に変ｒ
ヒするため、内容が全く理解できない。このため、再生
された信号の周波数成分を記録されたときの正常な音声
の周波数成分に近似するように変換するいわゆる時間軸
変換が必要となる。

このような時間軸変換装置として、並列接続された２つ
のアナログシフトレジスタヲ用いて一方のアナログシフ
トレジスタに入力音声信号をサンプリング記録入力せし
めるとともに他方のシフトレジスタから記憶時と異るク
ロック周波数で読み出し、読出しが終ると上記一方のシ
フトレジスタの読出しを行ない、上記他方のシフトレジ
スタに記憶入力するという動作をくり返し、記憶時と出
力時のクロック周波数の比により時間軸変換する装置は
、例えば特開昭４８−９０５０８号公報、特、。

開昭４９−１７７０５号公報などにより公知である。

また、ランダムアクセスメモリを用いて、音声信号を順
次サンプリング記憶するとともに、記憶時と異る読出し
クロックにより読出し、記憶時と読出し時のクロック周
波数の比により時間軸変換する装置は、例えば特開昭４
８−８００１８号公報などにより公知である。

ところが、このような従来の時間軸変換装置においては
、サンプリング処理区間が、その信号波形には無関係に
一定間隔であり、信号の位相の乱れ（ピッチの変動）や
、接続部の不連続により雑音が生じるために、時間軸変
換後の音声信号の音質が良くないという欠点があった。

本発明は上記欠点を除去するものであり、所望の再生速
度で再生された入力音声信号を所定のクロック周波数で
サンプリングし記憶装置に書込むとともに、書込み時と
異なる読出しクロックにより読出すことにより時間軸変
換された音声信号を得るものである。そして、時間軸伸
長において必要となる反復部分が入力音声信号の零クロ
スを始点とする基本周期単位になるようにｎｇ歳するこ
とにより、雑音が無く、了解度の良好な音声出力を得る
ものである。

以下本発明の一実施例を図面とともに説明する。

第１図に本発明による音声信号の時間軸変換装置の動作
原理を示す。

第１図において、（Ａ）は記録時の約０７倍の速度で再
生した低速再生信号であり、（Ｂ）は低速再生信号波形
Ａの零クロスを始点とする１基本周期（イ）および（ロ
）を圧縮処理しさらに、（イ）の部分を反復処理して接
続した信号波形である。

このように、零クロス点を始点とする基本周期単位で時
間軸変換処理するので、変換後の音声信号は、基本周期
の乱れがなく、接続部での不連続も発生しないので音質
が良好である。さらに、時間軸伸長時の反復部分は、近
接した零クロスと始点とする１基本周期となるよう構成
しているので音質が良好である。

第２図は本発明による音声信号の時間軸変換装置の一実
施例分示すブロック図である。

本実施例は音声信号を波形圧縮す″るいわゆる時間軸の
伸長に用いるものであり、音声信号をサンプリングして
所定の速度で記憶装置に書き込み、書込み速度よりも速
い速度の読出速度で読出し、書込速度と読出速度の比に
対応した時間軸変換比の音声信号を得るものである。

上記記憶装置はサイクリックに書込みおよび読出しが行
なわれ、かつ読出速度が書込速度よりも大きいので、書
込位置が先行していても続出位置が書込位置に追いつき
、追い越すことになるが、本実施例では、書き込みを連
続的に行ない、読出位置が入力音声信号の最新の始点を
書込んだ位置に達すると、１基本周期前から再び読出す
よう構成し、読出位置と書込位置が互いに追い越した９
追−越されたりしないよう構成している。

第２図において、１は音声信号入力端子でありアナログ
・デジタル変換手段（以下Ａ、Ｄ変換器七略記する）２
および基本周期抽出手段３に接続されているＯＡ−ε・
Ｄ変換器２の出力信号は記憶装置（以下ＲＡＭと略記す
る）４に供給されている。

ＲＡＭ４は例えば６１２ワードのＮ護容量のランダムア
クセスメモリーを使用することができ、以下の説明では
記憶容量を５１２ワードとする。

ＲＡＭ４の出力端子は出方制御手段６に接続され、制御
手段６の出力端子はデジタル・アナログ変換手段（以下
Ｄ−Ａ変要器と略記する）６に接続されＤ−Ａ変換器６
の出力端子は音声信号出力端子７に接続されている。出
力制御手段５はラッチ回路８および９により構成されて
いる。１Ｑは零クロス検出手段であり、フリツプフロツ
プ回路（以下ＦＦ回路と略記する）１１．インバータ１
２およびアンドゲート１３により構成されてｂるＦＦ回
路１１のＤ入力にはＡ−Ｄ変換Ｂ２のサインビット出力
が接続されている。１４は書込アドレスカウンタであり
、１Ｓは続出アドレスカラ／りであり、それぞれＲＡＭ
４の記憶容量に対応して、６１１の次の計数値はφとな
るよう構成している０１６はデータセレクタであり、書
込アドレスカウンタ１４および続出アドレスカウンタ１
６の出力端子が入力に接続され、出力端子はＲＡＭ４の
アドレス入力端子に接続されている。

１７および１８はＦＦ回路、１９はアンドゲートであり
、これらと基本周期抽出手段３および零クロス検出手段
１０により始点検出手段２０を構成している。２１は第
１アドレスレジスタであり、書込アドレスカウンタ１４
の出力であるアドレスデータＷＡが供給され、始点検出
手段２０の始点検出信号ＳＴＰにより上記アドレスデー
タを一時記憶する。２２は第２アドレスレジスタであり
、第１アドレスレジスタ２１の出力ＷＡ１が供給され、
上記始点検出信号ＳＴＰによりアドレスデータＷＡ１を
一時記憶する。第１アドレスレジスタ２１および第２ア
ドレスレジスタ２２のデータの記憶タイミングは上記始
点検出信号ＳＴＰにより、まず第１アドレスレジスタ２
１のアドレスデータＷＡ１が第２アドレスレジスタ２２
に記憶され、次いで書込アドレスカウンタ１４のアドレ
スデータＷＡが第、１アドレスレジスタ２１に記憶され
る。

２３は一致検出手′段であり、続出アドレスレジスタ１
６および第１アドレスレジスタ２１の出力ＲＡとＶＶＡ
ｌとが供給され、それらの二致を検出する。

一致検出手段２３のＡ＝Ｂ出力すなわち（ＷＡ１＝ＲＡ
）出力はＦＦ回路２４のＧＫ大入力供給されている。２
６はアンドゲートであり、その出力は続出アドレスカウ
ンタ１６のロード端子に供給され、第１アドレスレジス
タ２１のアドレスデータＷＡ１を続出アドレスカラ／り
１６にロードする０２６はクロック発生回路である。３
０〜３８はそれぞれ、クロック発生回路２６から所定の
クロッＲＤＣＬＫ２　が供給されている。

上記零クロス検出手段１０は、入力音声信号に所定方向
の零クロスが存在すればその出力に零クロス検出信号Ｓ
ｚを発生する。この零クロス検出信号ＳｚはＦＦ回路１
７のＣＬＲ入力に供給されているＯＦＦ回路１７のＤ入
力には”Ｈ”信号が供給され、ＣＫ大入力は基本周期抽
出手段３の出力ＳＦが供給されている。ＦＦ＠路１８の
０人力にはＦＦ回路１７のＱ出力が供給され、ＯＫ大入
力はクロック信号ＣＬ２が供給されてい゛る。アンドゲ
ート１９の２つの入力にはそれぞれ、ＦＦ回路１７のＱ
出力およびＦＦ回路１８のＱ出力が供給されている。

ＦＦ回路１７は基本周期抽出手段３よりの基本周期信号
ＳＦによりセットされ、Ｑ出力がＨ”となる。ＦＦ回路
１８はＦＦ回路１７のＱ出力が”Ｈ”となった後のクロ
ックＣＬ２の立上りエツジでセットされそのＱ出力がＨ
”となる。また、ＦＦ回路１７はセットされた後、最初
に到来した零クロス検出手段１０よりの零クロス検出信
号によりリセットされ、そのＱ出力は”Ｌ”となる。Ｆ
Ｆ回路１８はＤ入力がＬ″となった後のクロックＯＬ２
の最初の立上りエツジでＬ”がラッチされ、そのＱ出力
は”Ｌ″となる。ＦＦ回路１７および１８のＱ出力およ
びＱ出力のＡＮＤ出力が始点検出手段２０の出力となっ
ている。その結果、始点検出手段２０は、音声信号の基
本周期抽出信号ＳＦが到来した後、最初に到来した零ク
ロス検出信号Ｓｚの発生時点で始点検出信号としてクロ
ック信号ＣＬ２の半周期の幅を持った。単Ｊパルス５Ｔ
Ｐ２７〜２８はナントゲートであり、ナントゲート２７
の２人力にはそれぞれ、クロック信号ｄ）およびＣＬ４
が供給されている。ナントゲート２８の一方の入力には
す／ドゲート２７の出力が供給され他方の入力にはクロ
ック信号ＣＬ２が供給されている。ナントゲート２８の
出力はアンドゲート２９の一方の入力に供給され、アン
ドゲート２９の他方の入力にはクロック信号ＲＤＣＬＫ
２　が供給されている。

なお、上記基本周期抽出手段３として、例えば特願昭５
６−８９０７５号に示した「音声信号の基本周期抽出装
置」を用いることができる。

第３図は第２図のクロック発生回路２６の一実施態様を
示すブロック図である。

第３図において、１ｏＯはクロック発振回路でその発振
周波数は８．４　ＭＨｚ　　である。１０５〜１０９は
それぞれ所燈−の分周比を有する分局器であり、それぞ
れの入力にはクロック発振回路１００の出々信号が共通
的に供給される。°１１ｏは切換接点（イ）〜に）およ
び共通接点（ホ）を有する切換スイッチである。切換接
点（イ）へに）にはそれぞれ、分局器１０５〜１０８の
出力端が接続されている。１１１〜１１４はそれぞれ１
／２　分周器であり１／２分周器１１１の入力には切換
スイッチ１１０の共通接点（ホ）が接続されており、そ
のＱ出力は分周器１１２の入力に供給されてい（する。

切換スイッチ１１０の共通接点（ホ）はクロック出力端
子１１６に接続されるとともに、インバータ１１６を介
してクロック出力端子１１７に接続されている。１／２
分周器１１１のＱ出力およびＱ出力はそれぞれクロック
出力端子１１８および１１９に接続され、１／２分周器
１１２のＱ出力およびＱ出力はそれぞれクロック出力端
子１２０および１２１に接続されている。１／２　分周
器１１３には１／２１０分周器１０９の出力が供給され
、そのＱ出力は１／２分周器１１４に供給されるととも
に、クロック出力端子１２２に供給される。１／２分周
器１１３のＱ出力はクロック出力端子１２３に接続され
ている。１／２１０　　分周器１０９の出力はＣロック
出力端子種２６にも供給されている。１／２分周器１１
４のＱおよびＱ出力はクロック出力端子１２４および１
２６に接続されている。

クロック出力端子１１６，１１７，１１８゜１１９．１
２０，１２１．１２６，１２２，１２３゜１２４および
１２５からそれぞれ、クロック信号ＣＬ４　、Ｃ１０、
ＣＬ３．ＣＴτ３．ＣＬ２．ＣＬ２゜ＲＤＣＬＫａ、Ｒ
ＤＣＬＫａ、ＲＤＣＬＫａ、ＲＤＣＬＫｌおよＵＲＤＣ
ＬＫｌが送出される。

上記構成により、出力端子１２４からは常時１０ＫＨｚ
のクロック信号ＲＤＣＬＫ１　　が送出される。また、
クロック出力端子１２０からは、切換スイッチ１１０の
切換位置（イ）〜に）に対応して＆４ＫＨｚ　。

７　ＫＨｚ　、　６　ＫＨｚおよび５ＫＨｚのりｏツク
信号ＣＬ２が送出される。

なお、電源のＯＮ時および切換スイッチ１１０の接点切
換時に、分周器１０５ミ１０９，１１１〜１１４を初期
状態にリセットすることにより、クロック信号ＣＬ２と
読出クロック信号ＲＤＣＬＫ１は周期させることができ
る。

クロック発生回路２６は上記クロック信号を第２図の所
定のクロック供給端子３０〜３８に供給しており、クロ
ック発生回路２６の切換スイッチ１１０を切換ることに
より、上記音声信号の時間軸変換装置は０．８４　、０
．７　、０．６および０．６の時間軸変換比を有する音
声信号の時間軸変換信号を発生することができる。

次に上記構成の音声信号の時間軸変換装置の動作を第４
図のタイミング図とともに説明する。

音声信号入力端子１に供給された音声信号第４図（ａ）
はＡＤ変換器２によりＡＤ変換され、ＲＡＭ４に供給さ
れる。書込アドレスカウンタ１４は、クロック信号ＣＬ
２が供給されているので書込アドレスＷＡが順次増大し
、対応したＲＡＭ４のアドレスＷＡに入力音声信号のＡ
Ｄ変換信号ＡＳが連続的に書込まれる。

一方、第４図（ｂ）に示すように始点検出手段２゜によ
り、入力音声信号の基本周期および零クロス点に対応し
て始点が検出され、始点検出信号ＳＴＰが発生する。こ
の始点検出信号ＳＴＰ社第１７ドレスレジスタ２１に供
給され、始点が書込まれたＲＡＭ４　Ｏアドレスを書込
アドレスカウンタ１４から第１アドレスレジスタ２１に
一時記憶する。

始点検出信号ＳＴＰは、最新の始点に対応したアドレス
を第１アドレスレジスタ２１に記憶する直前に第１アド
レスレジスタ２１の記憶データ（ＷＡｌ）を第２アドレ
スレジスタ２２に一時記憶するよう構成しているので、
第１および第２アドレスレジスタ２１および２２の記憶
しているデータＷＡ１およびＷＡ２は最新の始点および
その前の始点が書込まれたＲＡＭ４のアドレスデータで
ある。

一方読出りロックＲＤＣＬＫ１が読出アドレスカウンタ
１５に供給されており、ＲＡＭ４に書込まれた音声デー
タは読出アドレスカウンタ１５のアドレス指定に従って
順次読出される。この続出アドレスＲＡと、最新の始点
が書込まれたアドレスＷＡ１とは一致検出手段２３によ
り一致が監視されており、一致した場合、一致信号がＦ
Ｆ回路２４およびアンドゲート２６を介して続出アドレ
スカラ／り１６のロード端子に加わり第２アドレスレジ
スタ２２のアドレスデータＷＡ２が読出アドレスカウン
タ１６にロードされる。

時刻ｔ、において、書込アドレスＷＡが第４図（、）の
０点の書込まれたアドレスＡａであり、第１アドレスレ
ジスタ２１および第２アドレスレジスタ２２がそれぞれ
、始点■及び０点の書込まれたアドレス〜およびへ　で
あり、読出しアドレスＲＡが０点の書込まれたアドレス
Ａｂであったとする。

そして、時間が経過して時刻ｔ２において、書込アドレ
スＷＡが音声信号の０点の書込まれたアドレスＡｃにな
り、読出アドレスＲＡが第１アドレスレジスタ２１の記
憶データＡ２゛に達すると、比較手段２３のＲＡ＝ＷＡ
１出力により、読出アドレスカウンタ１６に第２アドレ
スレジスタ２２の記憶データＷＡ２がセットされる。す
なわち続出アドレスＲＡはＡ２からへにもどされること
になり、ＲＡＭ４に書込まれた音声信号のうち時刻ｔ０
からｔ０′までの１基本周期のデータは再び読出される
ことになる。

さらに時間が経過して時刻ｔ３になると始点検出信号５
ＴＰ３が発生し、始点■の書込まれたアドレスＡ３が第
１アドレスレジスタ２１に記憶され、始点■の書き込ま
れたアドレスＡ２が第２アドレスレジスタ２２に記憶さ
れる。

さらに時間が経過して時刻ｔ４のとき、音声信号の０点
を書込アドレスＡｄに対応したＲＡＭ４のアドレスに書
き込み、読出しアドレスＲＡがＡ３（第１アドレスレジ
スタ２１の記憶データ）に達すると、読ビアドレスＲＡ
が、Ａ２（第２アドレスレジスタ２２の記憶データ）に
もどされる。その結果、ＲＡＭ４に書込まれた音声信号
のうち、時刻音。′からｔ３までの１基本周期のデータ
は再び読出されることになる０ このようにして、入力音声信号を所定の書込周波数で記
憶装置に書込むとともに、書込周波数と異なる続出周波
数で読出し、読出アドレスが最新の始点ｔＳ退んだアド
レスに達すると、その前の始点にもどり、その区間すな
わち零クロスを始点とする１周期を反復読出す。

なお、第４図は時間軸変換比が０．５として説明した１
、この場合、書込クロック周波数は読出クロック周波数
の１／２に設定される。

このように、時間軸伸長変換においては、書込クロック
周波数は読出クロック周波数よりも低く設定されるので
、書込アドレスＷＡの増加速度より、読出アドレスＲＡ
の増加速度の方が大きく、書込アドレスＷＡが先行して
いても、読出アドレスＲＡが追いつき、追い越すことに
なるが、読出アドレスＲＡが入力音声信号の基本周期の
最新の始点を書込んだアドレスに達すると、１基本周期
前から再び読出すよう構成し、読出アドレスが書込アド
レスを追い越すことは起こらない。また書込アドレスお
よび読出アドレスの両方が順次増加して、読出アドレス
が最新の始点に達する少しでも前に新たな始点が書込ま
れると、アドレスデータＷＡ１およびＷＡ２が書き替え
られ、読出アドレスと書込アドレスは順次増加するだけ
である。

例えば時間軸変換比が０．５の場合、１基本周期のサン
プリングデータが入力音声信号の１基本周期の半分の時
間で読出されるので結果的にすべてのサンプリングデー
タが基本周期単位で２回ずつ読出される。また時間軸変
換比が０．７の場合、１基本周期のサンプリングデータ
が入力音声信号の１基本周期の０７倍の時間で読出され
るので、結果的に７基本周期中３基本周期を反復読出し
、入力音声信号の７基本周期分の時間を充たしている。

なお、反復読出される３基本周期は連続した信号ではな
く、例えば連続した上記７基本周期に１から７までの番
号分つけたとすると、１，２，３゜３．４，５，５，６
，７．７の順番に読出されることになる。第３図に示し
たクロック発生回路２６の構成において、切換スイッチ
１１０の切換接点が（イ）〜に）に設定されたときの時
間軸変換比と書込クロック周波数の関係および反復周期
の関係を第１表に示す。

以下余白 第　　１　　表 なお、上記時間軸変換比に対応した反復周期は音声信号
の基本周期がほぼ一定のときの結果であり、基本周期が
変動すれば自動的に変化するものである０ 第６図は始点検出手段２ｏの一動作例を示すタイミング
図である。

第６図において、（ａ）およびΦ）はクロック供給端子
３３および３２に供給されるクロック（、ＣＬ　４　）
および（ＣＬａ）　　である。（Ｃ）はクロック供給端
子３０に供給されるクロック（ＣＬ２）　　である。ク
ロック（ＣＬ３）　　とクロック（ＣＬ２）　　はクロ
ック（ＣＬ４）　　の分局出力であり同期している０Ａ
−Ｄ変換器２はクロック（ＣＬ２）により駆動されてお
り、同図（ｄ）で示すタイミングで音声信号のＡ−Ｄ変
換出力ＡＳが発生する。同図（ｅ）に示すようにＡ−Ｄ
変換出力ＡＳのサインビットが”Ｈ”から”Ｌ”に変１
ヒすると、すなわち音声信号力；負２−ら正に変化する
と、ＦＦ回路１１は第６図（ｆ）に示すように（ＣＬ２
）　　の立上りに同期して変化する。

アンドゲート１３の出力は同図（ｃｒ）に示すようにク
ロック（ＣＬ２）　　の立下りにほぼ同期した単一ノ（
ルスとなり、これが零クロス検出信号Ｓｚとなる。

零クロス検出手段１ｏは音声信号カニ負から正に移行す
る零クロス時点、すなわち微係数力；正の極性を有する
零クロス時に検出信号Ｓｚを発生するよう構成したが、
正から負に移行する零クロス点すなわち負の微係数を有
する零クロス点を検出するよう構成することもできる。

このように零クロス検出手段１０は同一極性の微係数を
有する零クロス点だけを検出する。この零クロス点を始
点または終点とする基本周期単位で時間軸変換処理した
音声信号は接続点の微係数が連続的であり、雑音の発生
が極めて少ない。

第５図（ＱはＦＦ回路１７のＱ出力を示している。

ＦＦ回路１７はすでに基本周期信号ＳＦによりセットさ
れており、上記零クロス検出信号ＳＺの立上りに同期し
てリセットされ、そのＱ出力は”Ｌ”となる。この″Ｌ
″出力がクロック信号ＣＬ２の立上りエツジでＦＦ回路
１８にラッチされＦＦ回路１８のＱ出力は同図（ｉ）に
示すようにクロックＣＬ２の立上りエツジに同期して”
Ｌ”となる。従りて、アンドゲート１９は、同図０）に
示すように、零クロス信号ＳＺの発生したクロック信号
ＣＬ２の“Ｌ”の期間だけ”Ｈ”信号を発生する。この
信号すなわち始点検出信号ＳＴＰ［音声信号の負から正
に移行する零クロス点で発生し、第１アドレスレジスタ
２１に供給される。その結果、第１７ドレスレジスタ２
１は、音声信号の負から正に移行する零クロス点の正側
のデータが書込まれたＲＡＭ４のアドレス（ＷＡ）　　
を基本周期の始点として一時記憶する。

島 第６図は読出アドレスカウンター６に第２アドレスレジ
スタ２２のアドレスデータＷへ２がロードされるタイミ
ングを示すタイミング図である。

給端子３７．３６および３４に供給されるクロック信号
ＲＤＣＬＫａ　、　ＲＤＣＬＫ２およびＲＤＣＬＫｌ　
　を示している。（ｄ）は第２アドレスレジスタ２２の
アドレスデータＷＡ２がロードされる以前の読出アドレ
スカウンタ１５のアドレスデータ（ＲＡ）　　を示して
いる。（ｅ）は上記アドレスデータＷＡ２がロードされ
た後の読出アドレスカウンタ１６のアドレスデータＲＡ
を示している。（ｆ）はＦＦ回路２４のＱ出力、（ｑ）
はアンドゲート２６の出力波形と示している。

第６図において、読出アドレスカラ／り１６は（、）に
示すクロック信号ＲＤＣＬＫ１　が供給され、（ｄ）に
示すようにそのアドレスデータＲＡが順次増大する。そ
して時間ｔ、においてそのアドレスＲＡが第１アドレス
レジスタ２１に記憶しているアドレスデータＷＡ１に等
しくなりたとする。すると比較手段２３のＡ≦Ｂ出力が
”Ｈ”となり同図（りに示すようにＦＦ回路２４のＱ出
力が”Ｈ”となる。ＦＦ回路２４のＣＬＲ入力にはクロ
ック信号ＲＤＣＬＫ１が供給されておりＲＤＣＬＫｌ　
の立下りエツジに同期して時間ｔ２よりＬ”となる。ア
ンドゲート２５の出力は同図（ｑ）に示すようなタイミ
ングで単一パルスＰＬを発生する。この信号ＰＩ、は、
読出アドレスカウンタ１６に供給されており、第２アド
レスレジスタ２２に記憶しているアドレスデータＷＡシ
を読出アドレスカウンタ１６にロードする。その結果同
図（ｅ）に示すようにアドレスがＷＡ２から順次増大す
る。

すなわち、読出アドレスＲＡは順次増大して、基本周期
の最新の始点の書込まれたＲＡＭ４のアドレスＷＡ１に
達すると、前の始点の書込まれたアドレスＷＡ２にもど
される。その結果、読出アドレスＲＡは・・曹・・・Ｒ
Ａ−２，ＲＡ、、ＷＡ２．ＷＡ２＋１・・・・・・と変
化する。続出アドレスＲＡ−４は負から正に移行する零
クロス点の負側のデータに対応したアドレスであり、Ｗ
Ａｌは正側のデータに対応したアドレスであるので、Ｒ
ＡＭ４　の出力はなめらかに接がり、不自然な雑音は発
生しない。

第７図は、第２図に示した時間軸変換装置のＲＡＭ４お
よび出力制御手段６の一動作例を示すタイミング図であ
る。ＲＡＭ４は互いに異りた周波数のクロック信号でデ
ータの書込みおよび読出しを行なっており、ＲＡＭ４の
出力端には書込みデータおよび種々の持続時間の読出デ
ータが発生するので、出力制御手段５により、一定の持
続時間を有する読出データを得ている。

なお、第７図は、書込および続出クロックの周波数がそ
れぞれ、７ＫＨｚおよび１０　ＫＨｚの場合の動作を示
しているが、第３図に示した他の書込クロック周波数に
ついても同様に機能することはいうまでもない。

第７図において（ａ）はアンドゲート２９の一方の入力
に供給されるクロック信号ＲＤＣＬＫ２　である。

（ｂ）および（Ｃ）はクロック供給端子３４および３０
に供給されるクロック信号ＲＤＣＬＫ１　およびＣＬ２
である。ナントゲート２７の２つの入力端子には第６図
で示した″クロックＣＬ４およびＣＬ３が供給されてお
ジナンドゲート２８の２つの入力端子にはナントゲート
２７の出力およびクロック（ＣＬ２）が供給されている
ので、ナントゲート２８の出方にゆ、同図（ｄ）に示す
ように、立上りがクロック（ＣＬ２）の立下りに同期し
、”Ｈ１１期間力にＬ”期間よりも長いクロック信号が
発生する。このクロック信号Ｒ／ＷはＲＡＭ４のＲ／Ｗ
端子およびデータセレクタ１６のセレクト端子Ｓに供給
されている。データセレクタ１６はセレクト端子Ｓｄ（
Ｈ１ｌのとき読出アドレス（ＲＡ）　　を、′Ｌ″のと
き書込アドレス（ＷＡ）　　をＲＡＭ４に供給する。Ｒ
ＡＭ４は上記クロック信号が“Ｈ″のとき読出し”Ｌ”
のとき書込み動作を行なう。上記Ｒ／Ｗ信号はアンドゲ
ート２９の他方の入力にも供給されている。そしてアン
ドゲート２ｅの出力はラッチ回路８に制御信号として供
給されている。（ｅ）はＲＡＭ４の入力端子に供給され
るＡＤ変換器２のＡＤ変換出力ＡＳであり、クロック信
号ＣＬ２に同期してデータ（Ｒ４，Ｗ２ｍ曲）がセット
アツプされる。

第７図（ｆ）は書込アドレス（ＷＡ）であり、やはりク
ロック信号（ＣＬ２）に同期してそのアドレス（ＷＡｙ
ｌ、　ＷＡ２　ｊ・・−・りがセットアツプされる。同
図（９）は続出アドレス（ＲＡ）　　でありクロック信
号ＲＤＣＬＫ１　　に同期してそのアドレス（ＲＡｌ、
ＲＡ２・・・・・・ンがセットアツプされる。（ｈ）は
ＲＡＭ４の出力端子に表われるデータであり、Ｒ／Ｗ端
子に供給されるＲ／Ｗ信号がＨ″のとき上記読出アドレ
ス（ＲＡｌ　、ＲＡ２……）に対応したデータ（Ｒ４，
Ｒ２用・・・）が発生しており、Ｒ／Ｗ　信号が”Ｌ”
のとき、上記Ａ−６変換出カデータ（Ｒ４，Ｒ２・・・
・・・）が発生している。缶）に示すように、ＲＡＭ４
の出力端子には書込データおよび読出データが混在して
発生するので、出方制御手段５において、必要なデータ
のみを取り出すように構成している。まずＲＡＭ４の出
方端のデータをアンドゲート２９の出力すなわちＲ／Ｗ
信号とクロック信号ＲＤＣＬＫ２のアンド出力の立上ク
エッジでラッチするラッチ回路８に供給して同図（りに
示すデータを得る。これで必要な書込データは除去され
たが、個々の続出データの持続時間が一定でない、この
データを読出しクロックＲＤＣＬＫ　１の立上りエツジ
でラッチするラッチ回路′９に供給して、同図（ｊ）に
示すデータと得る。この持続時間の一定なデータをＤ−
Ａ変換器６に供給して時間軸伸長された音声信号を得る
。

なお、第７図は読出しクロック周波数が１０ＫＨｚ、書
込クロック周波数が７　ＫＨｚの場合の動作例であるが
、前記の他の書込クロック周波数についても同様に機能
することはいうまでもない。

このようにして、ＲＡＭ４は書込アドレスカウンタ１４
の内容に対応した書込アドレスにＡＤ変換出力を書込む
とともに、続出アドレスカウンタ１６の内容に対応した
読出アドレスのデータを読出し、書込みおよび読出し乏
異なった速度で実行する。

以上のように本発明による音声信号の時間軸変換装置は
入力音声信号を順次連続的に書込むとともに、入力音声
信号の最新および１周期前の始点が書込まれた記憶装置
のアドレスを一時記憶し、読出アドレスが最新の始点に
対応したアドレスに達すると、続出アドレスを１周期前
の始点に対応したアドレスにもどして、零りロズを始点
とする基本周期部位で選択的に反復読出す事ができる。

第４図（、）に示した音声信号には、微係数の正または
負の零り日ス点が１基本周期中に各１ケずつ存在するが
、このような零クロス点が１基本周期中に複数個存在す
る音声信号は珍しくない。第８図（、）に示す音声信号
には正および負の微係数を有する零クロス点が前半は各
２ケずつ、後半は各１ケずつ存在する。音声信号（ａ）
に対応して基本周期抽出手段３が（ｂ）に示す基本周期
信号ＳＦを発生したとする。このような場合、基本周期
信号ＳＦの発生に続いて到来する零クロス点を始点とす
ると、例えば周期Ｔ４の区間では■が始点、周期Ｔ６の
区間では■が始点となり、零クロス点■から■までを１
基本周期として反復読出すことになり、基本周期のピッ
チが乱れ、聞きづらいものとなる。

本発明の始点検出手段は第８図に示した音声信号に対し
て、周期Ｔ１の区間ではＯを始点とし、周期Ｔ２の区間
ではＯを始点とすることができる。すなわち、各基本周
期中の零クロス点の特性最大値を有する零クロス点を始
点とする始点検出手段を用いている。以下にその構成を
説明する。

第９図は第２図に示した始点検出手段２０の他の実施態
様を示すブロック図である。

本実施例の始点検出手段は、入力音声信号の零クロス点
の傾斜を求め、各基本周期内でより大きい傾斜を有する
零クロス点が発生するたびに、検出信号ＰＬＢを発生す
るようにしたものである。

第９図において６３および６４は遅延回路１および■で
あり、それぞれ例えばＮ段のシフトレジスタによ！ｌｌ
構成される。これらは、それぞれＡＤ変換器２および遅
延回路Ｉの出力をクロック信号ＣＬ２のＮ個分の時間だ
け遅延させる。遅延回路１５３の出力ＤＡＳは零クロス
検出手段１ｏおよびＲＡＭ４にも供給されており、遅延
回路１５３およびｎ５４は零クロス点の前後の音声レベ
ルを計測するために設けたものである。上記Ｎを例えば
４とすると、クロック信号ＣＬ２の周波数が＆４　ＫＨ
ｚ　、　７　ＫＨｚ　、　６　ＫＨｚおよび５　ＫＨｚ
ノとき、それぞれ、零クロス点の０．４７６ｍ５ｅｃ　
、　０．５７１　ｍ５ｅｃ、αｅｓ７ｍｓｅａおよびα
ａｍｓｅｃ前お°よび後の音声であり、Ｓ入力はＩＩＨ
！１信号（＋Ｖ）が供給され、ＯＫ大入力は零クロス検
出手段１０の出力Ｓｚが供給されＣＬＲ入力にはクロッ
ク信号ＣＬ２が供給されている。６１および６２はそれ
ぞれ３人力のアンドゲートであり、それらの１つの入力
は共通的に接続され、ＦＦ回路５８のＱ出力が供給され
る。アンドゲート６１の他の２人力には、クロック信号
ＣＬ３およびσ丁−が供給され、アンドゲート６２の他
の２人力には、クロック信号Ｃ１およびＣＬ４が供給さ
れる。

６６は比較回路であり、遅延回路［５４の出力がＡ入力
に、遅延回路７５３の出力がＳ入力に供給　−され、Ｓ
入力＞Ａ入力の時その出力が”Ｈ”となる。

６７はデータセレクタであり、遅延回路６４およびＡＤ
変換器２の出力がそれぞれＡおよびＳ入力に供給され、
Ｓ入力が′Ｌ”のとき八人力に、Ｓ入力が′Ｈ”のとき
Ｓ入力に供給された信号を出力する。６８はラッチ回路
でありデータセレクタ６７の出力をアンドゲート６２の
出力によりラッチする。６９はラッチ回路でありラッチ
回路６８の出力をアンドゲート７０の出力によりラッチ
する。

ラッチ回路６９のクリア端子には基本周期信号ＳＦが供
給されている。７１は比較回路であり、Ａ入力およびＳ
入力にはそれぞれ、ラッチ回路６９および６８の出力が
供給され、Ｓ入力〉Ａ入力のとき、その出力がＨ”とな
る。比較回路７１の出力鉱ア／トゲードア０の一方の入
力に供給されている。アンドゲート６１の出力はアンド
ゲート７゜の他方の入力に供給されている。７２はアン
ドレジスタであり、アントゲ−）７０の出力信号ＰＬＢ
により書込アドレスカラ／り１４の出力ＷＡをラッチス
ル。アドレスレジスタ７２の出力は第１アドレスレジス
タ２１に供給され、基本周期信号ＳＦにより第１アドレ
スレジスタ２１にラッチされる。

次に上記構成による始点検出手段６２の動作を第１０図
および第１１図を参照しながら説明する。

第１０図（、）に示す・入力音声信号に対し基本周期信
号ＳＦおよび零クロス検出信号Ｓｚは同図Φ）および（
０）に示すタイミングで発生する０この信号Ｓｚ（第１
１図（ｅ））によりＦＦ回路６８のＱ出力が第１１図（
ｆ）に示すように”Ｈ″となる。そしてアンドゲート６
２および６１の出力には第１１図（ａ）および仇）に示
すタイミングでクロック信号ＣＬ４の幅を持った単一パ
ルスがそれぞれ発生する。

上記零クロス検出信号Ｓｚは遅延回路［６３の出力信号
をもとにして零クロス検出手段１０により検出されてい
るから、第１１図（ｅ）に示す零クロス検出信号ＳＺが
発生したとき、比較回路６６およびデータセレクタ６７
の八人力に供給されている。信号は第１１図（ｄ）に示
すＡＤ変換出力のＷ−４であり、Ｓ入力に供給されてい
る信号はＷ４である。

すなわち零クロス点から前後に所定時間離れたところの
音声データが比較回路６６供給されている。

符号ビットは比較回路６６に入力されないのでそのレベ
ルすなわち絶対値が比較回路６６により比較され、大き
い方がデータセレクタ６７の出力に現れている。そのデ
ータが第１１図（９）に示すタイミングですなわち零ク
ロス検出信号Ｓｚが発生するたびにラッチ回路６８にラ
ッチされる。ラッチ回路６８にラッチされた音声レベル
データは比較回路７１によりラッチ回路６９にラッチさ
れている音声レベルデータとレベル比較される。そして
ラッチ回路６９にラッチされているところの以前の零ク
ロス点に対応した音声レベルよりも新しく到来した零ク
ロス点に対応した音声レベルの方が大きい時にのみ比較
回路７１の出力が′Ｈ″となり、第１１図（ｈ）に示す
タイミングでアンドゲート６１の出力に発生する単一パ
ルスと協働してアンドゲート７０の出力ＰＬＢを”Ｈ”
とし、ラッチ回路６８の音声レベルデータをラッチ回路
６９にラッチする。なお、ラッチ回路６９は基本周期信
号ＳＦによりクリアされるよう構成しであるので、基本
周期信号ＳＦの発生に続いて最初に到来する零クロス点
に対応した音声レベルデータは必ずラッチ回路６９にラ
ッチされる。このラッチ信号ＰＬＢはアドレスレジスタ
７２にも供給されており、その時点の書・込アドレスカ
ウンタ１４のアドレスデータＷＡｆ：、７ドレスレジス
タ７２に一時記憶する。第１アドレスレジスタ２１は基
本周期信号ＳＦにより上記アドレスレジスタ７２の出力
データをラッチするようＩｆＩＩｔ成している。

すなわち、上記構成により、始点検出手段６２は、零ク
ロス点が発生すると、その所定時間前および後のレベル
を比較し、大きい方を同−周期内でより以前に発生した
零クロス点に対応した上記レベルと比較し、新しい零ク
ロス点に対応した上記レベルが大きい時出力信号ＰＬＢ
を発生するとともに、上記レベルを記憶する。この信号
ＰＬＢは書込アドレスカウンタ１４の出力データＲＡ、
すなわち上記零クロス点の書込まれたアドレスをアドレ
スレジスタ７２に一時記憶する。従って基本周期信号Ｓ
Ｆが到来する直前には、アドレスレジスタ７２にはその
基本周期中に存在した零クロス点のうち零りロス点＃後
の音声レベルの最大値を有する零クロス点が書込まれた
ＲＡＭ４のアドレスが記憶されたことになる。

第９図の構成の動作をあらためて、第１０図のタイミン
グ図に対応して説明する。

時刻ｔ。で基本周期信号ＳＦ１が発生し、時刻ｔ。

で最初の零クロス信号ＳＺ１が到来している。このとき
ラッチ６９けクリアされ０データが記憶されている。始
点検出手段６２はＳｚｌの前後のうち大きい方の音声レ
ベルデータすなわちＳ２１における傾斜データをラッチ
回路６９にラッチするとともに、書込アドレスカウンタ
１４の出力データＲＡをアドレスレジスタ７２に記憶す
る。次いで時刻ｔ２で零クロス信号ＳＺ２が発生してお
り、これに対応した傾斜データはＳｚｌに対応したそれ
より大きいので、この零クロス信号５２２における傾斜
データがラッチ回路６９にラッチされ、書込アドレスカ
ウンタ１４の出力データＲＡがアドレスレジスタ７２に
記憶される。さらに時刻ｔ３で零クロス信号Ｓｚ３が発
生している。がこれに対応した傾斜データはＳＺ２に対
応したそれより小さいので、ラッチ信号ＰＬＢは発生し
ない。そして基本周期信号ＳＦ２の発生する時刻ｔ４時
点で、アドレスレジスタ７２は時間ｔ、〜ｔ４までの１
周期中、Ω零りロスＳｚ１〜Ｓｚ３のうちの最大の傾斜
データに対応した零クロス点ＳＺ２が゛発生した時点の
ＲＡＭａのアドレスＷＡを記憶していることになる０こ
のアドレスデータＷＡ１を入力音声信号の基本周期の始
点として第１アドレスレジスタ２１に一時記憶する。こ
のアドレスデータＷＡ１は第２図に示したように、第２
アドレスレジスタ２２および一致検出手段２３に供給さ
れる。

このようにして、各基本周期内の最大傾斜を有する零ク
ロス点が基本周期の始点として検出される。第１０図に
おいて、零クロス検出信号８２２゜ＳＺｓ、５２ｓおよ
び５ｚ１１に対応した零クロス点が各基本周期の始点と
して検出される。

なお、第９図の実施例では始点検出手段６２は零クロス
点の所定時間前および後のレベルの大きい方をその零ク
ロス点の傾斜として保持し、他の零クロス点の傾斜と比
較し、より大きい傾斜を有する零クロス点の発生ごとに
検出信号ＰＬＢを発生するよう構成したが、上記レベル
の和またはどちらか一方を零クロス点の特性値とするこ
とも可能であり、さらに、零クロス点の微分値、あるい
は零りロス点付近の積分値を用いることもできる。

以上詳述したように、本発明によれば、入力音声信号を
所定の書込周波数で記憶装置に書込み書込周波数と異な
る読出周波数で記憶装置からデータを読出し、書込周波
数と続出周波数の比に対応して音声信号の時間軸を変換
する手段を備え、入力音声信号を順次連続的に記憶装置
に書込み、零クロス点を始点とする基本周期学位で選択
的に反復読出をすることにより、出力信号に空白時間や
不連続の発生しない音声信号の時間軸変換装置を提供す
ることができる。

さらに、上記読出しに関し、入力音声信号の最新および
その１基本周期前の始点の書込まれた位置を記憶してお
き、読出アドレスが最新の始点の書き込またれアドレス
に達すると、その１基本周期前の始点に続出アドレスを
もどし、基本周期単位で反復読出すよう構成している。

従って読出アドレスが書込アドレスを追い越すことは起
こらない。しかも、反復読出周期数は時間軸変換比およ
び基本周期の変動に自動的に追随して変化する。

上記反復周期はその前に読出した音声信号と近接してお
り時間軸変換後の音声信号の音質劣ｒｂけ極めて少ない
。

さらに、本発明による時間軸変換装置は音声信号の零ク
ロス点の特性、例えば傾斜データを求め、各基本周期中
に存在する零クロス点のうち、零クロス特性の最大値に
対応する零クロス点を各基本周期の始点とする基本周期
単位で時間軸変換するので、時間軸変換後の音声信号の
基本周期に乱れが無く、音質が良好である。

さらに、本発明によれば、同一極性の微係数を有する零
クロス点を始点とする基本周期単位で選択直に読み出す
ので、接続点における雑音の発生が極めて少なめ時間軸
変換信号を得ることができる０

【図面の簡単な説明】

第１図は本発明の動作原理を表す波形図、第２図は本発
明による音声信号の時間軸変換装置の一実施例を余すブ
ロック図、第３図は本装置に用いるクロック発生回路の
一実施例を示すブロック図、第４図、第６図、第６図。 −および第７図は本装置の動作例を示すタイミング図、
＠８図は音声信号波の１例およびそれに対する基本周期
抽出信号波形を示す図、第９図は本発明による時間軸変
換装置の始点検出手段の一実施態様を示すブロック図、
第１０図および第１１図はその動作を示すタイミング図
である。 ２・・・−・・Ａ−Ｄ変換器、３−・・・０基本周期抽
出手段、４・・・・・・記憶装置、６・・・・・・出力
制御手段、６・・・−＠Ｄ　−Ａ変換器、１ｏ・・０・
・零クロス検出手段、１４・・・・・拳書込アドレスカ
ウンタ、１６・・０・寺読出アドレスカウンタ、１６＠
・・命・・データセレクタ、２０．５２・帝・・・・始
点検出手段、２１゜２２・拳・・・・第１および第２ア
ドレスレジスタ、２３・・・・・・一致検出手段、２６
−・・・・・クロック発生回路０ 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 呻硬１哨（１） 第３図 ｔｔＳ 豐　　　　　　　　ｅ：ｉ　　　　　４第５図 第６図

Claims (1)

1. 【特許請求の範囲】 （１ン　　入力音声信号を所定の書込周波数で記憶装置
   に書込み、書込周波数を異なる読出周波数で記憶装置か
   らデータを読出し、書込周波数と続出周波数の比に対応
   して音声信号の時間軸を変換する時間軸変換手段を備え
   、入力音声信号の基本周期の始点を検出する始点検出手
   段と、入力音声信号を順次連続的に記憶装置に書込む書
   込手段と、記憶装置から基本周期単位で選択的に反復し
   て読出す読出手段とを具備し、出力信号に空白時間およ
   び不連続点が発生しないよう、零クロス点を始点とする
   基本周期単位で選択的に反復して読出すことを特徴とす
   る音声信号の時間軸変換装置。 （２）選択的に読出す読出し手段は、入力音声信号の始
   点が書込まれた記憶装置のアドレスを一時記憶する少く
   とも２つの一時記憶装置と、読出アドレスと上記一方の
   一時記憶装置のアドレスデータとの一致を検出する手段
   とを具備し、読出アドレスが始点に対応したアドレスに
   達したとき、この続出アドレスを上記他方の一時記憶装
   置の記憶しているアドレスにもどすよう構成したことを
   特徴とする特許請求の範囲第１項記載の音声信号の時間
   軸変換装置。 （３）始点検出手段は、入力音声信号の基本周期を抽出
   する基本周期抽出手段と、入力音声信号の零クロスを検
   出する零クロス検出手段と、零クロス点を所定特性に関
   して計測し、他の零クロス点の上記特性と比較する零ク
   ロス特性検出手段とを具備し、基本周期内の上記所定特
   性の最大値に対応した零クロスを基本周期の始点とする
   ことを特徴とする特許請求の範囲第１項記載の音声信号
   の時間軸変換装置。 （→　零クロス検出手段は、同一極性の微係数分有する
   零クロス点を検出することを特徴とする特許請求の範囲
   第３項記載の音声信号の時間軸変換装置。 （６）零クロス特性検出手段は、遅ぼ回路、一時記憶回
   路および比較回路を具備し、零クロス点の所定時間前お
   よび後の音声信号レベルの和、または大きい方、または
   その一方をその零クロス特性として保持し、先に到来し
   た零クロス点の零クロス特性と比較して、後の零クロス
   点の零クロス特性が大きい時その特性値を保持するとと
   もに、検出信号を発生するよう構成したことを特徴とす
   る特許請求の範囲第３項記載の音声信号の時間軸変換装
   置。