JPH0549132B2 - - Google Patents
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- JPH0549132B2 JPH0549132B2 JP27480387A JP27480387A JPH0549132B2 JP H0549132 B2 JPH0549132 B2 JP H0549132B2 JP 27480387 A JP27480387 A JP 27480387A JP 27480387 A JP27480387 A JP 27480387A JP H0549132 B2 JPH0549132 B2 JP H0549132B2
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- JP
- Japan
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- signal
- digital data
- pulse response
- unit pulse
- analog
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- 238000009966 trimming Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明はデジタルアナログ変換器に係り、特に
デジタルオーデイオ信号をアナログ音声信号に変
換する際に用いて好適なデジタルアナログ変換器
に関する。
デジタルオーデイオ信号をアナログ音声信号に変
換する際に用いて好適なデジタルアナログ変換器
に関する。
＜従来技術＞
コンパクトデイスクプレーヤ（CDプレーヤ）
やデジタルテープ録音・再生装置（DAT装置）
ではデジタルで表現された音楽信号をアナログ信
号に変換して出力する必要がある。
やデジタルテープ録音・再生装置（DAT装置）
ではデジタルで表現された音楽信号をアナログ信
号に変換して出力する必要がある。
一般に使用されている音楽再生用のデジタルア
ナログ変換器（DA変換器という）は第８図に示
すように、サンブリング周期で入力されるデジタ
ルデータDTを直流電流I0に変換するデジタル・
電流変換部１と、サンプリングパルスPSが発生す
る毎に電流I0を電圧SD（第９図参照）に変換して
ホールドする電流・電圧変換器２と、出力電圧SD
を連続した滑めらかなアナログ信号SAに成形し
て出力するローパスフイルタ３を有して構成され
ている。尚、電流・電圧変換器２におけるスイツ
チSWの可動接点はサンプリングパルスPSにより
切り替わり、図示のａ接点状態で積分器を構成し
て電流I0に応じた電圧SDを発生し、又ｂ接点状態
ではホールド回路を構成して該電圧を保持する。
ナログ変換器（DA変換器という）は第８図に示
すように、サンブリング周期で入力されるデジタ
ルデータDTを直流電流I0に変換するデジタル・
電流変換部１と、サンプリングパルスPSが発生す
る毎に電流I0を電圧SD（第９図参照）に変換して
ホールドする電流・電圧変換器２と、出力電圧SD
を連続した滑めらかなアナログ信号SAに成形し
て出力するローパスフイルタ３を有して構成され
ている。尚、電流・電圧変換器２におけるスイツ
チSWの可動接点はサンプリングパルスPSにより
切り替わり、図示のａ接点状態で積分器を構成し
て電流I0に応じた電圧SDを発生し、又ｂ接点状態
ではホールド回路を構成して該電圧を保持する。
かかる音楽再生用のDA変換器で最も問題とな
るのはデジタルデータを電流値に変換する変換精
度とその変換スピード及びローパスフイルタによ
る位相歪である。
るのはデジタルデータを電流値に変換する変換精
度とその変換スピード及びローパスフイルタによ
る位相歪である。
このうち、変換精度と変換スピードはLSIのハ
イスピード化とトリミング技術の進歩により向上
し問題はない。しかし、ローパスフイルタによる
位相歪に対してはデジタルフイルタの採用により
軽減できるとはいうものの、構成上存在する以上
これを無くすことができない。
イスピード化とトリミング技術の進歩により向上
し問題はない。しかし、ローパスフイルタによる
位相歪に対してはデジタルフイルタの採用により
軽減できるとはいうものの、構成上存在する以上
これを無くすことができない。
第１０図は位相歪の説明図であり、第１０図ａ
は原オーデイオ信号波形５ａと、1KHz成分波形
５ｂと、8KHz成分波形５ｃを示し、第１０図ｂ
はローパスフイルタ３（第８図）から出力される
オーデイオ信号波形６ａと、1KHz成分波形６ｂ
と、8KHz成分波形６ｃを示している。この波形
図からわかるように8KHz成分の位相の遅れが存
在するため出力オーデイオ信号６ａは原オーデイ
オ信号５ａに比べて異なつたものとなり、特に高
周波においての位相歪は大きく、ローパスの存在
は多大の音質劣化を招来する。
は原オーデイオ信号波形５ａと、1KHz成分波形
５ｂと、8KHz成分波形５ｃを示し、第１０図ｂ
はローパスフイルタ３（第８図）から出力される
オーデイオ信号波形６ａと、1KHz成分波形６ｂ
と、8KHz成分波形６ｃを示している。この波形
図からわかるように8KHz成分の位相の遅れが存
在するため出力オーデイオ信号６ａは原オーデイ
オ信号５ａに比べて異なつたものとなり、特に高
周波においての位相歪は大きく、ローパスの存在
は多大の音質劣化を招来する。
又、パルス状信号が入力された時のローパスフ
イルタ出力は第１１図に示すように立ち上がり部
７ａで緩慢になると共にエンベロープ部７ｂ及び
立ち下がり部７ｃで振動が発生する。このため、
インパルス的な変化の多い音楽信号が入力される
と音質が大きく変化し、時としてリズム感まで異
なつてしまう。
イルタ出力は第１１図に示すように立ち上がり部
７ａで緩慢になると共にエンベロープ部７ｂ及び
立ち下がり部７ｃで振動が発生する。このため、
インパルス的な変化の多い音楽信号が入力される
と音質が大きく変化し、時としてリズム感まで異
なつてしまう。
このため、本願の発明者等は、第１２図に示す
ように単位パルス応答信号SP（第１３図参照）を
発生する単位パルス応答信号発生器１と、所定時
間ΔT毎にデジタルデータを発生するデジタルデ
ータ発生部２と、ある時刻において発生する単位
パルス応答信号に前記所定のデジタルデータを乗
算する乗算部３と、デジタルデータが乗算された
各単位パルス応答信号を合成してアナログ信号を
出力する合成部４を有するデジタルアナログ変換
器を提案している。
ように単位パルス応答信号SP（第１３図参照）を
発生する単位パルス応答信号発生器１と、所定時
間ΔT毎にデジタルデータを発生するデジタルデ
ータ発生部２と、ある時刻において発生する単位
パルス応答信号に前記所定のデジタルデータを乗
算する乗算部３と、デジタルデータが乗算された
各単位パルス応答信号を合成してアナログ信号を
出力する合成部４を有するデジタルアナログ変換
器を提案している。
この提案されたデジタルアナログ変換器では、
単位パルス応答信号発生器１は所定時間ΔT間隔
で単位パルス応答信号波形SPを分割するとき
（第１３図参照）、分割された各部分信号波形SK
（Ｋ＝−４〜４）を第１４図に示すように時間
ΔT毎に繰り返し発生し、デジタルデータ発生部
２は所定時間ΔT毎に発生する最新のデジタルデ
ータを内蔵のシフトレジスタに順次シフトしなが
ら記憶し、乗算部の各乗算型DA変換器は部分波
形信号SKと該部分波形信号に対応するシフトレ
ジスタに記憶されている所定のデジタル値VKを
それぞれ乗算し、合成部４は各乗算回路から出力
される信号を合成してアナログ信号SA（＝ΣSK・
VK（Ｋ＝−４〜４））を出力するようにしている。
単位パルス応答信号発生器１は所定時間ΔT間隔
で単位パルス応答信号波形SPを分割するとき
（第１３図参照）、分割された各部分信号波形SK
（Ｋ＝−４〜４）を第１４図に示すように時間
ΔT毎に繰り返し発生し、デジタルデータ発生部
２は所定時間ΔT毎に発生する最新のデジタルデ
ータを内蔵のシフトレジスタに順次シフトしなが
ら記憶し、乗算部の各乗算型DA変換器は部分波
形信号SKと該部分波形信号に対応するシフトレ
ジスタに記憶されている所定のデジタル値VKを
それぞれ乗算し、合成部４は各乗算回路から出力
される信号を合成してアナログ信号SA（＝ΣSK・
VK（Ｋ＝−４〜４））を出力するようにしている。
＜発明が解決しようとしている問題点＞
この提案されているデジタルアナログ変換器に
よれば位相歪の無い連続アナログ信号を発生する
ことができるという利点があるが、乗算型DA変
換器に入力される部分信号波形SKが第１４図に
示すようにΔT毎に不連続となるため、該乗算型
DA変換器のセトリング時間の制限から、合成部
４から出力されるアナログ信号SAにΔT毎にスパ
イク状のノイズが乗つてしまうという問題があ
る。尚、第１５図に単位パルスUPを入力した時
のアナログ信号SAの波形を示す。単位パルスUP
を入力した場合にはアナログ信号SAは第１３図
に示す波形とならなければならないが、前述の乗
算型DA変換器のセトリングタイムの制限に起因
してΔT毎にスパイク状のノイズが乗つた波形と
なつている。
よれば位相歪の無い連続アナログ信号を発生する
ことができるという利点があるが、乗算型DA変
換器に入力される部分信号波形SKが第１４図に
示すようにΔT毎に不連続となるため、該乗算型
DA変換器のセトリング時間の制限から、合成部
４から出力されるアナログ信号SAにΔT毎にスパ
イク状のノイズが乗つてしまうという問題があ
る。尚、第１５図に単位パルスUPを入力した時
のアナログ信号SAの波形を示す。単位パルスUP
を入力した場合にはアナログ信号SAは第１３図
に示す波形とならなければならないが、前述の乗
算型DA変換器のセトリングタイムの制限に起因
してΔT毎にスパイク状のノイズが乗つた波形と
なつている。
以上から、本発明の目的は位相歪の無い連続ア
ナログ信号を発生することができるDA変換器を
提供することである。
ナログ信号を発生することができるDA変換器を
提供することである。
本発明の更に別の目的はDA変換により得られ
るアナログ信号にスパイク状のノイズ等を乗るこ
とのない精度の良いアナログ信号が得られるDA
変換器を提供することである。
るアナログ信号にスパイク状のノイズ等を乗るこ
とのない精度の良いアナログ信号が得られるDA
変換器を提供することである。
＜問題点を解決するための手段＞
第１図は本発明の概略説明図である。
１０は所定時間間隔でデジタルデータを発生す
るデジタルデータ発生部、１１はデジタルデータ
を順次循環的にラツチするラツチ部、１２は単位
パルス応答信号発生器、１３はラツチ部と単位パ
ルス応答信号発生器とに接続された乗算部、１４
は乗算部から出力される複数の信号を合成してア
ナログ信号SAを出力する合成部である。
るデジタルデータ発生部、１１はデジタルデータ
を順次循環的にラツチするラツチ部、１２は単位
パルス応答信号発生器、１３はラツチ部と単位パ
ルス応答信号発生器とに接続された乗算部、１４
は乗算部から出力される複数の信号を合成してア
ナログ信号SAを出力する合成部である。
＜作用＞
デジタルデータ発生部１０から所定時間ΔT
（＝１／fS）毎に発生するデジタルデータを順次
循環的にｎ（たとえば９）個のラツチ回路１１-4，
１１-3，…１１3，１１4にラツチすると共に、単
位パルス応答信号発生器１２から所定時間ΔTの
時間遅れを持たせてｎ個の単位パルス応答信号
SP-4，SP-3，…SP3，SP4をそれぞれｎ・ΔTの
周期で繰り返して発生する。ｎ個の乗算型DA変
換器１３-4，１３-3，…１３3，１３4はｎ個の単
位パルス応答信号SP-4，SP-3，……SP3，SP4に
デジタルデータV-4，V-3，…V3，V4をそれぞれ
ａ・′fSの速度で（ΔTの間にａ回）乗算し、合成
部１４は各乗算型AD変換器の出力を合成してア
ナログ信号SAを出力する。
（＝１／fS）毎に発生するデジタルデータを順次
循環的にｎ（たとえば９）個のラツチ回路１１-4，
１１-3，…１１3，１１4にラツチすると共に、単
位パルス応答信号発生器１２から所定時間ΔTの
時間遅れを持たせてｎ個の単位パルス応答信号
SP-4，SP-3，…SP3，SP4をそれぞれｎ・ΔTの
周期で繰り返して発生する。ｎ個の乗算型DA変
換器１３-4，１３-3，…１３3，１３4はｎ個の単
位パルス応答信号SP-4，SP-3，……SP3，SP4に
デジタルデータV-4，V-3，…V3，V4をそれぞれ
ａ・′fSの速度で（ΔTの間にａ回）乗算し、合成
部１４は各乗算型AD変換器の出力を合成してア
ナログ信号SAを出力する。
＜実施例＞
第２図に示すように時間軸を所定時間ΔT毎に
区分し、各タイムスロツトTK（ｋ＝…T-4，T-3，
T-2，T-1，T0，T1，T2，T3，T4，…）におけ
る離散時間信号値（デジタル値）を第３図に示す
ようにVKとすれば離散時間信号RTSに対する連
続時間信号は、時々刻々と入力されるデジタルデ
ータVKによつて重み付けされたパルス応答信号
を時間軸に沿つて重ね合わせることによつて得ら
れる。
区分し、各タイムスロツトTK（ｋ＝…T-4，T-3，
T-2，T-1，T0，T1，T2，T3，T4，…）におけ
る離散時間信号値（デジタル値）を第３図に示す
ようにVKとすれば離散時間信号RTSに対する連
続時間信号は、時々刻々と入力されるデジタルデ
ータVKによつて重み付けされたパルス応答信号
を時間軸に沿つて重ね合わせることによつて得ら
れる。
第４ａはタイムスロツトT0における単位パル
ス信号であり、第４ｂは単位パルス信号に対する
単位パルス応答信号波形で、１実施例としてのス
プライン信号波形である。尚、注日すべきは単位
パルス応答信号は時間軸上−∞から＋∞迄全区間
に渡つて存在し、かつ時刻がタイムスロツトT0
から−∞あるいは＋∞に向かうに従つて急激に減
衰する点である。
ス信号であり、第４ｂは単位パルス信号に対する
単位パルス応答信号波形で、１実施例としてのス
プライン信号波形である。尚、注日すべきは単位
パルス応答信号は時間軸上−∞から＋∞迄全区間
に渡つて存在し、かつ時刻がタイムスロツトT0
から−∞あるいは＋∞に向かうに従つて急激に減
衰する点である。
以上から、第３図に示す離散時間信号RTSの
うちタイムスロツトT-1，T0，T1におけるデジ
タルデータV-1，V0，V1のみに着目すると、各
デジタルデータV-1，V0，V1に対するパルス応
答信号M-1，M0，M1は第５図の点線、実線、一
点鎖線で示すようになるから、これらを古いタイ
ムスロツトTK（ｋ＝−∞、…−２、−１、０、１、
２、…∞）から時間ΔT毎に順に合成して出力す
ることにより３つのデジタルデータV-1，V0，
V1に対する連続時間信号が得られる。尚、第５
図における各パルス応答信号M-1，M0，M1はそ
れぞれ単位パルス応答信号SP（第４ｂ参照）を
V-1，V0，V1倍したものである。
うちタイムスロツトT-1，T0，T1におけるデジ
タルデータV-1，V0，V1のみに着目すると、各
デジタルデータV-1，V0，V1に対するパルス応
答信号M-1，M0，M1は第５図の点線、実線、一
点鎖線で示すようになるから、これらを古いタイ
ムスロツトTK（ｋ＝−∞、…−２、−１、０、１、
２、…∞）から時間ΔT毎に順に合成して出力す
ることにより３つのデジタルデータV-1，V0，
V1に対する連続時間信号が得られる。尚、第５
図における各パルス応答信号M-1，M0，M1はそ
れぞれ単位パルス応答信号SP（第４ｂ参照）を
V-1，V0，V1倍したものである。
以上はデジタルデータが３つの場合であるが、
全タイムスロツトにおけるデジタルデータを考慮
する場合も同様に連続時間信号が得られる。尚、
パルス応答信号が急激に減衰することを考えると
各タイムスロツトで合成すべきパルス応答信号は
高々９個程度で十分である。すなわち、現時刻の
タイムスロツトをTKとすれば、タイムスロツト
TK-4〜TK+4における９つのデジタルデータに対
するパルス応答信号を合成すればTKにおいて十
分に精度のよい連続時間信号が得られる。
全タイムスロツトにおけるデジタルデータを考慮
する場合も同様に連続時間信号が得られる。尚、
パルス応答信号が急激に減衰することを考えると
各タイムスロツトで合成すべきパルス応答信号は
高々９個程度で十分である。すなわち、現時刻の
タイムスロツトをTKとすれば、タイムスロツト
TK-4〜TK+4における９つのデジタルデータに対
するパルス応答信号を合成すればTKにおいて十
分に精度のよい連続時間信号が得られる。
第６図は本発明にかかるデジタルアナログ変換
器のブロツク図であり、１チヤンネル分（たとえ
ばＬ−チヤンネル）を示している。図中、１０は
デジタルデータ発生部、１１はラツチ部、１２は
単位パルス応答信号発生器、１３はデジタルデー
タ発生部と単位パルス応答信号発生器に接続され
た乗算部、１４は乗算部から出力される複数の信
号を合成してアナログ信号SAを出力する合成部
である。
器のブロツク図であり、１チヤンネル分（たとえ
ばＬ−チヤンネル）を示している。図中、１０は
デジタルデータ発生部、１１はラツチ部、１２は
単位パルス応答信号発生器、１３はデジタルデー
タ発生部と単位パルス応答信号発生器に接続され
た乗算部、１４は乗算部から出力される複数の信
号を合成してアナログ信号SAを出力する合成部
である。
デジタルデータ発生部１０は各種クロツク信号
CFS、LRCKを発生すると共に所定時間ΔT間隔で
たとえば16ビツトのデジタルデータVK（第３図参
照）を発生するデータ出力部１０ａと、ΔT毎に
発生するクロツク信号LRCKを入力されて順次線
l-4，…l-1，l0，l1…l4にラツチイネーブル信号を
発生するタイミング回路１０ｂを有している。
尚、ΔTはデジタルデータのサンプリング時間で
あり、サンプリング周波数をfSとすればΔT＝
１／fSである。又、クロツク信号CFSの周波数は
たとえばサンプリング周波数の64倍（＝64・fS）
である。
CFS、LRCKを発生すると共に所定時間ΔT間隔で
たとえば16ビツトのデジタルデータVK（第３図参
照）を発生するデータ出力部１０ａと、ΔT毎に
発生するクロツク信号LRCKを入力されて順次線
l-4，…l-1，l0，l1…l4にラツチイネーブル信号を
発生するタイミング回路１０ｂを有している。
尚、ΔTはデジタルデータのサンプリング時間で
あり、サンプリング周波数をfSとすればΔT＝
１／fSである。又、クロツク信号CFSの周波数は
たとえばサンプリング周波数の64倍（＝64・fS）
である。
ラツチ部１１はｎ（＝９）個のラツチ回路１１
-4，…１１-1，１１0，１１1，…１１4を有し、デ
ータ出力部１０ａからΔT毎に発生するデジタル
データVKをラツチイネーブル信号により順次循
環的に記憶するようになつている。すなわち、デ
ータ出力部１０ａからΔT毎に発生するデジタル
データをまずラツチ回路１１- 4に記憶し、ついで
次のデジタルデータをラツチ回路１１-3に記憶
し、以後同様に順次デジタルデータをラツチ回路
１１-2，１１-1，１１0，…１１4に格納し、ｎ＋
１（＝10）個目のデータから再びラツチ回路１１
-4，１１-3，…に循環的にデジタルデータを格納
し、以後ｎ個のデータ毎に同様の記憶サイクルを
行う。
-4，…１１-1，１１0，１１1，…１１4を有し、デ
ータ出力部１０ａからΔT毎に発生するデジタル
データVKをラツチイネーブル信号により順次循
環的に記憶するようになつている。すなわち、デ
ータ出力部１０ａからΔT毎に発生するデジタル
データをまずラツチ回路１１- 4に記憶し、ついで
次のデジタルデータをラツチ回路１１-3に記憶
し、以後同様に順次デジタルデータをラツチ回路
１１-2，１１-1，１１0，…１１4に格納し、ｎ＋
１（＝10）個目のデータから再びラツチ回路１１
-4，１１-3，…に循環的にデジタルデータを格納
し、以後ｎ個のデータ毎に同様の記憶サイクルを
行う。
単位パルス応答信号発生器１２はｎ（＝９）個
のタイムスロツト幅（＝ｎ・ΔT）の単位パルス
応答信号（第４図ｂ参照）を、サンプリング時間
ΔTの時間遅れを持たせて順次線L-4，…L-1，
L0，L1，…L4に繰り返し発生するものである。
すなわち、単位パルス応答信号発生器１２は、ｎ
（＝９）個の信号発生部１２-4，…１２-1，１２
０，１２1，…１２4を有し、各信号発生部は第７
図に示すように順次ΔTづつ遅れた周期Ｔ（＝
ｎ・ΔT）の単位パルス応答信号SP-4，…SP-1，
SP0，SP1，…SP4を繰り返し発生する。
のタイムスロツト幅（＝ｎ・ΔT）の単位パルス
応答信号（第４図ｂ参照）を、サンプリング時間
ΔTの時間遅れを持たせて順次線L-4，…L-1，
L0，L1，…L4に繰り返し発生するものである。
すなわち、単位パルス応答信号発生器１２は、ｎ
（＝９）個の信号発生部１２-4，…１２-1，１２
０，１２1，…１２4を有し、各信号発生部は第７
図に示すように順次ΔTづつ遅れた周期Ｔ（＝
ｎ・ΔT）の単位パルス応答信号SP-4，…SP-1，
SP0，SP1，…SP4を繰り返し発生する。
尚、各単位パルス応答信号SPKはデジタル的に
発生される。すなわち、ｎ・ΔT幅の単位パルス
応答信号SPKを１／（64・fS）の間隔でデジタル
化したデータをROMにアドレス順に記憶してお
き、周波数64・fSのクロツク信号CFSが発生する
毎に順次データをアドレス順にROMから読み取
つてDA変換して単位パルス応答信号として出力
する。ただし、各単位パルス応答信号の終端は零
に補正されている。
発生される。すなわち、ｎ・ΔT幅の単位パルス
応答信号SPKを１／（64・fS）の間隔でデジタル
化したデータをROMにアドレス順に記憶してお
き、周波数64・fSのクロツク信号CFSが発生する
毎に順次データをアドレス順にROMから読み取
つてDA変換して単位パルス応答信号として出力
する。ただし、各単位パルス応答信号の終端は零
に補正されている。
乗算部１３はｎ個（９個）の乗算型DA変換器
（MDAC）１３-4〜１３4を有し、乗算型DA変換
器１３-4はラツチ回路１１c-4に記憶されたデジ
タルデータV-4と単位パルス応答信号SP-4とを乗
算してアナログ信号M-4を出力し、乗算型DA変
換器１３-3はラツチ回路１１c-3に記憶されたデ
ジタルデータV-3と単位パルス応答信号SP-3とを
乗算してアナログ信号M-3を出力し、以下同様に
各乗算型DA変換器１３Kはラツチ回路１１cKに記
憶されたデジタルデータVKと単位パルス応答信
号SPKを乗算してアナログ信号MKを出力する。
尚、アナログ信号M-1，M0，M1の波形はそれぞ
れ第５図における点線、実線、一点鎖線で示すよ
うになる。
（MDAC）１３-4〜１３4を有し、乗算型DA変換
器１３-4はラツチ回路１１c-4に記憶されたデジ
タルデータV-4と単位パルス応答信号SP-4とを乗
算してアナログ信号M-4を出力し、乗算型DA変
換器１３-3はラツチ回路１１c-3に記憶されたデ
ジタルデータV-3と単位パルス応答信号SP-3とを
乗算してアナログ信号M-3を出力し、以下同様に
各乗算型DA変換器１３Kはラツチ回路１１cKに記
憶されたデジタルデータVKと単位パルス応答信
号SPKを乗算してアナログ信号MKを出力する。
尚、アナログ信号M-1，M0，M1の波形はそれぞ
れ第５図における点線、実線、一点鎖線で示すよ
うになる。
合成部１４は周知のアナログ加算器の構成を有
し、各乗算型DA変換器１３-4〜１３4から出力さ
れるアナログ信号MK（＝SPK・VK）を合成して出
力する。従つて、タイムスロツトT0（第７図参
照）において合成部１４から出力されるアナログ
信号（連続時間信号）SAは SA＝ΣVK・SPK（Ｋ＝−４〜４） となる。尚、周期Ｔ（＝ｎ・ΔT）毎にV-4が更新
され、以後ΔT毎に順次V-3，V-2，V-1，V0，
V1，…V4が更新されてゆき、その結果SAはデジ
タルデータに応じた連続アナログ信号となる。
し、各乗算型DA変換器１３-4〜１３4から出力さ
れるアナログ信号MK（＝SPK・VK）を合成して出
力する。従つて、タイムスロツトT0（第７図参
照）において合成部１４から出力されるアナログ
信号（連続時間信号）SAは SA＝ΣVK・SPK（Ｋ＝−４〜４） となる。尚、周期Ｔ（＝ｎ・ΔT）毎にV-4が更新
され、以後ΔT毎に順次V-3，V-2，V-1，V0，
V1，…V4が更新されてゆき、その結果SAはデジ
タルデータに応じた連続アナログ信号となる。
＜発明の効果＞
以上本発明によれば、単位パルス応答信号発生
器１２から連続的な滑めらかな単位パルス応答信
号SPKを発生し、該単位パルス応答信号SPKとデ
ジタルデータVKを乗算型DA変換器１３Kで乗算
して合成出力するように構成したから精度のよい
スパイク状のノイズが乗ることのないアナログ信
号SAが得られる。
器１２から連続的な滑めらかな単位パルス応答信
号SPKを発生し、該単位パルス応答信号SPKとデ
ジタルデータVKを乗算型DA変換器１３Kで乗算
して合成出力するように構成したから精度のよい
スパイク状のノイズが乗ることのないアナログ信
号SAが得られる。
第１図は本発明の概略説明図、第２図乃至第５
図は本発明の原理説明図であり、第２図は時間軸
をΔT毎に区分した場合のタイムスロツト説明
図、第３図は各タイムスロツトにおけるデジタル
データ説明図、第４図は単位パルス応答である１
実施例としての信号波形図、第５図は３つの連続
したデジタル信号に対するパルス応答信号波形
図、第６図は本発明にかかるデジタルアナログ変
換器のブロツク図、第７図は第６図における単位
パルス応答信号発生器の出力波形図、第８図はは
従来のデジタルアナログ変換器のブロツク図、第
９図はその各部波形図、第１０図及び第１１図は
従来のデジタルアナログ変換器における位相歪、
波形歪説明図、第１２図乃至第１４図は提案され
ているデジタルアナログ変換器の概略を説明する
ための説明図、第１５図は従来の欠点を説明する
ための波形図である。 １０……デジタルデータ発生部、１１……ラツ
チ部、１１-4〜１１4……ラツチ回路、１２……
単位パルス応答信号発生器、１３……乗算部、１
３-4〜１３4……乗算型DA変換器、１４……合成
部。
図は本発明の原理説明図であり、第２図は時間軸
をΔT毎に区分した場合のタイムスロツト説明
図、第３図は各タイムスロツトにおけるデジタル
データ説明図、第４図は単位パルス応答である１
実施例としての信号波形図、第５図は３つの連続
したデジタル信号に対するパルス応答信号波形
図、第６図は本発明にかかるデジタルアナログ変
換器のブロツク図、第７図は第６図における単位
パルス応答信号発生器の出力波形図、第８図はは
従来のデジタルアナログ変換器のブロツク図、第
９図はその各部波形図、第１０図及び第１１図は
従来のデジタルアナログ変換器における位相歪、
波形歪説明図、第１２図乃至第１４図は提案され
ているデジタルアナログ変換器の概略を説明する
ための説明図、第１５図は従来の欠点を説明する
ための波形図である。 １０……デジタルデータ発生部、１１……ラツ
チ部、１１-4〜１１4……ラツチ回路、１２……
単位パルス応答信号発生器、１３……乗算部、１
３-4〜１３4……乗算型DA変換器、１４……合成
部。
Claims (1)
- 【特許請求の範囲】 １ アナログ信号を所定時間ΔTの周期でデジタ
ル化したデジタルデータを入力され、該デジタル
データをアナログ信号に変換して出力するデジタ
ルアナログ変換器において、 単位パルス応答信号を所定時間ΔT遅延させて
順次ｎ個繰返して発生すると共に各単位パルス応
答信号の時間幅をｎ・ΔTとする単位パルス応答
信号発生器と、 第１〜第ｎ記憶回路を備え、ΔT毎に入力され
るデジタルデータを順次第１記憶回路、第２記憶
回路、第３記憶回路、…、第ｎ記憶回路に記憶
し、以後同様にデジタルデータを第１〜第ｎ記憶
回路に循環的に記憶する記憶部と、 ｎ個の各単位パルス応答信号に各単位パルス応
答信号に対応する記憶回路に記憶されているデジ
タルデータをそれぞれ乗算して振幅制御されたア
ナログ信号を出力するｎ個の乗算型DA変換器
と、 各乗算型DA変換器の出力を合成してアナログ
信号を出力する合成部を有することを特徴とする
デジタルアナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27480387A JPH01117423A (ja) | 1987-10-30 | 1987-10-30 | デジタルアナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27480387A JPH01117423A (ja) | 1987-10-30 | 1987-10-30 | デジタルアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117423A JPH01117423A (ja) | 1989-05-10 |
| JPH0549132B2 true JPH0549132B2 (ja) | 1993-07-23 |
Family
ID=17546784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27480387A Granted JPH01117423A (ja) | 1987-10-30 | 1987-10-30 | デジタルアナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01117423A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0681051B2 (ja) * | 1987-10-30 | 1994-10-12 | 亮一 森 | デジタルアナログ変換方式 |
| US7061327B2 (en) | 2002-01-24 | 2006-06-13 | Maxim Integrated Products, Inc. | Single supply headphone driver/charge pump combination |
| US7183857B2 (en) | 2002-01-24 | 2007-02-27 | Maxim Integrated Products Inc. | Single supply direct drive amplifier |
| US8000113B2 (en) | 2009-04-07 | 2011-08-16 | Maxim Integrated Products, Inc. | Efficient power regulation for class-E amplifiers |
| US8593830B2 (en) | 2010-06-29 | 2013-11-26 | Maxim Integrated Products, Inc. | Reverse current limit protection for active clamp converters |
-
1987
- 1987-10-30 JP JP27480387A patent/JPH01117423A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01117423A (ja) | 1989-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |