JPH0461357B2 - - Google Patents
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- JPH0461357B2 JPH0461357B2 JP60010147A JP1014785A JPH0461357B2 JP H0461357 B2 JPH0461357 B2 JP H0461357B2 JP 60010147 A JP60010147 A JP 60010147A JP 1014785 A JP1014785 A JP 1014785A JP H0461357 B2 JPH0461357 B2 JP H0461357B2
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- 238000000034 method Methods 0.000 claims description 9
- 230000003044 adaptive effect Effects 0.000 claims description 3
- 239000011295 pitch Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000005236 sound signal Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
Description
【発明の詳細な説明】
産業上の利用分野
本発明は音響機器、映像機器のリニアオーデイ
オ信号部の倍速再生を行う倍速再生装置に関する
ものであつて、特に入力信号に対する音程を任意
に変化するものでなく、普通のスピードで記録さ
れたリニアオーデイオ信号を整数倍のスピードで
再生した場合にも音程が２倍になるのではなく、
普通の音程で再生することができる装置に関する
ものである。
オ信号部の倍速再生を行う倍速再生装置に関する
ものであつて、特に入力信号に対する音程を任意
に変化するものでなく、普通のスピードで記録さ
れたリニアオーデイオ信号を整数倍のスピードで
再生した場合にも音程が２倍になるのではなく、
普通の音程で再生することができる装置に関する
ものである。
従来の技術
一般に音声、音楽信号の音程を可変する音程可
変装置はアナログ方式、デイジタル方式に区別す
ることができる。
変装置はアナログ方式、デイジタル方式に区別す
ることができる。
アナログ方式の原理を第５図、第６図に示す。
第５図は音程を下げる場合で、入力信号ａに対し
て一定の処理セグメント長Tsを Ts＝Tc＋Td とすると出力信号ｂのようにセグメント長Tcが
セグメント長Tsに伸張され音程が下がる。第６
図は逆に音程を上げる場合で、セグメント長Ts
−Tbに圧縮される。この制御にアナログ可変遅
延線が使用される。このアナログ可変遅延線に電
荷結合素子（BBD）を用いた場合について説明
する。可変遅延線の信号遅延時間τ（ｔ）を次式
で表す。
第５図は音程を下げる場合で、入力信号ａに対し
て一定の処理セグメント長Tsを Ts＝Tc＋Td とすると出力信号ｂのようにセグメント長Tcが
セグメント長Tsに伸張され音程が下がる。第６
図は逆に音程を上げる場合で、セグメント長Ts
−Tbに圧縮される。この制御にアナログ可変遅
延線が使用される。このアナログ可変遅延線に電
荷結合素子（BBD）を用いた場合について説明
する。可変遅延線の信号遅延時間τ（ｔ）を次式
で表す。
τ（ｔ）＝ｄ・ｔ＋τ0 …(1)
ここでｄは遅延時間の変化率、ｔは時間、τ0は
ｔ＝０の時の初期遅延時間である。
ｔ＝０の時の初期遅延時間である。
時間軸の変換比をｃとすると
ｃ＝２−ｄ／２−ｄ（又はｄ＝２・ｃ−１／ｃ＋１）
……(2) となる。BBDの段数をＮとすると 最大遅延時間 max＝Ｎ／2cmin 最小遅延時間 mim＝Ｎ／2cmax ここでcminは最小クロツク周波数、cmaxは
最大クロツク周波数である。第５図、第６図にお
ける処理セグメントTs及びTc，Td，Tbは以下
の第(3)式のように表せる。
……(2) となる。BBDの段数をＮとすると 最大遅延時間 max＝Ｎ／2cmin 最小遅延時間 mim＝Ｎ／2cmax ここでcminは最小クロツク周波数、cmaxは
最大クロツク周波数である。第５図、第６図にお
ける処理セグメントTs及びTc，Td，Tbは以下
の第(3)式のように表せる。
Ts＝ｃ＋１／２（ｃ−１）・τ
Tc＝ｃ＋１／2c（ｃ−１）・τ
Td＝ｃ＋１／2c・τ
Tb＝ｃ＋１／２・τ
τ＝（１／cmin−１／cmax）・Ｎ／２ ……(3)
このように最小クロツク周波数cmin及び最大
クロツク周波数cmaxが決まると変換比ｃによ
り、Ts，Tc（伸長されて出力信号になる時間）、
Td（すてられる時間）及びTb（圧縮されて出力信
号が空白になる時間）が決定される。この方法が
アナログ可変遅延線を用いた音程可変方式であ
る。
クロツク周波数cmaxが決まると変換比ｃによ
り、Ts，Tc（伸長されて出力信号になる時間）、
Td（すてられる時間）及びTb（圧縮されて出力信
号が空白になる時間）が決定される。この方法が
アナログ可変遅延線を用いた音程可変方式であ
る。
一方デイジタル方式の音程可変装置は第７図で
表わされる。Ａ／Ｄ変換器１６により、デイジタ
ル信号に変換された入力信号は、制御回路２１に
よつて制御される書込アドレス回路１９で指定さ
れたランダムアクセスメモリー（RAM）１７の
アドレスへ順次書込まれる。この書込みはメモリ
ー領域内に順次一定のサンプリング速度で書込ま
れ、同時に時分割的に読出しアドレス回路２０で
指定されたアドレスから記憶されている情報が読
出されＤ／Ａ変換器１８でアナログ信号に変換さ
れて出力される。この両者のアドレス変化速度の
相対関係によつて入力信号の音程を可変できる。
（例えば文献「会話の時間軸を圧縮／伸長するテ
ープレコーダ」日経エレクトロニクス1976.7.26） 発明が解決しようとする問題点 しかしながら上述した方法はいづれも入力信号
の音程を任意の比だけ上げたり、下げたりするも
のであり、その変換比も入力信号に対して0.5〜
2.0位まで任意に設定できるものである。しかし
任意に設定するためにはアナログ方式の場合は独
立の可変クロツク発生回路が必要であり、厳密に
は第５図、第６図からわかるように一様に一定の
変換比が得られているとは言えない。
表わされる。Ａ／Ｄ変換器１６により、デイジタ
ル信号に変換された入力信号は、制御回路２１に
よつて制御される書込アドレス回路１９で指定さ
れたランダムアクセスメモリー（RAM）１７の
アドレスへ順次書込まれる。この書込みはメモリ
ー領域内に順次一定のサンプリング速度で書込ま
れ、同時に時分割的に読出しアドレス回路２０で
指定されたアドレスから記憶されている情報が読
出されＤ／Ａ変換器１８でアナログ信号に変換さ
れて出力される。この両者のアドレス変化速度の
相対関係によつて入力信号の音程を可変できる。
（例えば文献「会話の時間軸を圧縮／伸長するテ
ープレコーダ」日経エレクトロニクス1976.7.26） 発明が解決しようとする問題点 しかしながら上述した方法はいづれも入力信号
の音程を任意の比だけ上げたり、下げたりするも
のであり、その変換比も入力信号に対して0.5〜
2.0位まで任意に設定できるものである。しかし
任意に設定するためにはアナログ方式の場合は独
立の可変クロツク発生回路が必要であり、厳密に
は第５図、第６図からわかるように一様に一定の
変換比が得られているとは言えない。
又、デイジタル方式の場合Ａ／Ｄ変換器、Ｄ／
Ａ変換器にパルスコード変調（以下PCM）方式
を使用すると高価になり、任意に変換比を設定す
るためには書込みアドレス回路と読出しアドレス
回路が別々に必要であり、回路規模が大きくなり
制御も複雑になるという問題点を有していた。
Ａ変換器にパルスコード変調（以下PCM）方式
を使用すると高価になり、任意に変換比を設定す
るためには書込みアドレス回路と読出しアドレス
回路が別々に必要であり、回路規模が大きくなり
制御も複雑になるという問題点を有していた。
問題点を解決するための手段
本発明は上記問題点に鑑みなされたもので、ア
ナログの入力信号を変調クロツクで１ビツトのデ
イジタル信号に変換するＡ／Ｄコンバータと、前
記Ａ／Ｄコンバータにより得られるデイジタル信
号を記憶するデイジタルメモリ手段と、前記記憶
された１ビツトのデイジタル信号を読出し、復調
クロツクでアナログ信号に変換するＤ／Ａコンバ
ータと、前記デイジタルメモリを制御するデイジ
タルメモリ信号制御手段と、前記デイジタルメモ
リのアドレスを制御するためのアドレス設定用の
クロツクを発生するクロツク発生手段と、前記ア
ドレス設定用のクロツクを入力とするnbitアドレ
スカウンタ手段と、前記nbitアドレスカウンタ手
段の出力のうち上位（ｎ−１）bitを入力とする
書込みアドレスカウンタ手段と、前記nbitアドレ
スカウンタ手段の出力のうち下位（ｎ−１）bit
を入力とする読出しアドレスカウンタ手段及び読
出しアドレスリセツト手段と、前記書込みアドレ
スカウンタ手段と前記読出しアドレスカウンタ手
段からのアドレスを選択し、前記デイジタルメモ
リへ出力する書込み・読出しアドレスデータセレ
クト手段とを備えた構成となつている。
ナログの入力信号を変調クロツクで１ビツトのデ
イジタル信号に変換するＡ／Ｄコンバータと、前
記Ａ／Ｄコンバータにより得られるデイジタル信
号を記憶するデイジタルメモリ手段と、前記記憶
された１ビツトのデイジタル信号を読出し、復調
クロツクでアナログ信号に変換するＤ／Ａコンバ
ータと、前記デイジタルメモリを制御するデイジ
タルメモリ信号制御手段と、前記デイジタルメモ
リのアドレスを制御するためのアドレス設定用の
クロツクを発生するクロツク発生手段と、前記ア
ドレス設定用のクロツクを入力とするnbitアドレ
スカウンタ手段と、前記nbitアドレスカウンタ手
段の出力のうち上位（ｎ−１）bitを入力とする
書込みアドレスカウンタ手段と、前記nbitアドレ
スカウンタ手段の出力のうち下位（ｎ−１）bit
を入力とする読出しアドレスカウンタ手段及び読
出しアドレスリセツト手段と、前記書込みアドレ
スカウンタ手段と前記読出しアドレスカウンタ手
段からのアドレスを選択し、前記デイジタルメモ
リへ出力する書込み・読出しアドレスデータセレ
クト手段とを備えた構成となつている。
作 用
本発明は上記した構成により、普通のスピード
で記録されたリニアオーデイオ信号を整数倍のス
ピードで再生した場合にも、音程が２倍になるこ
となく、普通の音程で再生することができる。
で記録されたリニアオーデイオ信号を整数倍のス
ピードで再生した場合にも、音程が２倍になるこ
となく、普通の音程で再生することができる。
実施例
以下本発明の一実施例について図面を参照しな
がら説明する。まず最初に本発明のデイジタルメ
モリを使用した場合の、例えば２倍速再生の基本
的な考え方を第２図により説明する。
がら説明する。まず最初に本発明のデイジタルメ
モリを使用した場合の、例えば２倍速再生の基本
的な考え方を第２図により説明する。
Ａ／Ｄ変換器によりサンプリング時間Δtでサ
ンプリングされたデータＡ〜Ｉが第２図ａのよう
にメモリの中に順次書込まれる。この書込まれた
データをまた第２図ａのようにそのままの速度で
再生すると、記録された音程で再生されるが、第
２図ｂのように２倍の速度で再生されるとＡ〜Ｈ
までt8時間要したものがその半分でのt4時間で再
生できる。しかし音程も２倍となつている。そこ
で２倍のスピードで再生されたものを第２図ｃの
ように元の速度でかつ半分の再生時間で再生する
ことを考える。そのためには、この場合は半分の
データＥ，Ｆ，Ｇ，Ｈがすてられる。この処理セ
グメント長は音声信号の場合30〜50msecが適当
であるとされている。
ンプリングされたデータＡ〜Ｉが第２図ａのよう
にメモリの中に順次書込まれる。この書込まれた
データをまた第２図ａのようにそのままの速度で
再生すると、記録された音程で再生されるが、第
２図ｂのように２倍の速度で再生されるとＡ〜Ｈ
までt8時間要したものがその半分でのt4時間で再
生できる。しかし音程も２倍となつている。そこ
で２倍のスピードで再生されたものを第２図ｃの
ように元の速度でかつ半分の再生時間で再生する
ことを考える。そのためには、この場合は半分の
データＥ，Ｆ，Ｇ，Ｈがすてられる。この処理セ
グメント長は音声信号の場合30〜50msecが適当
であるとされている。
次に、第１図に本発明の主要図を示す。第１図
において１ビツトＡ／Ｄコンバータ２，１ビツト
Ｄ／Ａコンバータ４は適応形デルタ変調方式を用
いている。この方式によりデイジタルメモリ３に
は２倍速度で再生された１ビツトの入力信号とし
て順次書込みアドレスカウンタ手段７によりデー
タが第２図ｂのように書込まれる。一方、読出し
アドレスカウンタ手段８は第２図ｃで説明したよ
うに処理セグメント長の前半半分Ａ，Ｂ，Ｃ，Ｄ
を普通の速度で読出し、時間t4からはＩ，Ｊ，
Ｋ，Ｌを普通の速度で読出していく。当然のよう
にデータＥ，Ｆ，Ｇ，Ｈ，Ｍ，Ｎ，Ｏ，Ｐはすて
られる。
において１ビツトＡ／Ｄコンバータ２，１ビツト
Ｄ／Ａコンバータ４は適応形デルタ変調方式を用
いている。この方式によりデイジタルメモリ３に
は２倍速度で再生された１ビツトの入力信号とし
て順次書込みアドレスカウンタ手段７によりデー
タが第２図ｂのように書込まれる。一方、読出し
アドレスカウンタ手段８は第２図ｃで説明したよ
うに処理セグメント長の前半半分Ａ，Ｂ，Ｃ，Ｄ
を普通の速度で読出し、時間t4からはＩ，Ｊ，
Ｋ，Ｌを普通の速度で読出していく。当然のよう
にデータＥ，Ｆ，Ｇ，Ｈ，Ｍ，Ｎ，Ｏ，Ｐはすて
られる。
この制御をデイジタルで行うには第１図に示す
ように、nbjtアドレスカウンタ手段９を設け、そ
こから１〜（ｎ−１）bitの上位（ｎ−１）bitを
入力とする書込みアドレスカウンタ手段７と２〜
nbitの下位（ｎ−１）bitを入力とする読出しア
ドレスカウンタ手段８及び読出しアドレスリセツ
ト手段１０を設定すればよい。この方法を第３図
により説明する。
ように、nbjtアドレスカウンタ手段９を設け、そ
こから１〜（ｎ−１）bitの上位（ｎ−１）bitを
入力とする書込みアドレスカウンタ手段７と２〜
nbitの下位（ｎ−１）bitを入力とする読出しア
ドレスカウンタ手段８及び読出しアドレスリセツ
ト手段１０を設定すればよい。この方法を第３図
により説明する。
今、ｎを５とした場合における5bitのアドレス
カウンタを想定する。書込みアドレスカウンタ手
段７には第３図の上位４クロツク（16p′，8p，
4p，2p）を使用する。Ｔ時間を周期としてＴ時
間内に16コのアドレスが２周する、即ち２回設定
される。一方、読出しアドレスリセツト手段８に
は第４図の下位４クロツク（8p，4p，2p，p）
を使用する。読出しアドレスはＴ時間内に０〜15
のアドレスのデータを読出す。従つて書込みアド
レスで２周目に書込まれたデータはすべてすてら
れ、読出しアドレスリセツト手段１０により、３
周目のアドレスデータが読出される。
カウンタを想定する。書込みアドレスカウンタ手
段７には第３図の上位４クロツク（16p′，8p，
4p，2p）を使用する。Ｔ時間を周期としてＴ時
間内に16コのアドレスが２周する、即ち２回設定
される。一方、読出しアドレスリセツト手段８に
は第４図の下位４クロツク（8p，4p，2p，p）
を使用する。読出しアドレスはＴ時間内に０〜15
のアドレスのデータを読出す。従つて書込みアド
レスで２周目に書込まれたデータはすべてすてら
れ、読出しアドレスリセツト手段１０により、３
周目のアドレスデータが読出される。
このように従来の書込みアドレスカウンタ手段
と読出しアドレスリセツト手段を独立に設けるこ
となく、nbitの書込み、読出しアドレスカウンタ
が必要なとき、（ｎ＋１）bitのアドレスカウンタ
を設け、そこから上記説明のようにクロツクを共
用できるものである。
と読出しアドレスリセツト手段を独立に設けるこ
となく、nbitの書込み、読出しアドレスカウンタ
が必要なとき、（ｎ＋１）bitのアドレスカウンタ
を設け、そこから上記説明のようにクロツクを共
用できるものである。
第４図は本発明の倍速再生装置の一実施例のブ
ロツク図である。第４図において２１は入力信号
を入力する入力端子で、この入力信号は適応デル
タ変調器（ADM）の変調クロツク（c＝250KHz
又は125KHz）で変調されて１ビツトのデイジタ
ル信号になり、ランダムアクセスメモリ（以下
RAMという）の指定アドレスにRAM制御用論
理回路３２、書込み、読出しアドレスデータセレ
クト回路２６及び書込みアドレスカウンタ回路２
７の制御により順次データが書込まれていく。書
込みアドレスカウンタ回路２７、読出しアドレス
カウンタ回路２８は上記説明のように１つのメモ
リアクセス用アドレスカウンタ回路３８から創成
され、読出し時間は第６図に示すように書込み時
間の２倍となる。RAM２３に書込まれたデータ
はRAM制御用論理回路３２、読出しアドレスカ
ウンタ回路２８、書込み、読出しアドレスデータ
セレクタ回路２６により読出され、ADM復調器
２４により復調され、出力端子２５からアナログ
出力信号が出力される。復調クロツクは変調クロ
ツクの1/2の周波数である。その場合RAM２３
に書込まれたデータの内、規則的に半分づつすて
られていく。しかし第３図に示すように時間Ｔの
周期を20〜60msec位に設定すると音声の場合、
音声の自然感、明瞭感を損なうことなく、倍速で
も半分の再生時間で、かつ普通の音程で再生可能
となる。
ロツク図である。第４図において２１は入力信号
を入力する入力端子で、この入力信号は適応デル
タ変調器（ADM）の変調クロツク（c＝250KHz
又は125KHz）で変調されて１ビツトのデイジタ
ル信号になり、ランダムアクセスメモリ（以下
RAMという）の指定アドレスにRAM制御用論
理回路３２、書込み、読出しアドレスデータセレ
クト回路２６及び書込みアドレスカウンタ回路２
７の制御により順次データが書込まれていく。書
込みアドレスカウンタ回路２７、読出しアドレス
カウンタ回路２８は上記説明のように１つのメモ
リアクセス用アドレスカウンタ回路３８から創成
され、読出し時間は第６図に示すように書込み時
間の２倍となる。RAM２３に書込まれたデータ
はRAM制御用論理回路３２、読出しアドレスカ
ウンタ回路２８、書込み、読出しアドレスデータ
セレクタ回路２６により読出され、ADM復調器
２４により復調され、出力端子２５からアナログ
出力信号が出力される。復調クロツクは変調クロ
ツクの1/2の周波数である。その場合RAM２３
に書込まれたデータの内、規則的に半分づつすて
られていく。しかし第３図に示すように時間Ｔの
周期を20〜60msec位に設定すると音声の場合、
音声の自然感、明瞭感を損なうことなく、倍速で
も半分の再生時間で、かつ普通の音程で再生可能
となる。
発明の効果
以上述べてきたように、本発明によれば音程変
換比を一定にすることにより、簡易な回路構成と
なり、しかもＡ／Ｄ変換器にADM方式を用いて
ローコスト化が可能となり、きわめて実用的とな
る。この回路構成は変換比が整数比（２倍、３
倍、４倍…）の場合にも適用できるものである。
換比を一定にすることにより、簡易な回路構成と
なり、しかもＡ／Ｄ変換器にADM方式を用いて
ローコスト化が可能となり、きわめて実用的とな
る。この回路構成は変換比が整数比（２倍、３
倍、４倍…）の場合にも適用できるものである。
第１図は本発明一実施例における倍速再生装置
のブロツク図、第２図はデイジタル方式での倍速
再生の原理図、第３図は本発明のアドレスカウン
タ制御部の動作を示す波形図、第４図は本発明の
一実施例における倍速再生装置の回路ブロツク
図、第５図、第６図は従来のアナログ方式の動作
を示す波形図、第７図は従来のデイジタル方式の
音程可変装置の回路ブロツク図である。 ２……１ビツトＡ／Ｄコンバータ、３……デイ
ジタルメモリ、４……１ビツトＤ／Ａコンバー
タ、６……書込み、読出しアドレスデータセレク
ト手段、７……書込みアドレスカウンタ手段、８
……読出しアドレスカウンタ手段、９……nbitア
ドレスカウンタ手段、１０……読出しアドレスリ
セツト手段、１１……変調クロツク発生手段、１
２……デイジタルメモリ信号制御手段、１３……
アドレス設定用クロツク発生手段、１４……復調
クロツク発生手段、１５……マスタークロツク発
生手段。
のブロツク図、第２図はデイジタル方式での倍速
再生の原理図、第３図は本発明のアドレスカウン
タ制御部の動作を示す波形図、第４図は本発明の
一実施例における倍速再生装置の回路ブロツク
図、第５図、第６図は従来のアナログ方式の動作
を示す波形図、第７図は従来のデイジタル方式の
音程可変装置の回路ブロツク図である。 ２……１ビツトＡ／Ｄコンバータ、３……デイ
ジタルメモリ、４……１ビツトＤ／Ａコンバー
タ、６……書込み、読出しアドレスデータセレク
ト手段、７……書込みアドレスカウンタ手段、８
……読出しアドレスカウンタ手段、９……nbitア
ドレスカウンタ手段、１０……読出しアドレスリ
セツト手段、１１……変調クロツク発生手段、１
２……デイジタルメモリ信号制御手段、１３……
アドレス設定用クロツク発生手段、１４……復調
クロツク発生手段、１５……マスタークロツク発
生手段。
Claims (1)
- 【特許請求の範囲】 １ アナログの入力信号を変調クロツクで１ビツ
トのデイジタル信号に変換するＡ／Ｄコンバータ
と、前記Ａ／Ｄコンバータにより得られるデイジ
タル信号を記憶するデイジタルメモリ手段と、前
記記憶された１ビツトのデイジタル信号を読出
し、復調クロツクでアナログ信号に変換するＤ／
Ａコンバータと、前記デイジタルメモリを制御す
るデイジタルメモリ信号制御手段と、前記デイジ
タルメモリのアドレスを制御するためのアドレス
設定用のクロツクを発生するクロツク発生手段
と、前記アドレス設定用のクロツクを入力とする
nbitアドレスカウンタ手段と、前記nbitアドレス
カウンタ手段の出力のうち、上位（ｎ−１）bit
を入力とする書込みアドレスカウンタ手段と、前
記nbitアドレスカウンタ手段の出力のうち、下位
（ｎ−１）bitを入力とする読出しアドレスカウン
タ手段及び読出しアドレスリセツト手段と、前記
書込みアドレスカウンタ手段と前記読出しアドレ
スカウンタ手段からのアドレスを選択し、前記デ
イジタルメモリへ出力する書込み・読出しアドレ
スデータセレクト手段とを備えた構成の倍速再生
装置。 ２ １ビツトのＡ／Ｄコンバータと、１ビツトの
Ｄ／Ａコンバータは、適応型デルタ変調方式を用
いたコンバータである特許請求の範囲第１項記載
の倍速再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010147A JPS61169899A (ja) | 1985-01-22 | 1985-01-22 | 倍速再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010147A JPS61169899A (ja) | 1985-01-22 | 1985-01-22 | 倍速再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61169899A JPS61169899A (ja) | 1986-07-31 |
| JPH0461357B2 true JPH0461357B2 (ja) | 1992-09-30 |
Family
ID=11742166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60010147A Granted JPS61169899A (ja) | 1985-01-22 | 1985-01-22 | 倍速再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61169899A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152499A (ja) * | 1987-12-09 | 1989-06-14 | Matsushita Electric Ind Co Ltd | 倍速再生装置 |
-
1985
- 1985-01-22 JP JP60010147A patent/JPS61169899A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61169899A (ja) | 1986-07-31 |
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