JPH0681046B2 - デジタルアナログ変換器 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はデジタルアナログ変換器に係り、特にデジタル
オーデイオ信号をアナログ音声信号に変換する際に用い
て好適なデジタルアナログ変換器に関する。

＜従来技術＞ コンパクトデイスクプレーヤ（CDプレーヤ）やデジタル
テープ録音・再生装置（DAT装置）ではデジタルで表現
された音楽信号をアナログ信号に変換して出力する必要
がある。

一般に使用されている音楽再生用のデジタルアナログ変
換器（DA変換器という）は第12図に示すように、サンプ
リング周期で入力されるデジタルデータDTを直流電流I_O
に変換するデジタル・電流変換部１と、サンプリングパ
ルスP_Sが発生する毎に電流I_Oを電圧S_D（第13図参照）に
変換してホールドする電流・電圧変換器２と、出力電圧
S_Dを連続した滑めらかなアナログ信号S_Aに成形して出力
するローパスフィルタ３を有して構成されている。尚、
電流・電圧変換器２におけるスイッチSWの可動接点はサ
ンプリングパルスP_Sにより切り替わり、図示のａ接点状
態で積分器を構成して電流I_Oに応じた電圧S_Dを発生し、
又ｂ接点状態ではホールド回路を構成して該電圧を保持
する。

かかる音楽再生用のDA変換器で最も問題となるのはデジ
タルデータを電流値に変換する変換精度とその変換スピ
ード及びローパスフィルタによる位相歪である。

このうち、変換精度と変換スピードはLSIのハイスピー
ド化とトリミング技術の進歩により向上し問題はない。
しかし、ローパスフィルタによる位相歪に対してはデジ
タルフィルタの採用により軽減できるとはいうものの、
構成上存在する以上これを無くすことができない。

第14図は位相歪の説明図であり、第14図(a)は原オーデ
イオ信号波形5aと、1KHz成分波形5bと、8KHz成分波形5c
を示し、第14図(b)はローパスフィルタ３（第12図）か
ら出力されるオーデイオ信号波形6aと、1KHz成分波形6b
と、8KHz成分波形6cを示している。この波形図からわか
るように8KHz成分の位相の遅れが存在するため出力オー
デイオ信号6aは原オーデイオ信号5aに比べて異なったも
のとなり、特に高周波においての位相歪は大きく、ロー
パスフィルタの存在は多大の音質劣化を招来する。

又、パルス状信号が入力された時のローパスフィルタ出
力は第15図に示すように立ち上がり部7aで緩慢になると
共にエンベロープ部7b及び立ち下がり部7cで振動が発生
する。このため、インパルス的な変化の多い音楽信号が
入力されると音質が大きく変化し、時としてリズム感ま
で異なってしまう。

このため、本願の発明者等は、第16図に示すように単位
パルス応答信号SP（第17図参照）を発生する単位パルス
応答信号発生器１と、所定時間ΔＴ毎に発生する16ビッ
トのデジタルオーデイオデータを発生するデジタルデー
タ発生部２と、ある時刻において発生する単位パルス応
答信号に前記所定のデジタルオーデイオデータを乗算す
る乗算部３と、デジタルオーデイオデータが乗算された
各パルス応答信号を合成してアナログ信号を出力する合
成部４を有するデジタルアナログ変換器を提案してい
る。

この提案されたデジタルアナログ変換器では、単位パル
ス応答信号発生器１は所定時間ΔＴ間隔で単位パルス応
答信号波形SPを分割するとき（第17図参照）、分割され
た各部分信号S_-K〜S_Kを第18図に示すように（S_-1，S₀，
S₁のみ示す）時間ΔＴ毎に繰り返し発生し、デジタルデ
ータ発生部２は所定時間ΔＴ毎に発生する最新の（2k＋
１）個の16ビットデジタルオーデイオデータV_-K〜V_Kを
内蔵のシフトレジスタに順次シフトしながら記憶し、乗
算部３の乗算型DA変換器はそれぞれ部分信号S_Kと該部分
信号に対応するシフトレジスタに記憶されている所定の
16ビットデジタルオーデイオデータV_-Kをそれぞれ乗算
し、合成部４は各乗算型DA変換器から出力される信号を
合成しアナログ信号S_A（＝ΣS_K・V_-K）を出力するよう
にしている。

又、本発明者等は、単位パルス応答信号発生器１から部
分信号S_-K〜S_Kでなく、第19図に示すように周期ｎ・Δ
Ｔ（第19図ではｎ＝９）の単位パルス応答信号SP_K（Ｋ
＝−４〜４）そのものを繰り返し出力し、各タイムスロ
ット毎にV_-K・SP_-Kの乗算を乗算型DA変換器３で実行
し、乗算出力を合成部４で合成してアナログ信号S_A（＝
ΣV_K・SP_K）を出力するデジタルアナログ変換器も提案
している。

＜発明が解決しようとしている課題＞ ところで、この提案されている第１のデジタルアナログ
変換器では、乗算型DA変換器に入力される部分信号波形
S_-K〜S_Kが第18図に示すようにΔＴ毎に不連続となるた
め、該乗算型DA変換器のセトリング時間の制限から、合
成部４から出力されるアナログ信号S_AにΔＴ毎にスパイ
ク状のノイズが乗ってしまうという問題がある。尚、第
20図に単位パルスUPを入力した時のアナログ信号S_Aの波
形を示す。単位パルスUPを入力した場合にはアナログ信
号S_Aは第17図に示す波形とならなければならないが、前
述の乗算型DA変換器のセトリングタイムの制限に起因し
てΔＴ毎にスパイク状のノイズ（グリッジノイズ）が乗
った波形となっている。

一方、第２のデジタルアナログ変換器では、単位パルス
応答信号SP_K（Ｋ＝−４〜４）が９・ΔＴ毎に繰り返し
発生し、このため９・ΔＴ毎に若干の不連続が発生する
だけであるから、各タイムスロットで発生するグリッジ
ノイズは前記第１のデジタルアナログ変換器に比べて小
さくなっている。

ところで、上記第１のデジタルアナログ変換器では、単
位パルス応答信号SP（第17図参照）がタイムスロットT
_-5以前及びタイムスロットT₅以降でそれぞれ急激に減衰
することを考慮し、単位パルス応答信号SPをタイムスロ
ットT_-4〜T₄における９個の部分信号S_-4〜S₄で近似して
いる。このため、９個の部分信号発生器、９個のシフト
レジスタ構成の記憶回路、９個の乗算型DA変換器を必要
とし構成が大型化すると共にコスト高となる問題があ
る。

そこで、単位パルス応答信号を少ない数の部分信号で近
似し、これにより部分信号発生器や記憶回路、乗算型DA
変換器を減少させようとするとグリッジノイズの発生に
加えて、出力であるアナログ信号の周波数特性が可聴帯
域でレベル変動を生じるという問題が発生する。

又、第２のデジタル変換器では同様に９個の単位パルス
応答信号発生器、９個のラッチ回路、９個のアナログ乗
算器を必要として構成が大型化すると共にコスト高とな
る。

以上から本発明の目的は、乗算型DA変換器等の回路ユニ
ットの数を少なくできると共にグリッジノイズを減小で
き、しかも可聴帯域でのレベル変動が生じない、換言す
れば平坦な周波数特性を与えることができるデジタルア
ナログ変換器を提供することである。

＜課題を解決するための手段＞ 第１図は本発明にかかるデジタルアナログ変換器のブロ
ック図である。

10はデータ発生部、11は最新の３つのデジタルデータV
_-1，V₀，V₁を順次ラッチするラッチ部、12は単位パルス
応答信号発生器、13はラッチ部と単位パルス応答信号発
生器とに接続された乗算部、14は合成部である。

＜作用＞ データ発生部10からサンプリング時間ΔＴ（サンプリン
グ周波数f_S＝1/ΔＴ）毎に発生する３つの最新のデジタ
ルデータをV_-1，V₀，V₊₁を順次３個のラッチ回路11_-1，
11₀，11₁に３・ΔＴづつ繰り返しラッチすると共に、周
期３・ΔＴの単位パルス応答信号を時間ΔＴ毎に単位パ
ルス応答信号発生器12から出力する。単位パルス応答信
号は、時間ｔ＝０で０、ｔ＝0.5・ΔＴで０、ｔ＝ΔＴ
で0.5、ｔ＝1.5・ΔＴで1.0、ｔ＝２・ΔＴで0.5、ｔ＝
2.5・ΔＴで０、ｔ＝３・ΔＴで０の値をとる周期３・
ΔＴの信号である。

３個の乗算型DA変換器13_-1，13₀，13₁は３個の単位パル
ス応答信号φ₀（ｔ＋ΔＴ），φ₀（ｔ），φ₀（ｔ−Δ
Ｔ）にデジタルデータV_-1，V₀，V₁をそれぞれａ・f_Sの
速度で（ΔＴの間にａ回）乗算し、合成部14は各乗算型
DA変換器の出力を合成してアナログ信号S_Aを出力する。

＜実施例＞ 以下、第２図乃至第７図に従って本発明にかかる単位パ
ルス応答信号について説明し、しかる後第１図に従って
本発明のデジタルアナログ変換器について説明する。

第２図に示すように時間軸を所定時間ΔＴ毎に区分し、
各タイムスロットT_k（ｋ＝・・・T_-4，T_-3，T_-2，T_-1，
T₀，T₁，T₂，T₃，T₄，・・・・）における離散時間信号
値（デジタル値）を第３図に示すようにV_kとすれば離散
時間信号RTSに対する連続時間信号は、時々刻々と入力
されるデジタルデータV_kによって重み付けされたパルス
応答信号を時間軸に沿って重ね合わせることによって得
られる。

一実施例として、単位パルス応答信号を第４図に示す黒
丸点P_i（ｉ＝１〜７）を通過する事を条件（条件Ａとい
う）として設定する。具体的に単位パルス応答信号は 時間ｔ＝０で０、 ｔ＝0.5・ΔＴで０、 ｔ＝１・ΔＴで0.5、 ｔ＝1.5ΔＴで１、 ｔ＝２・ΔＴで0.5、 ｔ＝2.5ΔＴで０、 ｔ＝３・ΔＴで０ の値をとる周期３・ΔＴの信号となる。第５図は上記条
件Ａを満足する単位パルス応答信号の説明図であり、同
図(a)は単位パルス信号、同図(b)は単位パルス応答信号
φ₀（ｔ）である。

この単位パルス応答信号φ₀（ｔ）は次式 により表現される (1)式は直線のみにより条件Ａを満足するような単位パ
ルス応答信号を生成した場合であるが、第６図に示すよ
うに２次関数のみにより条件Ａを満足するようにもでき
る。そして、この場合には単位パルス応答信号φ
₀（ｔ）は次式 により表現される。又、第７図に示すように、条件Ａを
直線と３次関数を用いて満足するようにもでき、この場
合には単位パルス応答信号φ₀（ｔ）は次式 により表現される。更に条件Ａは３次関数のみで、ある
いは直線と正弦関数を用いて、あるいは直線と正接関数
を用いて満足するようにもでき、それぞれの場合におけ
る単位パルス応答信号φ₀（ｔ）は(4)，(5)，(6)式によ
り表現される。すなわち、３次関数のみで表現した単位
パルス応答信号は次式 となり、正弦関数を用いたものは となり、正接を用いたものは となる。

以下、第１図に従って本発明にかかるデジタルアナログ
変換器について説明する。第１図において、10はデジタ
ルデータ発生部10aとタイミング発生部10bを備えたデー
タ発生部、11はラッチ部、12は関数φ₀（ｔ＋Ｔ），φ₀
（ｔ），φ₀（ｔ−Ｔ）を発生する関数発生器12_-1、1
2₀、12₁を有する単位パルス応答信号発生器、13はラッ
チ部と単位パルス応答信号発生器に接続された３つの乗
算型DA変換器13_-1〜13₁を有する乗算部、14は乗算部か
ら出力される複数の信号M_-1、M₀、M₁を合成してアナロ
グ信号S_Aを出力する合成部である。

データ発生部10のタイミング信号発生部10bはビットク
ロックBCLK,データラッチパルスP_3N+1〜P_3N+3、ROMデー
タラッチパルスLCK等を発生し、デジタルデータ発生部1
0aは所定時間（サンプリング時間）ΔＴ間隔で、たとえ
ば16ビットのデジタルデータV_K（第３図参照）を発生
し、最新の３つのデジタルデータV_-1，V₀，V₁を順次ラ
ッチ部11のラッチ回路11_-1，11₀，11₁に３・ΔＴづつ記
憶する。尚、ビットクロックBCLKの周波数は、サンプリ
ング周波数をf_S（＝1/ΔＴ）とすればａ・f_S（たとえば
ａ＝64）であり、又データラッチパルスP_3N+1〜P_3N+3の
周期は３・ΔＴであり、それぞれΔＴづつ位相がずれて
いる。

ラッチ部11は３個のラッチ回路11_-1，11₀，11₁を有し、
デジタルデータ発生部10aからΔＴ毎に発生するデジタ
ルデータV_KをデータラッチパルスP_3N+1〜P_3N+3により順
次循環的に記憶するようになっている。すなわち、デジ
タルデータ発生部10aからΔＴ毎に発生するデジタルデ
ータをまずラッチ回路11_-1に記憶し、ついで次のデジタ
ルデータをラッチ回路11₀に記憶し、しかる後次のデジ
タルデータをラッチ回路11₁に格納し、４個目のデータ
から再びラッチ回路11_-1，11₀，11₁に循環的にデジタル
データを格納し、以後３個のデータ毎に同様の記憶サイ
クルを行う。

単位パルス応答信号発生器12は３個のタイムスロット幅
（＝３・ΔＴ）の単位パルス応答信号（たとえば第５図
(b)参照）を、サンプリング時間ΔＴの時間遅れを持た
せて繰り返し発生するものである。すなわち、単位パル
ス応答信号発生器12は、３個の関数発生器12_-1，12₀，1
2₁を有し、各関数発生器は第８図に示すように順次ΔＴ
づつ遅れた周期Ｔ（＝３・ΔＴ）の単位パルス応答信号
φ₀（ｔ＋ΔＴ），φ₀（ｔ），φ₀（ｔ−ΔＴ）を繰り
返し発生する。

第11図は関数発生器12_-1のブロック図であり、リセット
パルスR_3N+1（データラッチパルスP_3N+1と同一）により
計数値をクリアされると共に、周波数ａ・f_S（f_Sはサン
プリング周波数）のビットクロック信号BCLKを計数して
次段のROM22のアドレス信号A_Sを発生するカウンタ21
と、時間1/（ａ・f_S）の間隔でデジタル化した関数φ₀
（ｔ）のデジタル値がアドレス順に連続して記憶されカ
ウンタ21から出力されるアドレス信号A_Sが指示する記憶
域から順次デジタルデータを読み取って離散的な関数φ
₀（ｔ）を発生するROM22と、ROMから出力されるデジタ
ルデータをラッチするラッチ回路23と、デジタル値に比
例した大きさを有する電流I_Oに変換して出力するDA変換
器24と、DA変換器24から出力された電流値I_Oに比例した
電圧信号に変換する電流・電圧変換器（IV変換器）25
と、IV変換器出力を滑めらかな連続アナログ信号にする
ローパスフィルタ26と、アンプ27を有している。尚、関
数発生器12₀、12₁も第11図と殆ど同一の構成を有し、異
なる点はリセットパルスR_3N+1の代わりにリセットパル
スR_3N+2またはR_3N+3（データラッチパルスP_3N+2またはP
_3N+3と同一）によりカウンタ21の計数値がリセットされ
る点である。

乗算部13は３個の乗算型DA変換器（MDAC）13_-1〜13₁を
有し、乗算型DA変換器13_-1はラッチ回路11_-1に記憶され
たデジタルデータV_-1と単位パルス応答信号φ₀（ｔ＋Δ
Ｔ）とを乗算してアナログ信号M_-1を出力し、乗算型DA
変換器13₀はラッチ回路11₀に記憶されたデジタルデータ
V₀と単位パルス応答信号φ₀（ｔ）とを乗算してアナロ
グ信号M₀を出力し、乗算型DA変換器13₁はラッチ回路11₁
に記憶されたデジタルデータV₁と単位パルス応答信号φ
₀（ｔ−ΔＴ）を乗算してアナログ信号M₁を出力する。

合成部14は周知のアナログ加算器の構成を有し、各乗算
型DA変換器13_-1〜13₁から出力されるアナログ信号M
_K（＝Ｋ＝−１〜１）を合成して出力する。

第９図及び第10図は、単位パルス応答信号として第５図
(b)に示す波形、すなわち(1)式で表現される波形を用い
た場合の説明図であり、第９図はデジタルデータ列を示
し、第10図は復調されたアナログ信号波形（太実線）を
示している。尚、第10図における細実線はφ₀（ｔ＋Δ
Ｔ）、点線はφ₀（ｔ）、一点鎖線φ₀（ｔ−ΔＴ）であ
る。

さて、単位パルス応答信号として(1)式を採用すると、
復調信号の微分波形は不連続となる。しかし、PAM波形
（パルス・アンプチュード・モヂュレーション波形）よ
り滑らかになる。

また、単位パルス応答信号として(2)式を採用し、かつ
所定のタイムスロットにおける最新の３つの隣接するデ
ジタルデータ値をそれぞれD_N-1，D_N，D_N+1とすれば、該
タイムスロットにおける復調されたアナログ信号波形L_N
（ｔ）は次式 L_N(t)=D_N+1(-0.5t+t²) +D_N(3.5+6t-2t²) +D_N-1(7.5-5.5t+t²) で表現され、D_N-1＝D_N＝D_n+1とするとL_N（ｔ）＝１とな
り、1KHz正弦波を44.1KHzでサンプリングすると、Ｎ番
目のサンプリングデータD_Nの値は Ｄ_Ｎ＝sin（２πN/44.1）＝sin（ω_０Ｎ） となり、従ってアナログ信号L_N（ｔ）は Ｌ_Ｎ（ｔ）＝｛3.5sinω_０Ｎ＋7.5sinω_０（Ｎ−１）｝ ＋｛−5.5sinω_０（Ｎ−１）＋6sinω_０Ｎ −0.5sinω_０（Ｎ＋１）｝ｔ ＋｛sinω_０（Ｎ−１）−2sinω_０Ｎ ＋sinω_０（Ｎ＋１）｝ｔ^２ となる。さて、単位パルス応答信号として(2)式を採用
すると、該単位パルス応答信号の微分波形に不連続点が
存在する為、復調アナログ信号に多少の不連続点が存在
するが、サンプリングデータ値（サンプリング点）を通
過し、(1)式の場合に比べて復調信号がより滑めらかに
なる。

更に、単位パルス応答信号として(3)式を採用し、かつ
所定のタイムスロットにおける最新の３つの隣接するデ
ジタルデータ値をそれぞれD_N-1，D_N，D_N+1とすれば、該
タイムスロットにおける復調されたアナログ信号波形L_N
（ｔ）は次式 L_N(t)=D_N-1{2(t-1.5)³-3(t-1.5)²+1} +D_N{-2(t-0.5)³+3(t-0.5)²} ０≦ｔ＜0.5ΔＴ L_N(t)=D_N{2(t-1.5)³-3(t-1.5)²+1} +D_N+1{-2(t-0.5)³+3(t-0.5)²} 0.5ΔＴ≦ｔ＜1.0ΔＴ となる。さて、単位パルス応答信号として(3)式を採用
すると、単位パルス応答信号の微分関数は連続である
為、復調アナログ信号はサンプリングデータ値（サンプ
リングテンション）を通過する不連続点の無い滑めらか
なものとなる。

尚、単位パルス応答信号として(4)式を採用すると、該
単位パルス応答信号波形の微分関数が不連続である為、
復調アナログ信号に多少の不連続点が存在するが、サン
プリング点を通過し、これらを滑めらかに結ぶ関数とな
る。

又、単位パルス応答信号として(5)式を採用し、かつ所
定のタイムスロットにおける最新の３つの隣接するデジ
タルデータ値をそれぞれD_N-1，D_N，D_N+1とすれば、該タ
イムスロットにおける復調されたアナログ信号波形L
_N（ｔ）は次式 Ｌ_Ｎ（ｔ）＝Ｄ_Ｎ−１｛0.5cos（ｔ−1.5）π＋0.5｝ ＋Ｄ_Ｎ｛0.5sin（ｔ−１）π＋0.5｝ ０≦ｔ＜0.5ΔＴ Ｌ_Ｎ（ｔ）＝Ｄ_Ｎ｛0.5cos（ｔ−1.5）π＋0.5｝ ＋Ｄ_Ｎ＋１｛0.5sin（ｔ−１）π＋0.5）｝ 0.5ΔＴ≦ｔ＜1.0ΔＴ となる。単位パルス応答信号として(5)式の正弦波を用
いると、該単位パルス応答信号の微分関数が連続である
から、復調されたアナログ信号はサンプリング点を通過
する不連続点の無い滑めらかなものとなる。更に、第４
図の黒丸点を全て通る同一関数として下記の様な６次関
数も考えられる。

φ_０（ｔ）＝−6.928・10^３ｔ^６＋1.35t^５＋6.62t^４ ＋10.44t^３−5.02t^２＋0.0638t＋0.2894 ・・・・(7) 以上は、第４図におけるポイントP_i（ｉ＝１〜７）を全
て通るように単位パルス応答信号φ₀(t)を決定した場合
であるがポイントP₁，P₂，P₄，P₆，P₇を通過するように
単位パルス応答信号を決定してもよい。今、ｔ＝ΔＴ及
び２ΔＴにおける単位パルス応答信号の値をａ（０＜ａ
＜１）として２次関数で結んで単位パルス応答信号とす
ると、該単位パルス応答信号は次式 となる。この(7)式の単位パルス応答信号においてａを
変化させるとｆ特性、歪率等の静特性及び音質が変化す
るので、好ましいａの値を定めることができる。尚、ａ
＝0.5で(2)式と一致する。又、単位パルス応答信号の連
続性を考慮するとａ＝4/7となる。

更に、別実施例としてポイントP₁，P₄，P₇のみを通過す
る事を条件として単位パルス応答信号を決定してもよ
い。一例としては下記の様な(9)式乃至(14)式となる。

φ_０（ｔ）＝｛0.54＋0.46cos［π（t/1.5−１）］｝^ｎ
・・・・(9) φ_０（ｔ）＝｛0.5＋0.5cos［π（t/1.5−１）］｝^ｎ・
・・・(10) φ_０（ｔ）＝｛0.42＋0.5cos［π（t/1.5−１）］ ＋0.08cos［２π（t/1.5−１）｝^ｎ ・・・・(11) φ_０（ｔ）＝｛0.54＋0.46cos［π（t/1.5−１）］｝^ｎ ×｛0.5＋0.5cos［π（t/1.5−１）｝^ｍ・・・・(12) φ_０（ｔ）＝｛0.54＋0.46cos［π（t/1.5−１）］｝^ｎ ×｛0.42＋0.5cos［π（t/1.5−１） ＋0.08cos［２π（t/1.5−１）｝^ｍ ・・・・(13) φ_０（ｔ）＝｛0.5＋0.5cos［π（t/1.5−１）］｝^ｎ ×｛0.42＋0.5cos［π（t/1.5−１）］ ＋0.08cos［２π（t/1.5−１）｝^ｍ ・・・・(14) ただし、n,mは任意であり、この数を選ぶことにより音
質の微調整を行うことができる。尚、上記の式に補正項
Ｃを入れることにより単位パルス応答信号の形状を変
え、音質を微調することが可能である。一例として、(1
0)式を使うと 更に、別実施例として従来例（９・ΔＴ間で終るもの）
の中心の３・ΔＴのみに窓関数を掛けた単位パルス応答
信号も有効である。一例として下記に示す。

＜発明の効果＞ 以上本発明によれば、デジタルデータのサンプリング時
間をΔＴとするとき、時間ｔ＝０で０、ｔ＝0.5・ΔＴ
で０、ｔ＝ΔＴで0.5、ｔ＝1.5・ΔＴで1.0、ｔ＝２・
ΔＴで0.5、ｔ＝2.5・ΔＴで０、ｔ＝３・ΔＴで０とな
る周期３ΔＴの単位パルス応答信号をΔＴの位相差を持
たせて３個連続的に発生すると共に、最新の３つのデジ
タルデータをそれぞれ３・ΔＴづつ記憶し、各単位パル
ス応答信号にこれらデジタルデータをそれぞれ乗算して
合成してデジタルアナログ変換するように構成したか
ら、単位パルス応答信号発生回路や乗算型DA変換器等の
回路ユニットの数を少なくでき小型化及びコストダウン
が図れると共に、グリッジノイズを減小でき、しかも可
聴帯域でのレベル変動を抑制することができる。

又、本発明によれば、人間の聴感上好ましい単位パルス
応答信号が得られ、しかもデジタルデータはラッチ回路
を１回通るだけであるためデータの汚れ（変調）がな
く、更に加算する系が少ないため系のアンバランスによ
る変調が少なく、従って音質が良好である。

又、構成が簡単であるため調整ポイントが少なく、音質
調整が容易である。

【図面の簡単な説明】

第１図は本発明にかかるデジタルアナログ変換器のブロ
ック図、 第２図は時間軸をＴ毎に区分した場合のタイムスロット
説明図、 第３図は各タイムスロットにおけるデジタルデータ説明
図、 第４図は本発明にかかるデジタルアナログ変換器を構成
するために必要な単位パルス応答信号の条件説明図、 第５図は本発明における単位パルス応答信号波形説明
図、 第６図及び第７図は本発明の別の単位パルス応答信号波
形図、 第８図乃至第10図は本発明におけるデジタルアナログ変
換器の動作説明波形図、 第11図は関数発生器のブロック図、 第12図は従来のデジタルアナログ変換器のブロック図、
第13図はその各部波形図、 第14図及び第15図は従来のデジタルアナログ変換器にお
ける位相歪、波形歪説明図、 第16図乃至第19図は提案されているデジタルアナログ変
換器の概略を説明するための説明図、 第20図は提案されているデジタルアナログ変換器の欠点
を説明するための波形図である。 10……デジタルデータ発生部、 11……ラッチ部、 12……単位パルス応答信号発生部、 12_-1，12₀，12₁……関数発生器、 13……乗算部、 13_-1〜13₁……乗算型DA変換器、 14……合成部

フロントページの続き (72)発明者 徳山 孝 東京都品川区西五反田１丁目１番８号 ア ルパイン株式会社内 (72)発明者 橋本 洋一 東京都品川区西五反田１丁目１番８号 ア ルパイン株式会社内 (72)発明者 遠藤 浩一 東京都品川区西五反田１丁目１番８号 ア ルパイン株式会社内 (56)参考文献 特開 昭55−161296（ＪＰ，Ａ) 実開 昭55−107740（ＪＰ，Ｕ) 実開 昭63−55687（ＪＰ，Ｕ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】アナログ信号を所定時間ΔＴの周期でデジ
   タル化したデジタルデータを入力され、該デジタルデー
   タをアナログ信号に変換して出力するデジタルアナログ
   変換器において、 デジタルデータのサンプリング時間をΔＴとするとき、
   周期３ΔＴで形成される単位パルス応答信号を時間ΔＴ
   毎に発生する単位パルス応答信号発生器と、 前記所定時間毎にデジタルデータを発生するデータ発生
   部と、 データ発生部から発生するデジタルデータのうち最新の
   ３個のデジタルデータを順次記憶する３個の記憶部と、 各単位パルス応答信号に所定の記憶部に記憶されている
   デジタルデータをそれぞれ乗算して出力する３個の乗算
   型DA変換器と、 各乗算型DA変換器の出力を合成してアナログ信号を出力
   する合成部とを有し、 前記単位パルス応答信号発生器は、時間ｔ＝０で０、ｔ
   ＝0.5・ΔＴで０、ｔ＝ΔＴで0.5、ｔ＝1.5・ΔＴで1.
   0、ｔ＝２・ΔＴで0.5、ｔ＝2.5・ΔＴで０、ｔ＝３・
   ΔＴで０となる周期３ΔＴで形成される単位パルス応答
   信号を時間ΔＴ毎に発生することを特徴とするデジタル
   アナログ変換器。