JP3992845B2 - デジタル−アナログ変換器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、離散的なデジタルデータを連続的なアナログ信号に変換するデジタル−アナログ変換器に関する。なお、本明細書においては、関数の値が局所的な領域で０以外の有限の値を有し、それ以外の領域で０となる場合を「有限台」と称して説明を行うものとする。
【０００２】
【従来の技術】
最近のデジタルオーディオ装置、例えばＣＤ（コンパクトディスク）プレーヤ等においては、離散的な音楽データ（デジタルデータ）から連続的なアナログの音声信号を得るためにオーバーサンプリング技術を適用したＤ／Ａ（デジタル−アナログ）変換器が用いられている。このようなＤ／Ａ変換器は、入力されるデジタルデータの間を補間して擬似的にサンプリング周波数を上げるために一般にはデジタルフィルタが用いられており、各補間値をサンプルホールド回路によって保持して階段状の信号波形を生成した後にこれをローパスフィルタに通すことによって滑らかなアナログの音声信号を出力している。
【０００３】
ところで、Ｄ／Ａ変換器に含まれるデジタルフィルタによるデータ補間は、一般にはｓｉｎｃ関数と称される標本化関数を用いて行われる。図１６は、ｓｉｎｃ関数の説明図である。ｓｉｎｃ関数は、ディラックのデルタ関数を逆フーリエ変換したときに現れるものであり、標本化周波数をｆとしたときにｓｉｎ（πｆｔ）／（πｆｔ）で定義される。このｓｉｎｃ関数は、ｔ＝０の標本点のみで１になり、他の全ての標本点では０となる。
【０００４】
従来は、このｓｉｎｃ関数の波形データをＦＩＲ（finite impulse response ）フィルタのタップ計数に設定したデジタルフィルタを用いることにより、オーバーサンプリングを行っている。
【０００５】
【発明が解決しようとする課題】
ところで、デジタルフィルタによって離散的な音声データ間の補間演算を行うオーバーサンプリング技術を用いると、減衰特性がなだらかなローパスフィルタを用いることができるため、ローパスフィルタによる位相特性を直線位相特性に近づけるとともに標本化折返し雑音を低減することが可能になる。このような効果は擬似的なサンプリング周波数を上げれば上げるほど顕著になるが、サンプリング周波数を上げるとそれだけデジタルフィルタやサンプルホールド回路の処理速度も高速化されるため、高速化に適した高価な部品を使用する必要があり、部品コストの上昇を招く。また、画像データのように本来のサンプリング周波数自体が高い場合（例えば数ＭＨｚ）には、これをオーバーサンプリングするには数十ＭＨｚから数百ＭＨｚで動作可能な部品を用いてデジタルフィルタやサンプルホールド回路を構成する必要があり、その実現が容易ではなかった。
【０００６】
また、オーバーサンプリング技術を用いた場合であっても、最終的には階段状の信号波形をローパスフィルタに通して滑らかなアナログ信号を生成しているため、ローパスフィルタを用いている限り厳密な意味での直線位相特性を持たせることができなかった。また、上述したｓｉｎｃ関数は、±∞で０に収束する関数であるため、正確な補間値を求めようとすると、全てのデジタルデータの値を考慮する必要があるが、実際は回路規模等の都合から、考慮するデジタルデータの範囲を限定してデジタルフィルタのタップ係数の数が設定されており、得られる補間値には打ち切り誤差が含まれていた。
【０００７】
このように、オーバーサンプリング技術を適用した従来のＤ／Ａ変換器は、擬似的にサンプリング周波数を上げるために高速な部品が必要であって、コスト高を招いたり、あるいは実現が容易ではかった。また、ローパスフィルタを通すため位相特性の劣化があり、しかもｓｉｎｃ関数を適用したデジタルフィルタを用いているため打ち切り誤差が含まれ、これらに対応した出力波形の歪みが生じていた。
【０００８】
本発明は、このような点に鑑みて創作されたものであり、その目的は、部品の動作速度を上げることなく歪みの少ない出力波形を得ることができるデジタル−アナログ変換器を提供することにある。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、本発明のデジタル−アナログ変換器は、入力されたデジタルデータのそれぞれに対応する電圧レベルを有する所定の階段関数波形を発生させてこれらを合成した後に複数回のアナログ積分を行うことによって、順に入力される各デジタルデータに対応する電圧をなめらかにつなぐ連続したアナログ信号を発生する。このように、順に入力される複数のデジタルデータに対応する所定の階段関数波形を発生させてこれらの波形を合成し、その後この合成波形を積分することにより連続的に変化するアナログ信号が得られるため、最終的なアナログ信号を得るためにローパスフィルタを用いる必要がなく、扱う信号の周波数によって位相特性が異なるために群遅延特性が悪化するといったことがなく、歪みの少ない出力波形を得ることができる。また、オーバーサンプリングを行っていた従来の手法に比べると、部品の動作速度を上げる必要がないため、高価な部品を使用する必要がなく、部品コストの低減が可能になる。
【００１０】
特に、上述した階段関数波形は、区分多項式によって構成された所定の標本化関数について、各区分多項式を複数回微分することにより得られる波形を用いることが好ましい。すなわち、反対にこの階段関数波形を複数回積分することにより、所定の標本化関数に対応した波形を得ることができるため、標本化関数による畳み込み演算を、階段関数波形を合成することによって等価的に実現することが可能になり、処理内容を単純化することができるため、デジタルデータをアナログ信号に変換するために必要な処理量の低減が可能になる。
【００１１】
また、上述した標本化関数は、全域が１回だけ微分可能であって有限台の値を有することが好ましい。自然界に存在する各種の信号は、滑らかに変化しているため微分可能性が必要であると考えられるが、その微分可能回数は必ずしも無限回である必要はなく、むしろ１回だけ微分可能であれば充分に自然現象を近似できると考えられる。このように、有限回微分可能であって有限台な標本化関数を用いることにより数々の利点があるが、従来はこのような条件を満たす標本化関数が存在しないと考えられていた。ところが、本発明者の研究によって、上述した条件を満たす関数が見いだされた。
【００１２】
具体的には、上述した標本化関数は、標本位置ｔが−２から＋２までの間で０以外の値を有する有限台の関数であり、−２≦ｔ＜−３／２については（−ｔ² −４ｔ−４）／４で、−３／２≦ｔ＜−１については（３ｔ² ＋８ｔ＋５）／４で、−１≦ｔ＜−１／２については（５ｔ² ＋１２ｔ＋７）／４で、−１／２≦ｔ＜１／２については（−７ｔ² ＋４）／４で、１／２≦ｔ＜１については（５ｔ² −１２ｔ＋７）／４で、１≦ｔ＜３／２については（３ｔ² −８ｔ＋５）／４で、３／２≦ｔ≦２については（−ｔ² ＋４ｔ−４）／４で定義されるものを用いることができる。あるいは、このような標本化関数に対応する階段関数波形としては、等間隔に配置された５つのデジタルデータに対応した所定範囲において、−１、＋３、＋５、−７、−７、＋５、＋３、−１の重み付けがなされた同じ幅の８つの区分領域からなっているものを用いることができる。
【００１３】
このように、全域で１回だけ微分可能な標本化関数を用いることにより、複数の階段関数波形を合成した後に積分処理する回数を減らすことができ、処理量を低減することが可能になる。また、有限台の値を有する標本化関数を用いることにより、この有限台の区間に対応したデジタルデータのみを処理の対象とすればよいため、さらに処理量を低減することができ、しかも有限個のデジタルデータを対象に処理を行った場合の打ち切り誤差の発生を防止することができる。
【００１４】
【発明の実施の形態】
本発明を適用した一実施形態のＤ／Ａ変換器は、デジタルフィルタを用いてオーバーサンプリングを行った後にサンプルホールド回路、ローパスフィルタを通してアナログ信号を生成するのではなく、階段関数に対応したアナログ信号波形を連続的に発生させて畳み込み処理を行い、その結果得られた階段状のアナログ波形を積分回路に通すことにより、入力される離散的なデジタルデータの間を連続的に補間するアナログ信号を生成することに特徴がある。以下、一実施形態のＤ／Ａ変換器について、図面を参照しながら詳細に説明する。
【００１５】
図１は、本実施形態のＤ／Ａ変換器における補間演算に用いられる標本化関数の説明図である。図１に示す標本化関数Ｈ（ｔ）は、微分可能性に着目した有限台の関数であり、例えば全域において１回だけ微分可能であって、横軸に沿った標本位置ｔが−２から＋２の間にあるときに０以外の有限な値を有する有限台の関数である。また、Ｈ（ｔ）は標本化関数であるため、ｔ＝０の標本位置のみで１になり、ｔ＝±１，±２の標本位置において０になるという特徴を有する。
【００１６】
上述した各種の条件（標本化関数、１回だけ微分可能、有限台）を満たす関数Ｈ（ｔ）が存在することが本発明者の研究により確かめられている。具体的には、このような標本化関数Ｈ（ｔ）は、３階Ｂスプライン関数をＦ（ｔ）としたときに、
Ｈ（ｔ）＝−Ｆ（ｔ＋１／２）／４＋Ｆ（ｔ）−Ｆ（ｔ−１／２）／４…（１）
で定義することができる。ここで、３階Ｂスプライン関数Ｆ（ｔ）は、
（４ｔ² ＋１２ｔ＋９）／４ ；−３／２≦ｔ＜−１／２
−２ｔ² ＋３／２ ；−１／２≦ｔ＜１／２
（４ｔ² −１２ｔ＋９）／４ ；１／２≦ｔ＜３／２ …（２）
で表される。
【００１７】
上述した標本化関数Ｈ（ｔ）は、二次の区分多項式であり、３階Ｂスプライン関数Ｆ（ｔ）を用いているため、全域で１回だけの微分可能性が保証される有限台の関数となっている。また、ｔ＝±１，±２の標本位置において０となる。
【００１８】
上述した（２）式を（１）式に代入して、標本化関数Ｈ（ｔ）を区分多項式の形で求めると、
（−ｔ² −４ｔ−４）／４ ；−２≦ｔ＜−３／２
（３ｔ² ＋８ｔ＋５）／４ ；−３／２≦ｔ＜−１
（５ｔ² ＋１２ｔ＋７）／４ ；−１≦ｔ＜−１／２
（−７ｔ² ＋４）／４ ；−１／２≦ｔ＜１／２
（５ｔ² −１２ｔ＋７）／４ ；１／２≦ｔ＜１
（３ｔ² −８ｔ＋５）／４ ；１≦ｔ＜３／２
（−ｔ² ＋４ｔ−４）／４ ；３／２≦ｔ≦２ …（３）
と表すことができる。
【００１９】
このように、上述した関数Ｈ（ｔ）は、標本化関数であって、全域において１回だけ微分可能であり、しかも標本位置ｔ＝±２において０に収束する有限台の関数である。したがって、この標本化関数Ｈ（ｔ）を用いて各標本値に基づく重ね合わせを行うことにより、標本値間の値を１回だけ微分可能な関数を用いて補間することができる。
【００２０】
図２は、標本値とその間の補間値との関係を示す図である。一般に、与えられた各標本値のそれぞれについて補間位置における標本化関数の値を求め、これを用いて畳み込み演算を行うことにより、各標本値の間の中間位置に対応する補間値ｙを求めることができる。
【００２１】
従来から用いられているｓｉｎｃ関数はｔ＝±∞の標本位置で０に収束する関数であるため、補間値ｙを正確に求めようとすると、ｔ＝±∞までの各標本値に対応して補間位置でのｓｉｎｃ関数の値を計算し、これを用いて畳み込み演算を行う必要があった。ところが、本実施形態で用いる標本化関数Ｈ（ｔ）は、ｔ＝±２の標本位置で０に収束するため、補間位置を挟んで前後２個ずつの標本値を考慮すればよく、演算量を大幅に削減することができる。しかも、それ以外の標本値については、本来考慮すべきであるが演算量や精度等を考慮して無視しているというわけではなく、理論的に考慮する必要がないため、打ち切り誤差は発生しない。
【００２２】
図３は、図１に示す標本化関数を用いたデータ補間の説明図である。例えば、図３（Ａ）に示す標本位置ｔ１における標本値Ｙ（ｔ１）について具体的に説明する。補間位置ｔ０と標本位置ｔ１との距離は、隣接する２つの標本位置間の距離を正規化して１とすると、１＋ａとなる。したがって、標本位置ｔ１に標本化関数Ｈ（ｔ）の中心位置を合わせたときの補間位置ｔ０における標本化関数の値はＨ（１＋ａ）となる。実際には、標本値Ｙ（ｔ１）に一致するように標本化関数Ｈ（ｔ）の中心位置のピーク高さを合わせるため、上述したＨ（１＋ａ）をＹ（ｔ１）倍した値Ｈ（１＋ａ）・Ｙ（ｔ１）が求めたい値となる。
【００２３】
同様にして、図３（Ｂ）〜（Ｄ）に示すように、他の３つの標本値に対応して、補間位置ｔ０における各演算結果Ｈ（ａ）・Ｙ（ｔ２）、Ｈ（１−ａ）・Ｙ（ｔ３）、Ｈ（２−ａ）・Ｙ（ｔ４）が得られる。このようにして得られた４つの演算結果Ｈ（１＋ａ）・Ｙ（ｔ１）、Ｈ（ａ）・Ｙ（ｔ２）、Ｈ（１−ａ）・Ｙ（ｔ３）、Ｈ（２−ａ）・Ｙ（ｔ４）を加算して畳み込み演算を行うことにより、補間位置ｔ０における補間値ｙが求められる。
【００２４】
ところで、上述したように、原理的には各標本値に対応させて標本化関数Ｈ（ｔ）の値を計算して畳み込み演算を行うことにより各標本値の間の中間位置に対応する補間値を求めることができるが、図１に示した標本化関数は全域で１回だけ微分可能な二次の区分多項式であり、この特徴を利用して、等価的な他の処理手順によって補間値を求めることができる。
【００２５】
図４は、図１に示した標本化関数を１回微分した波形を示す図である。図１に示した標本化関数Ｈ（ｔ）は、全域で１回微分可能な二次の区分多項式であるため、これを１回微分することにより、図４に示すような連続的な折れ線状の波形からなる折れ線関数を得ることができる。
【００２６】
また、図５は図４に示した折れ線関数をさらに微分した波形を示す図である。但し、折れ線波形には複数の角点が含まれており、全域で微分することはできないため、隣接する２つの角点に挟まれた直線部分について微分を行うものとする。図４に示す折れ線波形を微分することにより、図５に示すような階段状の波形からなる階段関数を得ることができる。
【００２７】
このように、本実施形態のＤ／Ａ変換器における補間演算に用いられる標本化関数は、全域を１回微分して折れ線関数が得られ、この折れ線関数の各直線部分をさらに微分することにより階段関数が得られる。したがって、反対に図５に示した階段関数を発生させ、これを２回積分することにより、図１に示した標本化関数Ｈ（ｔ）を得ることができる。
【００２８】
なお、図５に示した階段関数は正領域と負領域とが等しい面積を有しており、これらを合計した値が０となる特徴を有している。換言すれば、このような特徴を有する階段関数を複数回積分することにより、図１に示したような全域における微分可能性が保証された有限台の標本化関数を得ることができる。
【００２９】
ところで、図３に示した畳み込み演算による補間値の算出では、標本化関数Ｈ（ｔ）の値に各標本値を乗算したが、図５に示した階段関数を２回積分して標本化関数Ｈ（ｔ）を求める場合には、この積分処理によって得られた標本化関数の値に各標本値を乗算する場合の他に、等価的には、積分処理前の階段関数を発生させる際に、各標本値が乗算された階段関数を発生させ、この階段関数を用いて畳み込み演算を行った結果に対して２回の積分処理を行って補間値を求めることができる。本実施形態のＤ／Ａ変換器は、このようにして補間値を求めており、次にその詳細を説明する。
【００３０】
図６は、本実施形態のＤ／Ａ変換器の構成を示す図である。同図に示すＤ／Ａ変換器は、Ｄ／Ａ変換器１０、４つの電圧保持部１１−１、１１−２、１１−３、１１−４、４つの階段関数波形発生部１２−１、１２−２、１２−３、１２−４、電圧合成部１４、２つの積分処理部１６、１８、タイミング制御部２０を含んで構成されている。
【００３１】
Ｄ／Ａ変換器１０は、所定の時間間隔で順次入力される離散的なデジタルデータに基づいたアナログ電圧を発生する。このＤ／Ａ変換器１０では、入力されるデジタルデータの値に比例した一定のアナログ電圧が発生されるため、入力されるデジタルデータに対応した離散的なパルス状の出力電圧が得られる。
【００３２】
電圧保持部１１−１〜１１−４は、Ｄ／Ａ変換器１０の出力端に現れるパルス状の出力電圧を所定のタイミングで巡回的に取り込んで、次の取り込みタイミングが到来するまでその電圧値を保持する。例えば、最初にＤ／Ａ変換器１０から出力されるパルス状の出力電圧が電圧保持部１１−１に保持され、２番目に出力されるパルス状の出力電圧が電圧保持部１１−２に保持される。また、３番目、４番目に出力されるパルス状の出力電圧が電圧保持部１１−３、１１−４に保持される。各電圧保持部１１−１〜１１−４における電圧保持動作が一巡すると、次にＤ／Ａ変換器１０から出力される５番目のパルス状の出力電圧は、電圧保持時間が最も長い電圧保持部１１−１に取り込まれて保持される。このようにして、順に入力される各デジタルデータに対応した電圧が電圧保持部１１−１等によって巡回的に保持される。
【００３３】
階段関数波形発生部１２−１〜１２−４は、対応する電圧保持部１１−１〜１１−４による電圧保持動作のタイミングに同期して、それぞれの保持電圧の大きさに比例した電圧レベルを有する階段関数波形を発生する。階段関数波形そのものは図５に示した形状を有しており、この階段関数波形の電圧レベルが、電圧保持部１１−１〜１１−４のそれぞれに保持された電圧値に比例している。図５に示した階段関数の具体的な値は、上述した（３）式の各区分多項式を２回微分することより得ることができ、以下のようになる。
【００３４】
−１ ；−２≦ｔ＜−３／２
３ ；−３／２≦ｔ＜−１
５ ；−１≦ｔ＜−１／２
−７ ；−１／２≦０
−７ ；０≦ｔ＜１／２
５ ；１／２≦ｔ＜１
３ ；１≦ｔ＜３／２
−１ ；３／２≦ｔ≦２
これらの値は、後段の電圧合成部１４において電圧の合成処理を行う場合の重み付け係数に対応しており、その詳細については後述する。
【００３５】
電圧合成部１４は、４つの階段関数波形発生部１２−１〜１２−４の各出力電圧をアナログ的に合成する。縦続接続された２つの積分処理部１６、１８は、電圧合成部１４の出力端に現れる階段状に変化する出力電圧に対して２回の積分処理を行う。前段の積分処理部１６からは直線状（一次関数的）に変化する出力電圧が得られ、後段の積分処理部１８からは二次関数的に変化する出力電圧が得られる。このようにして、複数のデジタルデータが一定間隔で入力されると、後段の積分処理部１８からは、各デジタルデータに対応する電圧の間を１回だけ微分可能な滑らかな曲線で結んだ連続的なアナログ信号が得られる。
【００３６】
ところで、上述した階段関数波形発生部１２−１から出力される階段関数波形は、電圧保持部１１−１に保持された電圧（入力されたデジタルデータに対応する電圧）に比例した電圧レベルを有するため、この階段関数波形に対して２つの積分処理部１６、１８によって積分処理を２回繰り返すことにより、後段の積分処理部１８からは、図１に示した階段関数と入力されるデジタルデータとを乗算した結果に対応する波形を有する信号が出力される。また、電圧合成部１４によって各階段関数波形発生部１２−１〜１２−４から出力される階段関数波形に対して電圧の合成を行うということは、それぞれの階段関数の値を加算する処理と等価であり、電圧合成部１４からは、この加算結果に対応した合成電圧が得られる。
【００３７】
したがって、デジタルデータが一定の時間間隔で入力される場合を考えると、この入力間隔に対応させて各階段関数波形発生部１２−１〜１２−４による階段関数波形の発生開始タイミングをずらし、それぞれにおいて発生した階段関数波形を用いて電圧の合成を行い、その結果に対して２回の積分処理を行うことにより、デジタルデータに対応した電圧を滑らかに結ぶアナログ信号が得られる。
【００３８】
図７は、本実施形態のＤ／Ａ変換器の動作タイミングを示す図である。一定の時間間隔でデジタルデータが入力されると、図７（Ａ）に示すように、Ｄ／Ａ変換器１０は、各デジタルデータの値に応じたパルス状のアナログ電圧Ｖ₁ 、Ｖ₂ 、Ｖ₃ 、…を発生する。各電圧保持部１１−１〜１１−４は、このようにして発生されたパルス状の電圧Ｖ₁ 、Ｖ₂ 、Ｖ₃ 、…を巡回的に取り込んで保持する。具体的には、電圧保持部１１−１は、最初に発生されるパルス状の電圧Ｖ₁ を取り込んで、Ｄ／Ａ変換器１０の出力電圧が一巡するまで（５番目のパルス状電圧Ｖ₅ が発生するまで）保持する（図７（Ｂ））。また、この最初のパルス状電圧Ｖ₁ の保持タイミングに合わせて、階段関数波形発生部１２−１は、この電圧Ｖ₁ に比例した電圧レベルを有する階段関数波形を発生する（図７（Ｃ））。
【００３９】
同様に、電圧保持部１１−２は、２番目に発生されるパルス状の電圧Ｖ₂ を取り込んで、Ｄ／Ａ変換器１０の出力電圧が一巡するまで（６番目のパルス状電圧Ｖ₆ が現れるまで）保持する（図７（Ｄ））。また、この２番目のパルス状電圧Ｖ₂ の保持タイミングに合わせて、階段関数波形発生部１２−２は、この電圧Ｖ₂ に比例した電圧レベルを有する階段関数波形を発生する（図７（Ｅ））。
【００４０】
電圧保持部１１−３は、３番目に発生されるパルス状の電圧Ｖ₃ を取り込んで、Ｄ／Ａ変換器１０の出力電圧が一巡するまで（７番目のパルス状電圧Ｖ₇ が現れるまで）保持する（図７（Ｆ））。また、この３番目のパルス状電圧Ｖ₃ の保持タイミングに合わせて、階段関数波形発生部１２−３は、この電圧Ｖ₃ に比例した電圧レベルを有する階段関数波形を発生する（図７（Ｇ））。
【００４１】
電圧保持部１１−４は、４番目に発生されるパルス状の電圧Ｖ₄ を取り込んで、Ｄ／Ａ変換器１０の出力電圧が一巡するまで（８番目のパルス状電圧Ｖ₈ が現れるまで）保持する（図７（Ｈ））。また、この４番目のパルス状電圧Ｖ₄ の保持タイミングに合わせて、階段関数波形発生部１２−４は、この電圧Ｖ₄ に比例した電圧レベルを有する階段関数波形を発生する（図７（Ｉ））。
【００４２】
電圧合成部１４は、このようにして４つの階段関数波形発生部１２−１〜１２−４のそれぞれによって発生される階段関数波形（アナログ電圧）を合成することにより、等価的に４つの階段関数波形の加算処理を行う（図７（Ｊ））。４つの階段関数波形が加算されるため、この加算結果も単純な階段関数波形となる。
【００４３】
ところで、図５に示すように、各階段関数波形発生部１２−１〜１２−４によって発生する階段関数波形は、図１に示した標本化関数の有限台の範囲である標本位置ｔ＝−２〜＋２の領域を０．５毎に分割した８つの区分領域を有する有限台の関数である。例えば、標本位置ｔ＝−２から＋２に向かって順に第１区分領域、第２区分領域、…第８区分領域とする。
【００４４】
具体的には、まず電圧合成部１４は、階段関数波形発生部１２−１によって発生される第７区分領域に対応する電圧（３Ｖ₁ ）と、階段関数波形発生部１２−２によって発生される第５区分領域に対応する電圧（−７Ｖ₂ ）と、階段関数波形発生部１２−３によって発生される第３区分領域に対応する電圧（５Ｖ₃ ）と、階段関数波形発生部１２−４によって発生される第１区分領域に対応する電圧（−Ｖ₄ ）とを合成して、各電圧値を加算した値（３Ｖ₁ −７Ｖ₂ ＋５Ｖ₃ −Ｖ₄ ）に対応する合成電圧を発生する。
【００４５】
次に、電圧合成部１４は、階段関数波形発生部１２−１から出力される第８区分領域に対応する電圧（−Ｖ₁ ）と、階段関数波形発生部１２−２によって発生される第６区分領域に対応する電圧（５Ｖ₂ ）と、階段関数波形発生部１２−３によって発生される第４区分領域に対応する電圧（−７Ｖ₃ ）と、階段関数波形発生部１２−４によって発生される第２区分領域に対応する電圧（３Ｖ₄ ）とを合成して、各電圧値を加算した値（−Ｖ₁ ＋５Ｖ₂ −７Ｖ₃ ＋３Ｖ₄ ）に対応する合成電圧を発生する。
【００４６】
このようにして電圧合成部１４から階段状の電圧レベルを有する波形が出力されると、前段の積分処理部１６は、この波形を積分して折れ線状の波形を出力し（図７（Ｋ））、後段の積分処理部１８は、この折れ線状の波形をさらに積分して、デジタルデータＤ₂ とＤ₃ のそれぞれに対応した電圧値の間を１回だけ微分可能な滑らかな曲線で結ぶ出力電圧を発生する（図７（Ｌ））。
【００４７】
このように、本実施形態のＤ／Ａ変換器は、入力されるデジタルデータに対応する電圧を保持するタイミングに合わせて階段関数波形を発生させ、この階段関数波形を４つのデジタルデータについて合成した後に２回の積分処理を行うことにより、各デジタルデータに対応した電圧を滑らかにつなぐ連続したアナログ信号を発生することができる。
【００４８】
特に、入力される各デジタルデータに対応させて、それぞれが異なる開始タイミングで４つの階段関数波形を発生させ、これらの電圧を合成した後に２回の積分処理を行うことにより、連続的なアナログ信号が得られるため、従来のようにサンプルホールド回路やローパスフィルタが不要であって直線位相特性が悪化することもなく、良好な群遅延特性を実現することができる。また、標本位置ｔが±２において０に収束する有限台の標本化関数Ｈ（ｔ）を用いているため、デジタルデータ間の補間処理を行うために４つのデジタルデータのみを用いればよく、補間演算を行うために必要な処理量を少なくすることができる。さらに、従来のようにオーバーサンプリング処理を行っていないため、入力されるデジタルデータの時間間隔に応じて決まる所定の動作速度を確保するだけでよく、特に高速な信号処理を行う必要もないため、高価な部品を用いる必要もない。
【００４９】
次に、上述したＤ／Ａ変換器の具体的な構成について説明する。図８は、図５に示した階段関数波形を発生する階段関数波形発生部の基本構成を示す図である。図８に示す階段関数波形発生部１１２は、非反転増幅あるいは反転増幅を行う増幅器を構成する２つの抵抗１０８、１０９および演算増幅器１１０と、演算増幅器１１０の反転入力端子側に接続された抵抗１００、１０３およびスイッチ１０４、１０７と、演算増幅器１１０の非反転入力端子側に接続された抵抗１０１、１０２およびスイッチ１０５、１０６とを含んで構成されている。演算増幅器１１０の各入力端子側に接続された４つの抵抗１００〜１０３は、それぞれの抵抗値がＲ、Ｒ／３、Ｒ／５、Ｒ／７に設定されている。
【００５０】
図９は、図８に示した階段関数波形発生部１１２によって発生される階段関数波形と各スイッチのオンオフ切替タイミングとの関係を示す図である。図９において、Ｓ１、Ｓ２、Ｓ３、Ｓ４は、抵抗１００〜１０３のそれぞれに直列に接続されたスイッチ１０４〜１０７のオンオフ状態を示している。
【００５１】
図９に示すように、階段関数波形の第１および第８の区分領域に対応した電圧を階段関数波形発生部１１２によって発生する場合には、演算増幅器１１０の反転入力端子と抵抗値Ｒの抵抗１００との間に挿入されたスイッチ１０４をオン状態にすればよい。同様に、階段関数波形の第２および第７の区分領域に対応した電圧を階段関数波形発生部１１２によって発生する場合には、演算増幅器１１０の非反転入力端子と抵抗値Ｒ／３の抵抗１０１との間に挿入されたスイッチ１０５をオン状態にすればよい。階段関数波形の第３および第６の区分領域に対応した電圧を階段関数波形発生部１１２によって発生する場合には、演算増幅器１１０の非反転入力端子と抵抗値Ｒ／５の抵抗１０２との間に挿入されたスイッチ１０６をオン状態にすればよい。階段関数波形の第４および第５の区分領域に対応した電圧を階段関数波形発生部１１２によって発生する場合には、演算増幅器１１０の反転入力端子と抵抗値Ｒ／７の抵抗１０４との間に挿入されたスイッチ１０７をオン状態にすればよい。
【００５２】
ところで、図８に示した階段関数波形発生部１１２では、演算増幅器１１０の入力側に接続された４つの抵抗１００〜１０３のそれぞれに接続された４つのスイッチ１０４〜１０７のスイッチング状態を設定する必要があったが、回路構成を工夫することによって制御対象となるスイッチの数を減らすことができる。
【００５３】
図１０は、階段関数波形発生部の変形例の構成を示す図である。図１０に示す階段関数波形発生部１３２は、差動増幅器を構成する２つの抵抗１２７、１２８および演算増幅器１２９と、演算増幅器１２９の非反転入力端子側に接続された抵抗１２０、１２１、１２２およびスイッチ１２４、１２５、１２６と、演算増幅器１２９の反転入力端子に接続された抵抗１２３とを含んで構成されている。演算増幅器１２９の非反転入力端子側に接続された３つの抵抗１２０〜１２２は、それぞれの抵抗値がＲ／６、Ｒ／１０、Ｒ／１２に設定されている。また、演算増幅器１２９の反転入力端子に接続された抵抗１２３は、抵抗値がＲ／７に設定されている。
【００５４】
図１１は、図１０に示した階段関数波形発生部１３２によって発生される階段関数波形と各スイッチのオンオフ切替タイミングとの関係を示す図である。図１１において、Ｓ５、Ｓ６、Ｓ７は、抵抗１２０〜１２２のそれぞれに直列に接続されたスイッチ１２４〜１２６のオンオフ状態を示している。
【００５５】
図１１に示すように、階段関数波形の第１および第８の区分領域に対応した電圧を階段関数波形発生部１２２によって発生する場合には、演算増幅器１２９の非反転入力端子と抵抗１２０との間に挿入されたスイッチ１２４をオン状態にすればよい。この状態では、所定の入力電圧が印加されたときに、抵抗値Ｒ／６を有する抵抗１２０を介した電圧が演算増幅器１２９の非反転入力端子に印加されると同時に、抵抗値Ｒ／７を有する抵抗１２３を介した電圧が演算増幅器１２９の反転入力端子に印加されて、演算増幅器１２９が差動増幅器として動作するため、これら２つの入力端子に印加される電圧の差分に比例した電圧が演算増幅器１２９の出力端子に現れる。
【００５６】
同様に、階段関数波形の第２および第７の区分領域に対応した電圧を階段関数波形発生部１２２によって発生する場合には、演算増幅器１２９の非反転入力端子と抵抗１２１との間に挿入されたスイッチ１２５をオン状態にすればよい。この状態では、所定の入力電圧が印加されたときに、演算増幅器１２９の非反転入力端子に抵抗値Ｒ／１０の抵抗１２１を介した電圧が、反転入力端子に抵抗値Ｒ／７の抵抗１２３を介した電圧がそれぞれ同時に印加されて、演算増幅器１２９が差動増幅器として動作するため、これら２つの入力端子に印加される電圧の差分に比例する電圧が演算増幅器１２９の出力端子に現れる。
【００５７】
階段関数波形の第３および第６の区分領域に対応した電圧を階段関数波形発生部１２２によって発生する場合には、演算増幅器１２９の非反転入力端子と抵抗１２２との間に挿入されたスイッチ１２６をオン状態にすればよい。この状態では、所定の入力電圧が印加されたときに、演算増幅器１２９の非反転入力端子に抵抗値Ｒ／１２の抵抗１２２を介した電圧が、反転入力端子に抵抗値Ｒ／７の抵抗１２３を介した電圧がそれぞれ印加されて、演算増幅器１２９が差動増幅器として動作するため、これら２つの入力端子に印加される電圧の差分に比例する電圧が演算増幅器１２９の出力端子に現れる。
【００５８】
また、階段関数波形の第４および第５の区分領域に対応した電圧を階段関数波形発生部１２２によって発生する場合には、演算増幅器１２９の非反転入力端子側に接続された３つの抵抗１２０〜１２２のそれぞれに対応する３つのスイッチ１２４〜１２６を全てオフ状態にする。この状態では、演算増幅器１２９の非反転入力端子が抵抗１２７を介して接地されるとともに、所定の入力電圧が抵抗値Ｒ／７の抵抗１２３を介して演算増幅器１２９の反転入力端子に印加されるため、この印加電圧を反転増幅した電圧が演算増幅器１２９の出力端子に現れる。
【００５９】
図１２は、図６に示したＤ／Ａ変換器の詳細構成を示す図である。図１２に示すように、各電圧保持部１１−１〜１１−４は、スイッチ２１０、キャパシタ２１１、バッファ２１２を含んで構成されている。例えば、電圧保持部１１−１にＤ／Ａ変換器１０の出力電圧Ｖ₁ が印加されるタイミングでスイッチ２１０がオン状態になり、この印加電圧Ｖ₁ によってキャパシタ２１１が充電される。その後スイッチ２１０をオフ状態にすることにより、キャパシタ２１１の両端電圧が保持され、この両端電圧に対応した一定電圧がバッファ２１２の出力電圧として取り出される。他の電圧保持部１１−２〜１１−４についても同様であり、所定のタイミングでそれぞれのスイッチ２１０をオン状態に制御することにより、このとき印加される電圧に対応した一定電圧が次にスイッチ２１０をオン状態に切り替えるまで保持される。
【００６０】
また、図１２に示すように、各階段関数波形発生部１２−１〜１２−４は、４つの抵抗１２０〜１２３と３つのスイッチ１２４〜１２６を含んで構成されている。これらの抵抗とスイッチは、図１０に示した階段関数波形発生部１３２に含まれたものと同じであり、各スイッチ１２４〜１２６は、図１１においてＳ５、Ｓ６、Ｓ７で示されたタイミングでオンオフ状態が制御される。
【００６１】
また、図１２に示すように、電圧合成部１４は、各階段関数波形発生部１２−１〜１２−４に含まれる３つのスイッチ１２４〜１２６の一方端同士を結線するとともに、スイッチ１２３〜１２６が接続されていない各抵抗１２３の一方端同士を結線することにより実現されている。
【００６２】
ところで、図１０に示した階段関数波形発生部１３２によって発生した階段関数波形を合成する場合には、原理的には、図１３に示すように、複数の階段関数波形発生部１３２において別々に階段関数波形を発生させ、演算増幅器１２９の出力端子同士を所定の抵抗１３４を介して接続することにより、それぞれの波形に対応した電圧の合成が行われる。ところが、図１２に示したＤ／Ａ変換器では、後述するように積分処理部１６に演算増幅器が含まれているため、各階段関数波形発生部１３２内の演算増幅器１２９と、それぞれの演算増幅器１２９の出力端子に接続された抵抗１３４とが省略可能であり、各階段関数波形発生部１２−１〜１２−４では演算増幅器１２９が、電圧合成部１４では各抵抗１３４が省略されている。
【００６３】
また、図１２に示すように、前段の積分処理部１６は、２つの演算増幅器１４０、１４１、２つのキャパシタ１４２、１４３、２つの抵抗１４４、１４５を含んで構成されている。一方の演算増幅器１４０とキャパシタ１４２および抵抗１４４によって積分回路が構成されており、演算増幅器１４０の２つの入力端子（非反転入力端子および反転入力端子）のそれぞれに印加される電圧の差分に対して所定の積分動作が行われる。また、他方の演算増幅器１４１とキャパシタ１４３および抵抗１４５によって０レベル保持回路が構成されており、積分回路の出力の平均値が常に０Ｖとなるように演算増幅器１４０の非反転入力端子の電圧レベルが調整される。特に、Ｄ／Ａ変換器に入力されるデジタルデータとして、オーディオ信号をサンプリングして作成されるデータを考えた場合には、このデータに基づいて発生するアナログ信号の平均値が０Ｖとなるため、上述した０レベル保持回路を用いることにより、積分回路の出力電圧のドリフトを防止することが好ましい。
【００６４】
また、後段の積分処理部１８は、基本的には上述した前段の積分処理部１６と同じ構成を有しており、２つの演算増幅器１５０、１５１、２つのキャパシタ１５２、１５３、３つの抵抗１５４、１５５、１５６を含んで構成されている。一方の演算増幅器１５０とキャパシタ１５２および２つの抵抗１５４、１５５によって積分回路が構成されており、演算増幅器１５０の反転入力端子に印加される電圧に対して所定の積分動作が行われる。また、他方の演算増幅器１５１とキャパシタ１５３および抵抗１５６によって０レベル保持回路が構成されており、積分回路の出力の平均値が常に０Ｖとなるように演算増幅器１５０の非反転入力端子の電圧レベルが調整される。
【００６５】
図１４は、タイミング制御部２０の詳細な構成を示す図である。同図に示すように、タイミング制御部２０は、３ビットカウンタ１６０と、非反転出力を有する３つの排他的論理和回路１６１〜１６３と、反転出力を有する２つの排他的論理和回路１６４、１６５と、非反転出力を有する３つの論理積回路１６６〜１７０と、反転出力を有する３つの論理和回路１７１〜１７３とを含んで構成されている。
【００６６】
また、図１５は、図１４に示したタイミング制御部２０の動作タイミングを示す図である。図１５において示したＣＬＫ、ｂ０〜ｂ２、ｃ１〜ｃ５、ｄ１〜ｄ８のそれぞれの波形は、図１４においてそれぞれの符号を付した箇所に現れる波形を示している。図１４および図１５に示すように、３ビットカウンタ１６０は、入力されるクロック信号ＣＬＫに同期したカウント動作を行っており、このクロック信号が立ち上がる毎にカウントアップされ、３ビット出力ｂ０、ｂ１、ｂ２が更新される。
【００６７】
上述したタイミング制御部２０を用いて各階段関数波形発生部１２−１〜１２−４に含まれる３つのスイッチのオンオフ状態を切り替えることにより、図７（Ｃ）、（Ｅ）、（Ｇ）、（Ｉ）に示した各階段関数波形を発生させることができる。具体的には、階段関数波形発生部１２−１によって図７（Ｃ）に示した階段関数波形を発生させるために、この階段関数波形発生部１２−１内の３つのスイッチ１２４〜１２６のオンオフ状態を、図１４に示した論理和回路１７１の出力（ｄ３）、論理積回路１６７の出力（ｄ２）、論理積回路１６６の出力（ｄ１）の論理状態によってそれぞれ切り替える。
【００６８】
同様に、階段関数波形発生部１２−２によって図７（Ｅ）に示した階段関数波形を発生させるために、この階段関数波形発生部１２−２内の３つのスイッチ１２４〜１２６のオンオフ状態を、図１４に示した論理和回路１７３の出力（ｄ６）、論理和回路１７２の出力（ｄ５）、論理積回路１６８の出力（ｄ４）の論理状態によってそれぞれ切り替える。階段関数波形発生部１２−３によって図７（Ｇ）に示した階段関数波形を発生させるために、この階段関数波形発生部１２−３内の３つのスイッチ１２４〜１２６のオンオフ状態を、図１４に示した論理積回路１６９の出力（ｄ７）、論理積回路１６６の出力（ｄ１）、論理積回路１６７の出力（ｄ２）の論理状態によってそれぞれ切り替える。階段関数波形発生部１２−４によって図７（Ｉ）に示した階段関数波形を発生させるために、この階段関数波形発生部１２−４内の３つのスイッチ１２４〜１２６のオンオフ状態を、図１４に示した論理積回路１７０の出力（ｄ８）、論理積回路１６８の出力（ｄ４）、論理和回路１７２の出力（ｄ５）の論理状態によってそれぞれ切り替える。
【００６９】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、標本化関数を全域で１回だけ微分可能な有限台の関数としたが、微分可能回数を２回以上に設定してもよい。また、図１に示すように、本実施形態の標本化関数は、ｔ＝±２で０に収束するようにしたが、ｔ＝±３以上で０に収束するようにしてもよい。例えば、ｔ＝±３で０に収束するようにした場合には、図６に示したＤ／Ａ変換器に含まれる電圧保持部や階段関数波形発生部のそれぞれの数を６とし、６個の離散データを対象に補間処理を行ってこれらの離散データをなめらかにつなぐアナログ電圧を発生すればよい。
【００７０】
また、必ずしも有限台の標本化関数を用いて補間処理を行う場合に限らず、−∞〜＋∞の範囲で値を有する有限回微分可能な標本化関数を用い、有限の標本位置に対応する複数個のデジタルデータのみを補間処理の対象とするようにしてもよい。例えば、このような標本化関数が二次の区分多項式で定義されているものとすると、各区分多項式を２回微分することにより所定の階段関数波形を得ることができるため、この階段関数波形を用いて電圧の合成を行った結果に対して２回の積分処理を行うことにより、デジタルデータに対応した電圧をなめらかにつなぐアナログ信号を得ることができる。
【００７１】
また、上述した実施形態では、図１３に部分的に示した構成を簡略化して図１２に示したＤ／Ａ変換器を構成するようにしたが、簡略化しない図１３に示した構成を有するＤ／Ａ変換器を用いるようにしてもよい。
【００７２】
また、上述した実施形態では、離散的なデジタルデータが入力されたときに、それぞれのデジタルデータを一定のアナログ電圧に変換した後にこのアナログ電圧を各電圧保持部１１−１〜１１−４で保持するようにしたが、入力された離散的なデジタルデータを４つのデータ保持部（例えばＤ型フリップフロップ）に保持しておいて、それぞれに保持されたデジタルデータを別々にＤ／Ａ変換器を通すことによりアナログ電圧に変換するようにしてもよい。
【００７３】
【発明の効果】
上述したように、本発明によれば、順に入力される複数のデジタルデータに対応する所定の階段関数波形を発生させてこれらの波形を合成し、その後この合成波形を積分することにより連続的に変化するアナログ電圧が得られるため、最終的なアナログ信号を得るためにローパスフィルタを用いる必要がなく、扱う信号の周波数によって位相特性が異なるために群遅延特性が悪化するといったことがなく、歪みの少ない出力波形を得ることができる。また、オーバーサンプリングを行っていた従来の手法に比べると、部品の動作速度を上げる必要がないため、高価な部品を使用する必要がなく、部品コストの低減が可能になる。
【図面の簡単な説明】
【図１】本実施形態のＤ／Ａ変換器における補間演算に用いられる標本化関数の説明図である。
【図２】標本値とその間の補間値との関係を示す図である。
【図３】図１に示す標本化関数を用いたデータ補間の説明図である。
【図４】図１に示した標本化関数を１回微分した波形を示す図である。
【図５】図４に示した折れ線関数をさらに微分した波形を示す図である。
【図６】本実施形態のＤ／Ａ変換器の構成を示す図である。
【図７】本実施形態のＤ／Ａ変換器の動作タイミングを示す図である。
【図８】図５に示した階段関数波形を発生する階段関数波形発生部の基本構成を示す図である。
【図９】図８に示した階段関数波形発生部によって発生される階段関数波形と各スイッチのオンオフ切替タイミングとの関係を示す図である。
【図１０】階段関数波形発生部の変形例の構成を示す図である。
【図１１】図１０に示した階段関数波形発生部によって発生される階段関数波形と各スイッチのオンオフ切替タイミングとの関係を示す図である。
【図１２】図６に示したＤ／Ａ変換器の詳細構成を示す図である。
【図１３】図１０に示した階段関数波形発生部を用いたＤ／Ａ変換器の部分的な構成を示す図である。
【図１４】タイミング制御部の詳細な構成を示す図である。
【図１５】図１４に示したタイミング制御部の動作タイミングを示す図である。
【図１６】ｓｉｎｃ関数の説明図である。
【符号の説明】
１、１０ Ｄ／Ａ（デジタル−アナログ）変換器
１１−１、１１−２、１１−３、１１−４ 電圧保持部
１２−１、１２−２、１２−３、１２−４ 階段関数波形発生部
１４ 電圧合成部
１６、１８ 積分処理部
２０ タイミング制御部

Claims (7)

1. 所定間隔で入力される複数のデジタルデータのそれぞれに対応する一定の電圧レベルを所定期間保持する複数の電圧保持部と、
   複数の前記電圧保持部のそれぞれに保持された電圧に対応した電圧レベルを有する所定の階段関数波形を、複数の前記デジタルデータの各入力タイミングに同期させて発生する複数の階段関数波形発生部と、
   複数の前記階段関数波形発生部のそれぞれによって発生された前記階段関数波形を合成する電圧合成部と、
   前記電圧合成部によって合成された電圧に対して、複数回のアナログ積分を行う積分処理部と、
   を備えることを特徴とするデジタル−アナログ変換器。
2. 請求項１において、
   前記階段関数波形は、正領域と負領域の面積が等しく設定されていることを特徴とするデジタル−アナログ変換器。
3. 請求項１または２において、
   前記階段関数波形は、区分多項式によって構成された所定の標本化関数について、前記区分多項式のそれぞれを複数回微分することにより得られる波形であることを特徴とするデジタル−アナログ変換器。
4. 請求項３において、
   前記標本化関数は、全域が１回だけ微分可能であって有限台の値を有することを特徴とするデジタル−アナログ変換器。
5. 請求項４において、
   前記標本化関数は、標本位置ｔが−２から＋２までの間で０以外の値を有する有限台の関数であり、
   −２≦ｔ＜−３／２については（−ｔ² −４ｔ−４）／４で、
   −３／２≦ｔ＜−１については（３ｔ² ＋８ｔ＋５）／４で、
   −１≦ｔ＜−１／２については（５ｔ² ＋１２ｔ＋７）／４で、
   −１／２≦ｔ＜１／２については（−７ｔ² ＋４）／４で、
   １／２≦ｔ＜１については（５ｔ² −１２ｔ＋７）／４で、
   １≦ｔ＜３／２については（３ｔ² −８ｔ＋５）／４で、
   ３／２≦ｔ≦２については（−ｔ² ＋４ｔ−４）／４で定義されることを特徴とするデジタル−アナログ変換器。
6. 請求項１〜３のいずれかにおいて、
   前記階段関数波形は、前記複数のデジタルデータの入力間隔の半分の値を有する８つの区分領域からなり、前記８つの区分領域は、−１、＋３、＋５、−７、−７、＋５、＋３、−１の重み付けがなされていることを特徴とするデジタル−アナログ変換器。
7. 請求項４または５において、
   前記アナログ積分が行われる回数は２回であることを特徴とするデジタル−アナログ変換器。

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