JPH0792995A - リアル・タイム・ピッチ・シフティングを行う信号処理システムおよびその方法 - Google Patents

リアル・タイム・ピッチ・シフティングを行う信号処理システムおよびその方法

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JPH0792995A
JPH0792995A JP6232542A JP23254294A JPH0792995A JP H0792995 A JPH0792995 A JP H0792995A JP 6232542 A JP6232542 A JP 6232542A JP 23254294 A JP23254294 A JP 23254294A JP H0792995 A JPH0792995 A JP H0792995A
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Sangil Park
サンギル・パーク
Dion M Funderburk
ディオン・エム・ファンダーバーク
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Abstract

(57)【要約】 【目的】 ひずみを最小限に抑えつつ、カラオケ，テー
プレス留守番電話装置などの用途でリアル・タイム・ピ
ッチ・シフティングを行う信号処理システム５０。 【構成】 デジタル入力信号はサンプリングされ、入力
サンプル・レートで可変サイズ・バッファ６２の連続す
る番地に格納される。可変サイズ・バッファ６２からの
データは、ピッチ・シフティング比に基づいて補間され
る。適応型ピッチ推定器６１は、デジタル入力信号の基
本周波数を連続的に推定し、信号処理システム５０はそ
れに応答して可変サイズ・バッファ６２のバッファ・サ
イズを調整する。信号処理システム５０は、被推定基本
周波数の整数個の周期についてデジタル入力信号を格納
するため、バッファ・サイズを変更する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、信号処理シス
テムに関し、さらに詳しくは、ピッチ・シフティング(p
itch shifting)を行う信号処理システムに関する。
【０００２】
【従来の技術】ピッチ・シフティングとは、サンプリン
グされた音声信号をその時間期間または相対的周波数成
分を変えずに高調波置換(harmonically transpose)する
ために用いられる方法である。ピッチ・シフティング
は、カラオケやテープレス留守番電話装置など多数の放
送および録音用途で重要である。
【０００３】ビニール製レコードなどアナログ・システ
ムでは、ピッチ・シフティングは簡単で、レコードの回
転速度を、３３ＲＰＭから４５ＲＰＭなど、標準の回転
数(ＰＭ：revolutions per minute) から増減すること
によって行うことができる。しかし、このアナログ方法
は時間期間(time duration) およびテンポの両方を変え
るので、所望のピッチ・シフティング特性が得られな
い。
【０００４】デジタル・システムもピッチ・シフティン
グを行うが、既知のデジタル・システムは理想的なピッ
チ・シフティング特性を発揮できない。ピッチ・シフテ
ィングで用いることのできる１つのデジタル方法は、直
接方法(direct technique)として知られる。直接方法に
よれば、デジタル信号は第１レートでサンプリングさ
れ、第２の別のレートでサーキュラ・バッファ(circula
r buffer) に格納され、第１レートでバッファから出力
される。第１レートと第２レートとの比率がピッチ・シ
フティング量を決定する。この方法の問題点は、出力信
号には「音飛びがある(jumpy) 」、すなわち出力信号に
スムーズさが欠けるためときどき不連続になることであ
る。
【０００５】
【発明が解決しようとする課題】リアル・タイム・ピッ
チ・シフティングで利用できる別のデジタル方法とし
て、S. Park による"A Real-Time Method for Sample-R
ate Conversion from CD to DAT," Proceedings of the
9th Int. Conf. on Consumer Electronics, Chicago,
Ill., June 18-20, 1990, pp. 360-361 に開示されるサ
ンプル・レート変換方法がある。この方法は、直接方法
と同じサーキュラ・バッファを利用して、リアル・タイ
ム動作を維持する。サンプル・レート変換方法は、デジ
タル・フィルタリングを利用して、ピッチ・シフトされ
たサンプルを、２つの入力サンプル間の補間値として算
出する。この方法は直接方法に伴う不連続性を解消し、
ある用途では優れた性能を発揮するが、それでも高調波
ひずみ(harmonic distortion)発生する。データをリア
ル・タイムに処理しなければならないので、入力ポイン
タと出力ポインタとの間にオーバラン状態(overrun sta
te) およびアンダーラン状態(underrun state)が周期的
に発生する。例えば、ピッチを低下させる場合、入力ポ
インタは出力ポインタよりも高速にバッファをサイクル
する。入力ポインタが出力ポインタを「通過」し、同時
にその波形において異なるポイントからデータを上書き
すると、次に出力サンプルは不連続になる。出力波形に
おけるこれらの不連続性により、望ましくない非高調波
ひずみが生じる。よって、既知のデジタル方法に比べて
ひずみの低い出力信号を与えるリアル・タイム・ピッチ
・シフティングを行う信号処理システムが必要とされ
る。
【０００６】
【課題を解決するための手段】従って、本発明は、１つ
の形態において、適応型ピッチ推定器，可変サイズ・バ
ッファおよび補間回路(interpolator)を含む、リアル・
タイム・ピッチ・シフティングを行う信号処理システム
を提供する。適応型ピッチ推定器は、デジタル入力信号
を受ける入力端子と、サンプル・クロック信号を受ける
サンプリング・レート入力端子と、バッファ・サイズ信
号を与える出力端子とを有する。適応型ピッチ推定器
は、デジタル入力信号の基本周波数の周期(period)をサ
ンプル・クロック信号の周期で除した値の整数倍に等し
いバッファ・サイズ信号を与える。可変サイズ・バッフ
ァは、デジタル入力信号を受けるデータ入力端子と、バ
ッファ・サイズ信号を受けるため適応型ピッチ推定器の
出力端子に結合されたサイズ入力端子と、出力端子とを
有する。補間回路は、可変サイズ・バッファの出力端子
に結合されたデータ入力端子と、ピッチ・シフトされた
デジタル出力信号を与える出力端子とを有する。
【０００７】別の実施例では、本発明は、リアル・タイ
ム・ピッチ・シフティングを行う方法を提供する。デジ
タル入力信号は、サンプル・クロック・レートで受けら
れる。デジタル入力信号は、可変サイズ・バッファの連
続する番地に格納される。可変サイズ・バッファは、そ
れに関連する可変サイズを有する。デジタル信号の基本
周波数は、適応的に推定され、被推定基本周波数を与え
る。可変サイズ・バッファの可変サイズは、被推定基本
周波数に応答して変えられる。可変サイズ・バッファに
格納されたデジタル入力信号は補間され、ピッチ・シフ
トされたデジタル出力信号となる。
【０００８】これらおよび他の特徴および利点は、添付
の図面とともに以下の詳細な説明からさらに明らかにな
ろう。
【０００９】
【実施例】図１は、従来技術で周知の直接方法によるピ
ッチ・シフタ(pitch shifter) で用いられるバッファ・
システム２０の概念図を示す。バッファ・システム２０
は、Ｎ個のポインタが円上にある円として示され、各ポ
インタはドットによって表される。各ポイントは、バッ
ファ２０におけるエントリに相当する。「入力ポインタ
（ＩＮＰＵＴ ＰＯＩＮＴＥＲ）」と記された第１矢印
２１は、「ｆS 」と記されたサンプリング周波数で動作
して、データ・サンプルをバッファ・システム２０に格
納する。「出力ポインタ（ＯＵＴＰＵＴ ＰＯＩＮＴＥ
Ｒ）」と記された第２矢印２２は、サンプリング周波数
ｆS で動作して、バッファ２０からサンプルと取り出
す。送出されるデータの位置を決めるＯＵＴＰＵＴ Ｐ
ＯＩＮＴＥＲ２２は、次のように定義される。 ＯＵＴＰＵＴ ＰＯＩＮＴＥＲ＝Ｉｎｔ（ＩＮＰＵＴ ＰＯＩＮＴＥＲ・ｒ） ［１］ ここで、Ｉｎｔ（ ）は整数演算を表し、ｒ＝ｒO ／ｒ
I は、出力ピッチｒO と入力ピッチｒI との比率として
定義されるピッチ・シフティング比である。
【００１０】ＩＮＰＵＴ ＰＯＩＮＴＥＲ２１およびＯ
ＵＴＰＵＴ ＰＯＩＮＴＥＲ２２がともにポイント０か
ら開始すると想定する。ｆS2＜ｆS1の場合、ＯＵＴＰＵ
ＴＰＯＩＮＴＥＲ２２は１フル・サンプルだけＩＮＰＵ
Ｔ ＰＯＩＮＴＥＲ２１よりも先行し、その結果、出力
データ・サンプルに不連続性が生じ、それにより非高調
波ひずみが生じる。この不連続性については、図１のバ
ッファ・システムを利用するピッチ・シフタの欠点を示
すデジタル信号のタイミング図を示す図２を参照するこ
とにより理解が深められる。図２は、横軸にサンプル数
を示し、縦軸に信号電圧を示す。「ＤＡＴＡ ＩＮ」と
記されたサンプリングされた入力信号は、ピッチ・シフ
トされる周波数（ピッチ）の正弦信号として示される。
「ＤＡＴＡ ＯＵＴ」と記されたサンプリングされた出
力信号は、ＤＡＴＡ ＩＮよりもわずかにピッチが低い
ほぼ正弦信号である。ＤＡＴＡ ＯＵＴは、周期的にサ
ンプルが反復されるので、完全な正弦波ではない。例え
ば、「Ｓ１」と記されたサンプル・ポイントにおいて、
サンプル値は１サンプル周期で反復される。これは、Ｄ
ＡＴＡ ＯＵＴがＤＡＴＡ ＩＮのピッチに比べてわず
かに低いピッチを有しているために生じる。この不連続
性は、ＤＡＴＡ ＯＵＴに非高調波ひずみを追加する。
【００１１】図３は、従来技術で周知のサンプル・レー
ト変換方法によるピッチ・シフタで用いられるバッファ
・システムの概念図を示す。この方法は、隣接するデー
タ値を補間することにより、分数的にサンプリングされ
たデータを復元する。バッファ・システム３０は、ここ
でも円として示される。バッファ・システム３０におけ
る番地に相当する各Ｎ個の入力サンプルは、ドットによ
って表される。各出力サンプルは、一般に２つの入力サ
ンプル間の補間された値である「ｘ」によって表され
る。ＩＮＰＵＴ ＰＯＩＮＴＥＲに相当する第１矢印３
１は、サンプリング周波数ｆS で動作して、データ・サ
ンプルをバッファ・システム３０に格納する。ＯＵＴＰ
ＵＴ ＰＯＩＮＴＥＲに相当する第２矢印３２は、同じ
サンプリング周波数で動作して、デジタル・フィルタリ
ング方法を利用して２つの入力サンプルから補間された
出力サンプルを与える。ＩＮＰＵＴ ＰＯＩＮＴＥＲ３
１およびＯＵＴＰＵＴ ＰＯＩＮＴＥＲ３２がともにポ
イント０から開始すると想定する。ＩＮＰＵＴ ＰＯＩ
ＮＴＥＲ３１またはＯＵＴＰＵＴ ＰＯＩＮＴＥＲ３２
は前と同様に同期が外れるが、出力サンプルの補間によ
り、直接方法に伴うサンプルの欠落や反復が防がれる。
しかし、バッファ３０に基づくサンプル・レート変換ピ
ッチ・シフタは別の不連続性の発生源があり、これにつ
いては図３のバッファ・システムを利用するピッチ・シ
フタの欠点を示すデジタル信号のタイミング図を示す図
４からよくわかる。図４は、横軸にサンプル数を示し、
縦軸に信号電圧を示す。図４は、サンプル・レート変換
方式のピッチ・シフタによって生じる不連続性を示すた
め、サイクル当たりのサンプル数を減らすことによって
横方向の縮尺を誇張していることに留意されたい。被補
間出力信号ＤＡＴＡ ＯＵＴはほぼ正弦信号として示さ
れる。各サンプル周期は、連続波形上の「ｘ」として表
される。入力ポインタと出力ポインタとの間の異なる走
査速度のため、ＤＡＴＡ ＩＮは最終的にＤＡＴＡ Ｏ
ＵＴをオーバラン(overrun) する。「Ｓ１」と記された
サンプル・ポイントにおいて、ＤＡＴＡ ＩＮはＤＡＴ
Ａ ＯＵＴをオーバランし、ＤＡＴＡ ＯＵＴに不連続
性を生じる。この不連続性の結果、非高調波ひずみが生
じる。
【００１２】図５は、本発明によりリアル・タイム・ピ
ッチ・シフティングを行う信号処理システム５０のブロ
ック図を示す。信号処理システム５０は、任意のシグマ
・デルタ・アナログ／デジタル・コンバータ（ＡＤＣ）
５１，任意のシグマ・デルタ・デジタル／アナログ・コ
ンバータ（ＤＡＣ）５２および適応型ピッチ・シフタ６
０を含む。ＡＤＣ５１は、「ＡＮＡＬＯＧ ＩＮＰＵＴ
ＳＩＧＮＡＬ」と記された信号を受け、それに応答し
てレートｆS でｍビットのデジタル符号を与える。ＤＡ
Ｃ５２は、「ＤＩＧＩＴＡＬ ＰＩＴＣＨ−ＳＨＩＦＴ
ＥＤ ＯＵＴＰＵＴ ＳＩＧＮＡＬ」と記されたｍビッ
トの信号を受け、それに応答して「ＡＮＡＬＯＧ ＯＵ
ＴＰＵＴ ＳＩＧＮＡＬ」と記されたアナログ出力信号
を与える。ＡＤＣ５１およびＤＡＣ５２は、アナログ入
力信号をピッチ・シフトし、かつアナログ出力信号を与
えるために用いることができるが、既存のデジタル信号
をピッチ・シフトするために必要ではない。シグマ・デ
ルタＡＤＣおよびＤＡＣは当技術分野で周知であり、さ
らに詳しく説明しない。
【００１３】ピッチ・シフタ６０は、適応型ピッチ推定
器６１，可変サイズ・データ・バッファ６２および補間
回路６３を含む。適応型ピッチ推定器６１は、「ＤＩＧ
ＩＴＡＬ ＩＮＰＵＴ ＳＩＧＮＡＬ」と記されたＡＤ
Ｃ５１のｍビット出力を受ける入力と、信号ｆS を受け
るサンプリング・レート入力と、「ＢＵＦＦＥＲ ＳＩ
ＺＥ」と記された信号を与える出力とを有する。可変サ
イズ・バッファ６２は、ＤＩＧＩＴＡＬ ＩＮＰＵＴ
ＳＩＧＮＡＬを受ける入力と、ＢＵＦＦＥＲＳＩＺＥを
受ける制御入力と、ｍビット出力とを有する。補間回路
６３は、可変サイズ・バッファ６２の出力に接続された
データ入力と、ＢＵＦＦＥＲ ＳＩＺＥを受ける制御入
力と、信号ｆS を受けるサンプリング・レート入力と、
ピッチ・シフティング比ｒを受けるピッチ・シフティン
グ入力と、「ＰＩＴＣＨ−ＳＨＩＦＴＥＤ ＤＩＧＩＴ
ＡＬ ＯＵＴＰＵＴ ＳＩＧＮＡＬ」と記されたｍビッ
ト信号をＤＡＣ５２の入力に与える出力とを有する。
適応型ピッチ推定器６２は、ＤＩＧＩＴＡＬ ＩＮＰＵ
Ｔ ＳＩＧＮＡＬの基本周波数を連続的に推定し、ＢＵ
ＦＦＥＲ ＳＩＺＥを可変サイズ・バッファ６２および
補間回路６３に与える。適応型ピッチ推定器６１は、Ｄ
ＩＧＩＴＡＬ ＩＮＰＵＴ ＳＩＧＮＡＬと高調波的に
関連するように、すなわちＤＩＧＩＴＡＬ ＩＮＰＵＴ
ＳＩＧＮＡＬにおける基本周波数のサンプル・レート
ｆS で周期の整数倍に等しくなるように、ＢＵＦＦＥＲ
ＳＩＺＥを変更する。この意味で、基本周波数とは最
大振幅の周波数成分に等しい。図示の実施例では、整数
値は１に等しいが、他の実施例ではより大きい整数でも
よい。図２および図４は完全に正弦の入力信号を示した
が、しかし、一般に、ＤＩＧＩＴＡＬ ＩＮＰＵＴ Ｓ
ＩＧＮＡＬはトーンのスペクトルを含む。従って、信号
処理システム５０は、最も大きなトーンである基本周波
数に適応する。
【００１４】適応型ピッチ推定器６１は、ＤＩＧＩＴＡ
Ｌ ＩＮＰＵＴ ＳＩＧＮＡＬの基本周波数を推定し
て、それに高調波的に関連するＢＵＦＦＥＲ ＳＩＺＥ
を与える任意の構造でもよい。適応型ピッチ推定器６１
は、ハードウェア回路で構築できるが、ＤＩＧＩＴＡＬ
ＩＮＰＵＴ ＳＩＧＮＡＬに対して信号処理命令を実
行するデジタル・プロセッサによって一般に構築され
る。好ましくは、適応型ピッチ推定器６１は、適応型ピ
ッチ推定器６１のブロック図を示す図６に示されるよう
に構築される。適応型ピッチ推定器６１は、可変乗算器
７０，２次適応型無限インパルス応答（ＩＩＲ）フィル
タ７１，加算素子７２およびピッチ対バッファ・サイズ
・テーブル(pitch-to-buffer size table)７３を含む。
フィルタ７１は、ＤＩＧＩＴＡＬ ＩＮＰＵＴ ＳＩＧ
ＮＡＬを受けるデータ入力と、「ｅ（ｋ）」と記された
信号を受けるフィードバック入力と、データ出力とを有
する。乗算器７０は、ＤＩＧＩＴＡＬ ＩＮＰＵＴ Ｓ
ＩＧＮＡＬを受ける乗数入力と、信号ｅ（ｋ）を受ける
被乗数入力と、それらの積を与える出力とを有する。加
算素子７２は、乗算器７０の出力に接続された正入力
と、フィルタ７１の出力に接続された負入力と、信号ｅ
（ｋ）を与える出力とを有する。テーブル７３は、フィ
ルタ７１の係数出力に接続された入力と、信号ＢＵＦＦ
ＥＲ ＳＩＺＥを与える出力とを有する。
【００１５】フィルタ７１は、そのフィードバック入力
によって絶えず適応される帯域通過ＩＩＲフィルタであ
る。適応型ピッチ推定器６１は、誤差信号ｅ（ｋ）を最
小限に抑えるように試み、この誤差信号は、フィルタ７
１の係数がその基本周波数を中心としたときに最小とな
る。また、乗算器７０もフィルタ７１によって生じる減
衰を考慮するように適応される。次に、テーブル７３は
信号ｅ（ｋ）を受け、与えられたサンプル周波数で基本
周波数の周期の整数値に等しくなるようにＢＵＦＦＥＲ
ＳＩＺＥを与える。
【００１６】図５に戻って、可変サイズ・バッファ６２
は、最も高い予想基本周波数で少なくとも１つのＤＩＧ
ＩＴＡＬ ＩＮＰＵＴ ＳＩＧＮＡＬのサイクルを含む
ことができる十分大きな任意の長さのバッファである。
従来のデジタル信号処理システムで構築される場合、可
変サイズ・バッファ６２はランダム・アクセス・メモリ
（ＲＡＭ）の連続する番地で構築される。バッファ６２
の開始アドレスはメモリ内の固定番地であるが、最終ア
ドレスはＢＵＦＦＥＲ ＳＩＺＥに応じて変化する。図
示の実施例では、バッファ６２は最小の１２８個の１６
ビット・データ・ワードから最大の２０４８個の１６ビ
ット・データ・ワードまで変化する。
【００１７】補間回路６３は、可変サイズ・バッファ６
２からｍビット・データを受け、それに対して補間変換
を行い、ｆS のレートでピッチ・シフトされたＤＩＧＩ
ＴＡＬ ＯＵＴＰＵＴ ＳＩＧＮＡＬを与える。また、
サンプル・レート変換器６３はハードウェア回路でもよ
いが、ＤＩＧＩＴＡＬ ＩＮＰＵＴ ＳＩＧＮＡＬに対
して信号処理命令を実行するデジタル信号プロセッサに
よって一般に構築される。好ましくは、補間回路６３
は、Sangil Park による"Digital Sample-Rate Convert
ers," SAE Technical Paper Series, International Co
ngress and Exposition, 1991 で開示されるような時変
係数マトリクス(time-varying coefficient matrix) を
有する有限インパルス応答（ＦＩＲ）フィルタを利用し
て構築される。各係数バンクは、ブラックマン・ハリス
・ウィンドウ(Blackman-Harris window)によって修正さ
れたｓｉｎｘ／ｘ応答を構築する。補間回路６３内の各
フィルタの係数の数は適応的に変化し、ＢＵＦＦＥＲ
ＳＩＺＥに等しい。
【００１８】ピッチ・シフタ６０は、バッファ・サイズ
を基本周波数に整合させないことによって生じる不連続
正を防ぐことにより、ＤＩＧＩＴＡＬ ＯＵＴＰＵＴ
ＳＩＧＮＡＬのひずみを低減する。従って、最適バッフ
ァ・サイズにより、ピッチ・シフティング中に生じる最
小限のひずみ量が保証される。この改善については、図
５の信号処理システム５０の利点を示すデジタル信号の
タイミング図を示す図７からわかる。図７は、図３およ
び図４について示したサンプル・レート変換方法によっ
て生じる「ＤＡＴＡ ＯＵＴ１」と記された第１波形を
示す。サンプル・ポイントＳ１において、ＩＮＰＵＴ
ＰＯＩＮＴＥＲがＯＵＴＰＵＴ ＰＯＩＮＴＥＲをオー
バランすることによって不連続性が生じる。Ｓ１におい
て、固定バッファ・サイズ（ＦＩＸＥＤ ＢＵＦＦＥＲ
ＳＩＺＥ）に等しいサンプル数が経過する。対照的
に、信号処理システム５０が出力として与える「ＤＡＴ
ＡＯＵＴ２」と記された波形では、信号ＢＵＦＦＥＲ
ＳＩＺＥによってバッファ・サイズは「適応バッファ・
サイズ（ＡＤＡＰＴＩＶＥ ＢＵＦＦＥＲ ＳＩＺ
Ｅ）」と記されたサイズまで低減される。ＡＤＡＰＴＩ
ＶＥ ＢＵＦＦＥＲ ＳＩＺＥは、データ入力信号の基
本周波数の周期を整合させる。従って、１つの完全な波
形が可変サイズ・バッファに格納され、Ｓ２において不
連続性は全く（またはほんのわずかしか）発生しない。
【００１９】前述のように、ピッチ・シフタ６０の機能
は、所要の信号処理機能またはその組合せを行うべく命
令を実行するデジタル信号プロセッサにより、ハードウ
ェア回路で構築できる。一例として、図８は図５の信号
処理システム６０を構築するためのデジタル信号処理シ
ステム８０のブロック図を示す。しかし、他の信号処理
構成も可能であり、信号処理機能の選択は用途に応じて
異なる。
【００２０】信号処理システム８０は、デジタル信号プ
ロセッサ（ＤＳＰ）８１，システム・バス８２，入力／
出力（Ｉ／Ｏ）ブロック８３，プログラム・メモリ８４
およびデータ・メモリ８５を含む。ＤＳＰ８１は、Moto
rola Inc. 製のDSP56001デジタル信号プロセッサなど、
図６のＩＩＲフィルタ７１および図５の補間回路６３の
ＦＩＲフィルタの効率的な構築のためにモジュロ・アド
レッシング(modulo addressing) 機能を有する汎用ＤＳ
Ｐである。ＤＳＰ８１は、システム・バス８２を介して
Ｉ／Ｏブロック８３，メモリ８４，８５に対してアドレ
ス，制御およびデータ信号の受け渡しを行う。ＤＳＰ８
１は、「ＳＳＩ」と記された入力信号ラインを介してＩ
／Ｏブロック８３から割込信号を受ける割込入力を有す
る。Ｉ／Ｏブロック８３は、ＤＩＧＩＴＡＬ ＩＮＰＵ
Ｔ ＳＩＧＮＡＬを受ける入力と、ＰＩＴＣＨ ＳＨＩ
ＦＴＥＤ ＤＩＧＩＴＡＬ ＯＵＴＰＵＴ ＳＩＧＮＡ
Ｌを与える出力とを有する。あるいは、Ｉ／Ｏ動作は、
アナログ信号を処理するためＡＤＣおよびＤＡＣを介し
て行うことができる。Ｉ／Ｏブロック８３は、ｆSの各
周期毎に１回割込を発生し、実行されるピッチ・シフテ
ィングに関連するさまざまな信号を濾波する。ＤＳＰ８
１は、与えられた用途で用いられるｆS の特定の値に基
づいて、システム・バス８２を介してＩ／Ｏブロック８
３をプログラムする。必要ならば、データを正しいまた
は予定のフォーマットでＤＳＰ８１に入力できるよう
に、Ｉ／Ｏブロック８３は、ＡＥＳ／ＥＢＵ(Audio Eng
ineeringSociety/European Broadcaster's Union)フォ
ーマットなど異なる種類のデータ・フォーマットを従来
のパルス符号変調（ＰＣＭ）フォーマットに変換でき
る。メモリ８４は、ＤＳＰ８４によって実行され、ピッ
チ・シフティングおよび他の信号処理機能を行うための
命令を格納する不揮発性メモリである。この目的のた
め、メモリ８４は、ＤＳＰ８１に図５および図６に示し
た信号処理機能を行わせるため、「ＳＩＧＮＡＬ ＰＲ
ＯＣＥＳＳＩＮＧ ＣＯＤＥ」と記されたエリア８８を
含む。DSP56001アセンブリ言語の命令を付録Ａに示す。
【００２１】メモリ８５は、パラメータ，フィルタ係数
などを格納するために用いられるメモリ番地を含むラン
ダム・アクセス・メモリ（ＲＡＭ）である。ピッチ・シ
フティングについて特に関係のある３つのエリアを示
す。第１エリアは、図５の可変サイズ・バッファを構築
し、そのため同じ参照番号が付されている。バッファ６
２は、最大バッファ・サイズ、すなわち図示の実施例で
は２０４８個の１６ビット・ワードについての連続する
アドレス番地を含む。バッファ６２のサイズは、最終ア
ドレス、すなわちバッファ・ポインタが「ラップ(wrap)
する」アドレスを変えることによって適応的に決められ
る。ＤＳＰ８１では、バッファ６２のモジュラスは、ラ
ッピングが自動的に行われ、かつＳＩＧＮＡＬ ＰＲＯ
ＣＥＳＳＩＮＧ ＣＯＤＥ８８から見えないように、適
応的に変えられる。「ＣＯＥＦＦＩＣＩＥＮＴ ＢＡＮ
Ｋ」８９と記された別のエリアは、図４の補間回路６３
によって用いられる係数のバンクを含む。第３エリア
は、ピッチ対バッファ・サイズ・テーブル７３を含み、
図８においてそのように記される。他の実施例では、係
数バンク８９およびピッチ対バッファ・サイズ・テーブ
ル７３は不揮発性メモリ８４にあってもよい。
【００２２】本発明の１形態では、信号処理システム
（５０）は、アナログ入力信号を受ける入力と、サンプ
ル・クロック信号を受けるクロック入力端子と、デジタ
ル入力信号を与える出力端子とを有するアナログ／デジ
タル・コンバータ（ＡＤＣ）（５１）をさらに含んで構
成される。
【００２３】本発明の別の形態では、信号処理システム
（５０）は、補間回路（６３）の出力端子に結合された
入力端子と、サンプル・クロック信号を受けるクロック
入力端子と、ピッチ・シフトされたアナログ出力信号を
与える出力端子とを有するデジタル／アナログ・コンバ
ータ（ＤＡＣ）（５２）をさらに含んで構成される。本
発明のさらに別の形態では、適応型ピッチ推定器は、可
変乗算器（７０），適応型無限インパルス応答（ＩＩ
Ｆ）フィルタ（７１），加算素子（７２）および変換手
段（７３）によって構成される。可変乗算器（７０）
は、デジタル入力信号を受ける乗数端子と、誤差信号を
受ける被乗数端子と、出力端子とを有する。適応型ＩＩ
Ｒフィルタ（７１）は、デジタル入力信号を受けるデー
タ入力端子と、誤差信号を受けるフィードバック入力端
子と、出力端子とを有する。加算デバイス（７２）は、
可変乗算器（７０）の出力端子に結合された正入力端子
と、適応型ＩＩＲフィルタ（７１）のフィルタ出力端子
に結合された負入力端子と、誤差信号を与える出力端子
とを有する。変換手段（７３）は、加算素子（７２）に
結合され、誤差信号に応答してバッファ・サイズ信号を
与える。
【００２４】本発明のさらに別の形態では、可変サイズ
・バッファ（６２）は、メモリ（８５）の所定の数の番
地と、格納手段（８１，８３）とからなる。所定の数の
メモリ（８５）の番地のアクティブな番地の数は、バッ
ファ・サイズ信号に相当する。格納手段（８１，８３）
は、メモリ（８５）の所定の数の番地に結合され、メモ
リ（８５）の所定の数の番地の開始アドレスから、バッ
ファ・サイズ信号によって開始アドレスからオフセット
された最終アドレスまでデジタル入力信号を、サンプル
・クロック信号に同期して順次格納する。
【００２５】本発明のさらに別の形態では、格納手段
（８１，８３）は、モジュロ・アドレッシング機能を有
するデジタル信号プロセッサ（ＤＳＰ）（８１）からな
る。
【００２６】本発明のさらに別の形態では、補間回路
（６３）は、可変ピッチ・シフティング比を受けるサン
プリング・レート入力端子をさらに有する。
【００２７】本発明のさらに別の形態では、信号処理シ
ステム（５０）は、アナログ入力信号をサンプリング
し、かつそれに応答してデジタル入力信号を与える入力
変換手段（５１）をさらに含んで構成される。
【００２８】本発明のさらに別の形態では、入力変換手
段（５１）は、シグマ・デルタ・アナログ／デジタル・
コンバータ（ＡＤＣ）（５１）からなる。
【００２９】本発明のさらに別の形態では、信号処理シ
ステム（５０）は、ピッチ・シフトされたデジタル出力
信号に応答してピッチ・シフトされたアナログ出力信号
を与えるため補間手段（６３）に結合された出力変換手
段（５２）をさらに含んで構成される。
【００３０】本発明のさらに別の形態では、出力変換手
段（５２）は、シグマ・デルタ・デジタル／アナログ・
コンバータ（ＤＡＣ）（５２）からなる。
【００３１】本発明の別の形態では、変更する段階は、
可変サイズ・バッファ（６２）の可変サイズを変更し
て、推定された基本周波数の整数個の周期についてデジ
タル入力信号を格納する段階からなる。
【００３２】本発明のさらに別の形態では、補間する段
階は、可変サイズ・バッファ（６２）に格納されたデジ
タル入力信号を補間して、可変ピッチ・シフティング比
に基づいてピッチ・シフトされたデジタル出力信号を与
える段階からなる。
【００３３】本発明について好適な実施例の観点から説
明してきたが、本発明は多くの点で修正でき、具体的に
説明してきた実施例以外の多くの実施例が可能であるこ
とが当業者に明らかである。例えば、図５に示した以外
の他の適応型ピッチ推定器や、本明細書で説明した以外
の他の補間回路も利用できる。また、信号処理システム
５０は、異なるＤＳＰシステムまたはハードウェアおよ
びソフトウェアの異なる組合せで構築できる。従って、
特許請求の範囲は、本発明の真の精神および範囲に入る
本発明に一切の修正を含むものとする。 付録 A " Adaptive Pitch Estimation Subroutine" pitch movep x: input,a move a1,x:(r3)+ ;Save Xk to mem and point Xk-1 move x:(r3)+,x1 y:(r7)+n7,y1 ;Get Xk-1 to X1, point Xk-2 ;move Wk/2 into y1, point Ratio mpy x1,y1,a ;A = (Wk/2)*Xk-1 ;move X'k-1 into B and point to ;X'k-2 move a,x0 ;X0 = (Wk/2)*Xk-1 move y:(r7)+,y0 ;move Ratio into y0, point - ;(1-r**2)/ 2 mpy x0,y0,a y:(r5)+,x0 ;make Ratio*Wk/2*Xk- 1,x0 = X'k- ;1,point X'k-2 move y:(r5),y0 ;move X'k-2 into y0 mac x0,y1,a x:(r3)+,x0 y:(r7)+,y1 ;mac X'k-1*Wk/2 & Ratio*Xk ;1*Wk/2 ;move Xk-2 to x0, point Xk ;make Y1 = -(1-r**2)/2, point ; -(r**2)/2 mac x0,y1,a y:(r7)+,x0 ;Mac -.19*Xk-1, x0 = -.81 and point to ;Ek move (r7)+n7 ;point to Dk mac x0,y0,a y:(r7)-n7,y0 ;Mac -(r**2)/2*X"k-2, Dk = y0,point ;Ek asl a x:(r3)+, x1 ;correct to make X'k, get Xk, point ;Xk-1 move a,y:(r5)- ;save X'k to memory, overwriting mpy x1,y0,b ;multiply Dk*Xk = Yk sub a,b ;subtract Dk*Xk-X'k = Ek move b,y:(r7)+ ;save Ek & point Wk move x:(r3)+,x1 ;move Xk-1 into x1,point Xk-2 for ;update move #ratio,y0 ;put (1-r**2)/(1+r*2) into y0 mpy x1,y0,a y:(r5)+,y0 ;Mpy #ao2*Xk-1 to A, move X'k-1 ;into y0 add y0,a #mu1,x1 ;Make Ak = #ao2*Xk-1 + X'k- 1, ;make x1 = u1 asr a ;divide Ak by two to prevent ;overflow and #$bf,ccr ;clear limit bit to check overflow move a,y0 ;move Ak into y0 mpy x1,y0,a b,x0 ;multiply (Ak/2)*u1, x0 = Ek move a,x1 ;move Ak*mu = x1 mpy x0,x1,a y:(r7)+,x0 ;Mac Ak*mu*Ek, move Wk/2 to ;x0, point dk move #$7fffff,y0 ;y0 = 1. to make Dk = 1 add x0,a y0,y:(r7)- ;Find Wk+1 and save 1 to Dk+1, ;point Wk and #$bf,ccr ;clear limit bit move a,y:(r7) ;save Wk+1 and no pointer change move (r3)+ ;point to Xk move x:(r3)-,b Y:(r5),y0 ;move Xk into b and ;move X'k into y0 move y:dk,y1 ;move Dk into y1 mpy y0,y1,a #mu2,x0 ;Multiply X'K*Dk, move mu2 into ;x0 sub a,b move b,x1 ;Xk-X'k*Dk move y:(r5),x1 ;move Xk into x1 mpy x1,x0,a b,y:err2 ;Xk*mu2, move error term into ;memory move a,x1 move b,y1 ;move error and Xk*mu2 into ;registers mpy x1,y1,a y:dk,y0 ;Xk*mu2*err2 add y0,a ;DK+1 = Dk + Xk*mu2*err2 move a,y:dk ;Store Dk+1 movep a,x:output rts "Interpolation Main Routine" inter clr a ;you'll need this soon... movep a,X:M_BCR ;BCR = 0, no wait states movec a,sp ;init stack pointer movec a,sr ;clear loop flag move a,X:M_PCC ;zero PCC to cycle it,reset SSI movep #$4104,X:M_CRA ;16-bit words,2 words/frame, ;SSI Clk = osc/4/(4+1) = osc/20 movep #$F1B0,X:M_CRB ;Tx/Rx enabled, both Ints. enabled ;normal,cont.clk,async,Rx,FS(bit) ;Tx,FS(word),MSB out 1st,int clk movep #$01FF,X:M_PCC ;enable all SSI & SCI functions "Initialize all pointers" move #InBuffer,r0 ;r0 points to input data move #InBuffLen-1,m0 ;InBuff is a circular buffer move m0,m1 ;filter ptr needs same modulus bset #1,r7 ;flag set = nothing to do... movep #$3000,X:M_IPR ;set SSI Interrupt Priority Level andi #$FC,MR ;unmask all interrupt levels loop jset #1,r7,* ;now, loop waiting for data... "Interpolate Next SSI_Tx Sample" SSI_TX movep Y:RD_CNTR,x0 ;x0 = delay in ticks from ext. cntr m ove #K_PTR,y0 ;y0 = mpy constant to adjust ptr. mpyr x0,y0,a r0,r1 ;compute ptr to filter coeff.s ;r0 may change...r1 = input ptr move a1,r4 ;r4 will point into coeff. table bset #1,r7 ;set flag for news ample needed " APPLY FILTER" clr b X:(r1)+,X0 Y:(r4)+,Y0 ;get data, coeff, init B rep m0 mac x0,y0,b X:(r1)+,X0 Y:(r4)+,Y0 ;apply filter macr x0,y0,b ;leave next output in" B" jmp loop end
【図面の簡単な説明】
【図１】従来技術で周知の直接方法によるピッチ・シフ
タで用いられるバッファ・システムの概念図である。
【図２】図１のバッファ・システムを利用するピッチ・
シフタの欠点を示すデジタル信号のタイミング図であ
る。
【図３】従来技術で周知のサンプル・レート変換方法に
よるピッチ・シフタで用いられるバッファ・システムの
概念図である。
【図４】図３のバッファ・システムを利用するピッチ・
シフタの欠点を示すデジタル信号のタイミング図であ
る。
【図５】本発明によりリアル・タイム・ピッチ・シフテ
ィングを行う信号処理システムのブロック図である。
【図６】図５の適応型ピッチ推定器のブロック図であ
る。
【図７】図５の信号処理システムの利点を示すデジタル
信号のタイミング図である。
【図８】図５の信号処理システムを構築するためのデジ
タル信号処理システムのブロック図である。
【符号の説明】
５０ 信号処理システム ５１ シグマ・デルタ・アナログ／デジタル・コンバー
タ（ＡＤＣ） ５２ シグマ・デルタ・デジタル／アナログ・コンバー
タ（ＤＡＣ） ６０ 適応型ピッチ・シフタ ６１ 適応型ピッチ推定器 ６２ 可変サイズ・データ・バッファ ６３ 補間回路 ７０ 可変乗算器 ７１ ２次適応型無限インパルス応答（ＩＩＲ）フィル
タ ７２ 加算素子 ７３ ピッチ対バッファ・サイズ・テーブル ８０ デジタル信号処理システム ８１ デジタル信号プロセッサ（ＤＳＰ） ８２ システム・バス ８３ 入力／出力（Ｉ／Ｏ）ブロック ８４ プログラム・メモリ ８５ データ・メモリ ８８ 信号処理コード ８９ 係数バンク

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 リアル・タイム・ピッチ・シフティング
    を行う信号処理システム（５０）であって：デジタル入
    力信号を受ける入力端子と、サンプル・クロック信号を
    受けるサンプリング・レート入力端子と、バッファ・サ
    イズ信号を与える出力端子とを有する適応型ピッチ推定
    器（６１）であって、前記適応型ピッチ推定器（６１）
    は、前記デジタル入力信号の基本周波数の周期を前記サ
    ンプルクロック信号の周期で除した値の整数倍に等しく
    なるように前記バッファ・サイズ信号を与える適応型ピ
    ッチ推定器（６１）；前記デジタル入力信号を受けるデ
    ータ入力端子と、前記バッファ・サイズ信号を受けるた
    め前記適応型ピッチ推定器（６１）の前記出力に結合さ
    れたサイズ入力端子と、出力端子とを有する可変サイズ
    ・バッファ（６２）；および前記可変サイズ・バッファ
    （６２）の前記出力端子に結合されたデータ入力端子
    と、ピッチ・シフトされたデジタル出力信号を与える出
    力端子とを有する補間回路（６３）；によって構成され
    ることを特徴とする信号処理システム（５０）。
  2. 【請求項２】 リアル・タイム・ピッチ・シフティング
    を行う信号処理システム（５０）であって：デジタル入
    力信号を受ける入力と、前記デジタル入力信号の基本周
    波数に相当するバッファ・サイズ信号を与える出力とを
    有する適応型ピッチ推定器（６１）；前記デジタル入力
    信号を受けるデータ入力と、前記バッファ・サイズ信号
    を受けるサイズ入力と、出力とを有する可変サイズ・バ
    ッファ（６２）；およびピッチ・シフティング比に基づ
    いて第１ピッチから第２ピッチに前記可変サイズ・バッ
    ファ（６２）からのサンプルを変換し、かつそれに応答
    してピッチ・シフトされたデジタル出力信号を与えるた
    め、前記可変サイズ・バッファ（６２）の前記出力に結
    合された補間手段（６３）；によって構成されることを
    特徴とする信号処理システム（５０）。
  3. 【請求項３】 リアル・タイム・ピッチ・シフティング
    を行う方法であって：サンプル・クロック・レートでデ
    ジタル入力信号を受ける段階；それに関連する可変サイ
    ズを有する可変サイズ・バッファ（６２）の連続する番
    地に前記デジタル入力信号を格納する段階；前記デジタ
    ル入力信号の基本周波数を適応的に推定して、被推定基
    本周波数を与える段階；前記被推定基本周波数に応答し
    て、前記可変サイズ・バッファ（６２）の前記可変サイ
    ズを変更する段階；および前記可変サイズ・バッファ
    （６２）に格納された前記デジタル入力信号を補間し
    て、ピッチ・シフトされたデジタル出力信号を与える段
    階；によって構成されることを特徴とする方法。
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