JPS63245129A - デジタルアナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分胃〉 本発明はデジタルアナログ変換器に係り、特にデジタル
オーディオ信号をアナログ音声信号に変換する際に用い
て好適なデジタルアナログ変換器に関する。

〈従来技術〉 コンパクトディスクプレーヤ（ＣＤプレーヤ）やデジタ
ルテープ録音・再生装置（ＤＡＴ装置）ではデジタルで
表現された音楽信号をアナログ信号に変換して出力する
必要がある。

一般に使用されている音楽再生用のデジタルアナログ変
換＠　（ＤＡ変換器という）は第３９図に示すように、
サンプリング周期で入力されろデジタルデータＤＴを直
流電流Ｉ０に変換するデジタル・電流変換部１と、サン
プリングパルスＰ、が発生する毎に電流Ｉ０を電圧Ｓ０
（第４０図参照）に変換してホールドする電流・電圧変
換器２と、出力電圧Ｓ。を連続した清めらかなアナログ
信号ＳＡに成形して出力するローパスフィルタ３を有し
て構成されている。尚、電流・電圧変換器２におけるス
イッチＳＷの可動接点はサンプリングパルスＰ９により
切り替わり、図示のａ接点状態で積分器を構成して電流
Ｉ０に応じた電圧Ｓ０を発生し、又す接点状態ではホー
ルド回路を構成して該電圧を保持する。

〈発明が解決しようとしている問題点〉かかる音楽再生
用のＤＡ変換器で最も問題となるのはデジタルデータを
電流値に変換する変換精度とその変換スピード及びロー
パスフィルタによる位相歪である。

このうち、変換精度と変換スピードはＬＳＩのハイスピ
ード化とトリミング技術の進歩により向上し問題はない
。しかし、ローパスフィルタによる位相歪に対してはデ
ジタルフィルタの採用により軽減できるとはいうものの
、構成上存在する以上これを無くすことができない。

第４１図は位相歪の説明図であり、第４１図（ａｌは原
オーディオ信号波形５ａと、ＩＫＨｚ成分波形５ｂと、
８ＫＨｚ成分波形５Ｃを示し、第４１図（ｂ）はローパ
スフィルタ３（第３９図）から出力されろオーディオ信
号波形６ａと、ＩＫＨｚ成分波形６ｂと、８ＫＨｚ成分
波形６Ｃを示している。

この波形図かられかるように８ＫＨｚ成分の位相の遅れ
が存在するため出力オーディオ信号６ａば原オーディオ
信号５ａに比べて異なったものとなり、特に高周波にお
いての位相歪は大きく、ローパスの存在は多大の音質劣
化をを招来する。

又、パルス状信号が入力された時のローパスフィルタ出
力は第４２図に示すように立ち上がり部７ａで緩慢にな
ると共にエンベロープ部７ｂ及び立ち下がり部７Ｃで振
動が発生する。このため、インパルス的な変化の多い音
楽信号が入力されると音質が大きく変化し、時としてリ
ズム感まで異なってしまう。

以上から、本発明の目的はローパスフィルタを除去でき
る新型のＤＡ変換器を提供することである。

本発明の別の目的は位相歪の無い連続アナログ信号を発
生することができるＤＡ変換器を提供することである。

く問題点を解決するための手段〉 第１図は本発明の概略説明図である。

１１は所定時間間隔でデジタルデータを発生するデジタ
ル信号発生部、１２は単位パルス応答信号発生器、１３
はデジタル信号発生部と単位パルス応答信号発生器に接
続された乗算部、１４は乗算部から出力される複数の信
号を合成してアナログ信号ＳＡを出力する合成部である
。

く作用〉 単位パルス応答信号発生器１２から単位パルス応答信号
を所定時間毎に順次発生すると共に、デジタル信号発生
部１１から前記所定時間毎にデジタルデータＤＴを発生
し、乗算部１３である時刻において発生する単位パルス
応答信号に前記所定のデジタル値を乗算し、該乗算部よ
り出力される前記デジタルデータが乗算された各単位パ
ルス応答信号を合成してアナログ信号ＳＡを出力する。

〈実施例〉 第２図に示すように時間軸を所定時間ΔＴ毎に区分し、
各タイムスロットＴｋ（ｉ＝・・Ｔ−４，Ｔ−３，Ｔ−
２９７−１，’ｒ０．　’ｒ、、　’ｒ２．　’ｒ３．
　’ｒ４．　　・・・・）におけろ離散時間信号値（デ
ジタル値）を第３図に示すようにｖｋとすれば離散時間
信号ＲＴＳに対する連続時間信号は、時々刻々と入力さ
れるデジタルデータｖ３によって重み付けされたパルス
応答信号を時間軸に沿って重ね合わせろことによって得
られろ。

第４（ａ）はタイムスロットＴ　における単位パルス信
号であり、第４（ｂ）は単位パルス信号、に対する単位
パルス応答信号波形で、１実施例としての信号波形であ
る。尚、注目すべきは単位パルス応答信号は時間軸上−
■から＋ω迄全全区間渡って存在し、かつ時刻がタイム
スロットＴ０から一■あるいは＋ωに向かうに従って急
激に減衰する点である。

以上から、第３図に示す離散時間（＝号ＲＴＳのうちタ
イムスロット’ｊ、、　Ｔｏ、　Ｔ工におけるデジタル
データＶ−，，Ｖｏ、　Ｖ、のみに着目すると、各デジ
タルデータＶ−，，Ｖ。、■、に対するパルス応答信号
Ｓｊ、、ＳＰ０．ＳＰ、は第５図の点線、実線、一点鎖
線で示すようになるから、これらを古いタイムスロット
Ｔ、から時間ΔＴ毎に順に（ｋ＝−■、・・−２，−１
，０，１，２，・・ＯＯ）合成して出力することにより
３つのデジタルデータＶ−，，Ｖｏ、　Ｖ、に対する連
続時間信号が得られる。

尚、第５図における各パルス応答信号ｓｐ−，，ｓＰｏ
、ＳＰ工はそれぞれ単位パルス応答信号（第４［ｂ）参
照）　ヲｖ−，，ｖｏ、　ｖ１倍Ｌｌもノテアル。

以上はデジタルデータが３つの場合であるが、全タイム
スロットにおけるデジタルデータを考慮する場合も同様
に連続時間信号が得られる。尚、パルス応答信号が急激
に減衰することを考えると各タイムスロットで合成すべ
きパルス応答信号は高々９個程度で十分である。すなわ
ち、現時刻のタイムスロットをＴｋとすれば、タイムス
ロットＴつ一４〜Ｔｋ＋４におけろ９つのデジタルデー
タに対するパルス応答信号を合成すればＴＫにおいて十
分に精度のよい連続時間信号が得られる。

第６図は本発明にかかるデジタルアナログ変換器のブロ
ック図であり、１チャンネル分（たとえばＬ−チャンネ
ル）を示している。図中、１１はデジタル信号発生部、
１２は単位パルス応答信号発生器、１３はデジタル信号
発生部と単位パルス応答信号発生器に接続された乗算部
、１４は乗算部から出力される複数の信号を合成してア
ナログ信号ＳＡを出力する合成部である。

デジタル信号発生部１１は各種クロック信号を発生する
と共に、所定時間（サンプリング時間）へＴ間隔でデジ
タルデータｖｋ（第３図参照）を発生するデータ出力部
１１ａと、ｎ段（第６図では９段）のシフトレジスタ部
１１ｂとｎ段のラッチ部１１　ｃで構成されている。シ
フトレジスタ部１１ｂはデジタルデータを１６ピツトと
すれハ各段にビットシリアルにデータをシフトする１６
ビツトのシフトレジスタ１　ｌ　ｂ−４〜１１ｂ４を有
し、ラッチ部１１ｃは各段に１６ビツトのラッチ回路１
１　ｃ−４〜１１Ｃ４を有している。データ出力部１１
ａはサンプリング時間間隔でデジタルデータ（し−チャ
ンネルデータ）ＤＴＬをビットシリアルに順次データ線
１０に出力すると共に、ビットクロック信号ＢＣＬＫに
同期して所定のタイミングでシフトクロックＢ　ＣＬ　
ＫＬを発生して各段のシフトレジスタ１　ｌ　ｂｋに記
憶されているデジタルデータを順次次段のシフトレジス
タ１１ｂｋ−１に転送させ、転送後ラッチクロックＬＣ
ＬＫを発生して各段のシフトレジスタ１１ｂｋの内容を
対応するラッチ回路１１　ｃｋにラッチさせる。尚、現
タイムスロットをＴｏ（第３図参照）とすれば、データ
出力部１１ａから４サンプリング時間後のタイムスロッ
トＴ４におけるデジタルデータｖ４が出力されるように
なっている。

従って、現タイムスロットをＴｏとすれば、シフトレジ
スタ１１ｂ−４及びラッチ回路１１　ｃ−４にはデジタ
ルデータｖ−４が記憶され、シフトレジスタ１１　ｊ、
及びラッチ回１ｆ＠１ｌｃ−３にはデジタルデータｖ−
３が記憶され、以下同様にシフトレジスタ１１ｂ４及び
ラッチ回路１１ｃ４にはデジタルデータ■４が記憶され
る。

単位パルス応答信号発生器１２は単位パルス応答信号で
ある第４図（ｂｌに示した信号を発生するものであり、
サンプリング時間であるΔＴ間隔で単位パルス応答信号
波形を分割しｎ個（たとえば９個）の部分波形信号ｓ−
４，ｓ−、、Ｓ−、、Ｓ−、、ＳＯ。

ｓ、、　ｓ２．　　ｓ、、　ｓ４（第４（ｂ）参照）を
それぞれサンプリング時間ΔＴ毎に繰り返し発生する部
分波形発生器１２．（ｋ＝−４，−３，・・４）を有し
ている。

第７図（ａ）は部分波形発生器１２−２から発生されろ
信号波形図であり、部分波形Ｓ−，の繰り返し波形とな
っている。又、第７図ｆｂ）は部分波形発生器１２゜か
ら発生される信号波形図であり、部分波形Ｓ０の繰り返
し波形となっている。第７図（ｃ）は部分波形発生器１
２１から発生される信号波形図であり、部分波形Ｓ１の
繰り返し波形となっている。

以上から、単位パルス応答信号発生器１２はサンプリン
グ時間ΔＴ毎に部分波形Ｓ、（ｋ＝−４〜４）、換言す
れば単位パルス応答信号ｓｐを発生して乗算部１３に入
力する。尚、９つの部分波形５ｋ（ｋ＝　　−４〜４）
を用い、それ息外の他の部分波形を用いない理由は他の
部分では単位応答信号が急激に減衰しては略ゼロとなり
、無視できるからである。

乗算部１３はｎ個（第６図では９個）の乗算型ＤＡ変換
器（単に乗算回路という）１３−４〜１３４を有し、乗
算回路１３−４はラッチ回路１１　ｃ−４に記憶された
デジタルデータと部分波形Ｓ−４とを乗算してアナログ
信号Ｍ−４を出力し、乗算回路１３−５はラッチ回路１
１　ｃ−３に記憶されたデジタルデータと部分波形Ｓ−
３とを乗算してアナログ信号Ｍ−，を出力し、以下同様
に各乗算回路１３５はラッチ回＃ｌｌｃ、に記憶された
デジタルデータと部分波形Ｓうを乗算してアナログ信号
Ｍ、を出力する。

従って、現タイムスロットをＴ。とすれば、各シフトレ
ジスタ１１ｂｋ及びラッチ回路１１０ｋにはデジタルデ
ータｖｋが記憶されるでいるから、各乗算回路１３．か
らＭｋ＝Ｓｋ−Ｖ、（ｋ＝−４，−３゜・・・、３，４
）で示されろアナログ信号がそれぞれ出力される。

合成部１４は周知のアナログ加算器の構成を有し、各乗
算回路１３−４〜１３４から出力されるアナログ信号Ｍ
、（＝Ｓ、・Ｒ，）を合成して出力する。

従って、タイムスロットＴ。において合成部１４から出
力されるアナログ信号（連続時間信号）ＳＡは、該タイ
ムスロットにおけるデジタルデータ■。

と部分波形信号Ｓ。とを乗算した信号（この信号は第５
図のタイムスロットＴ０におけろ実線部分Ｍ。

に対応する）と、タイムスロットＴ−１におけるデジタ
ルデータＶ−と部分信号３．とを乗算した信号（第５図
のタイムスロットＴ。における点線部分Ｍ−，に対応す
る）と、タイムスロットＴ、におけるデジタルデータ■
、と部分信号Ｓ１とを乗算した信号（第５図のタイムス
ロットＴ　における一点鎖線部分Ｍ、に対応する）等の
合成信号となる。

第８図は連続時間信号である原アナログ信号”０１１と
、原アナログ信号Ｓ。８をサンプリング時間ΔＴ毎にデ
ジタル化した離散時間信号ＲＴＳと、第６図に示す乗算
回路１３−１から出力されるアナログ信号Ｍ−，と、乗
算回路１３ｏから出力されるアナログ信号Ｍ。と、乗算
回路１３１から出力されるアナログ信号Ｍ１と、合成部
１４から出力される合成信号ＳＡの波形図である。

以上が本発明にかかるデジタルアナログ変換器の概略説
明である。

以後、第６図におけろ各部の詳細を説明する。

第９図は単位パルス応答信号発生器１２における各部分
波形発生９１２にのブロック図である。この部分波形発
生器は第７図に示すようにサンプリング時間ΔＴ毎に繰
り返しデジタル的に単位パルス応答信号の部分波形５Ｋ
（ｋ＝−４，−３，・・・・３．４）を発生するように
なっている。すなわち、カウンタ２１はサンプリング周
期で発生するリセットパルスＣＣＬＫにより計数値をク
リアされると共に、周波数ａ−ｆ、（ｆ、はサンプリン
グ周波数）のピットクロック信号Ｂ　ＣＬ　Ｋｐを計数
して次段のＲＯＭ２２のアドレス信号Ａ、を発生する。

ＲＯＭ２２には時間１／（ａ−ｆ、）の間隔でデジタル
化した部分波形Ｓｋのデジタル値がアドレス順に連続し
て記憶されているからカウンタ２１から出力されろアド
レス信号Ａｓが指示する記憶域から順次デジタルデータ
を読み取って出力すれば離散的な部分波形Ｓｋが得られ
、ａを大きくする程精度の良い部分波形信号Ｓｋが得ら
れる。尚、ａは４０以上で十分であり、この場合にはピ
ットクロックＢ　ＣＬ　Ｋｐとして通常のピットクロッ
クが使用できろ。

ＲＯＭ２２から出力されるデジタルデータは一旦ラッチ
回路２３によりラッチされ、ここで安定化された後ＤＡ
変換器２４に入力されてデジタル値に比例した大きさを
有する電流Ｉ０に変換、出力されろ。尚、カウンタ２１
の伝達スピード及びＲＯＭ２２のリードタイムが速い場
合にはラッチ回路２３は不要となる。

ＤＡ変換器２４から出力された電流■。は電流・電圧変
換器（ＩＶ変換器）２５により電流値に比例した電圧信
号に変換され、ついでローパスフィルタ２６で清めらか
な連続アナログ信号とされ、最後にバッファアンプ２７
により送り出しインピーダンスを小さくされた状態で部
分波形信号Ｓ、となって第６図に示した所定の乗算部ｆ
９１３Ｋに出力サレる。尚、バッファアン−／２７＋、
ｔｔｆｆ−パスフィルタ２６の出力インピーダンスが小
さい場合には不要である。又、部分波形信号Ｓ３は結果
として必要とされる波形になれば良いのでローパスフィ
ルタ２６での位相歪は問題ではない。換言すれば、ロー
パスフィルタ２６で波形が”なまる”分ＲＯＭ２２に記
憶するデジタルデータを補正すればよい。

この部分波形発生器１２ｋにおいてはカウンタ２１〜Ｄ
Ａ変換器２４はＩＣで構成されるが、その扱うビット数
が大きい程より清めらかな部分波形信号が得られる（８
ビツトで十分である）。又、カウンタ２１の出力Ｑ６〜
Ｑｘｘはサンプリング周期Ｔｓ（＝ΔＴ＝１／ｆｓ）毎
に同一時点で等しいデジタルデータをＲＯＭ２２から出
力しなければならないから、カウンタ２１及びその出力
はサンプリング周期で発生するリセットパルスＣＣＬＫ
（できろｔ！け短い方が好ましい）によりクリアされる
。

第１０図は８ビツト構成の部分波形信号発生器の実際の
回路図であり、第９図と同一部分には同一符号を付して
いる。第１０図において第９図と異なる点はアンドゲー
ト３１、アドレスシフト部３２が設けられている点であ
る。

さて、ラッチ回路２３はＲＯＭ２２から出力されるデー
タを安定してからホールドする必要がある。このためア
ンドゲート３１は周波数ａ−ｆ（ａ＝６４）のピットク
ロック信号Ｂ　ＣＬ　Ｋ二と周波数２　・ａ　−ｆ、の
クロック信号ＢＣＬＫｐ’　　（デジタルオーディオ機
器の場合には用意されている）の論理積をとってラッチ
クロック信号Ｌ　ＣＬ　ＫＰを発生する。

ところで、必要なＳ／Ｎ比を得るためには９種類の部分
波形信号５−４ｐ　ｓ−３，・・・・１ｓ６９　　・・
、Ｓ３．Ｓ４を発生すれば十分であるが、各部分波形信
号毎に９種類のＲＯＭを作成するのではマスク・コスト
が高（つき、しかも書き込み時間が相当長く掛かり好ま
しくない。そこで、１つのＲＯＭ２２を所定アドレス数
単位で（ａ　＝　６４であれば６４アドレス単位で）最
低９つの記憶域に区分し、各記憶域に部分波形信号５ｋ
（ｋ＝−４〜４）発生用のデジタルデータな記憶するよ
うにしている。この場合、カウンタ２１からは１〜６４
のアドレス信号しか発生できないから、アドレスバイア
ス回路３２のスイッチＳＷＩ〜ＳＷ４をオン／オフ設定
してアドレスをプルアップあるいはプルダウンして９種
類の各記憶域にアクセスできろよう（ζ構成している。

この第１０図に示す部分波形信号Ｓｋの最大出力ＳＫＭ
ＡＸは次式 ％式％（１） で与えられ、ＤＡ変換Ｎ２４におけるリファレンス電圧
Ｖ。Ｃ及び電流制御抵抗Ｒ４並びに電流・電圧変換器２
５のフィードバック抵抗ＲＬに依存する。

そして、部分波形信号ＳＫは第６図に関連して説明した
ように乗算部１３の乗算回路（乗算型ＤＡ変換器）１３
にのｖＦＩＥＦに供給されて該乗算回路の出力値を決定
する。従って、合成部１４から出力されるアナログ信号
ＳＡのレベルは電圧■。。、抵抗Ｒ、、ＲＬを調整する
ことにより制御できるといえる。

第１１図乃至第１７図は本発明にかかるデジタルアナロ
グ変換器の出力であるアナログ信号ＳＡ（第６　［［）
のレベルコントロール回路の実施例である。

第１１図はＤＡ変換器２４の電流値を調整する抵抗Ｒ，
，Ｒ２の抵抗値を２連ボリユームで可変可能としてアナ
ログ信号レベルを制御するもの、第１２図は電流・電圧
変換器２５におけるフィードバック抵抗ＲＬ、ＲＬ’の
抵抗値を２連ボリユームで可変可能としてアナログ信号
レベルを制御するもの、第１３図及び第１４図はローパ
スフィルタ２６における抵抗Ｒ３，Ｒ４を可変にして分
圧比を変丸でアナログ信号レベルを制御するもの、第１
５図乃至第１７図はＤＡ変換器２４のリファレンス電圧
Ｖ。０を制御するものである。尚、第１５図、第１６図
においてＢＴはバッテリー、ＶＲは出力電圧調整用のボ
リューム、Ｃはコンデンサ、ＯＰＣは差動アンプ、ＴＲ
はトランジスタである。

又、第１７図は定電圧電源構成のレベルコントロール回
路であり、可変抵抗ＶＲＩ、ＶＲ２を調整することによ
り出力電圧Ｖ。Ｃをコントロールできろようになってい
る。尚、■８は基準電圧源、ＤＦＡは差動アンプ、Ｒ１
は帰還抵抗、ＴＲは可変抵抗器ＶＲＩ、ＶＲ２で設定し
た直流電圧Ｖ。Ｃが出力されるように導通度が制御され
るトランジスタである。

これら第１１図乃至第１７図におけるレベルコントロー
ル回路によれば、直接アナログ信号がボリュームを通過
することがなく、シかもデジタル信号のビット落ちもな
いので工なくアナログ出力レベルを変化させることがで
きる。

第１８図はローパスフィルタ２６（第１０図参照）が存
在しない場合において、部分波形信号５ｋ（ｋ＝−４〜
４）を発生するためにＲＯＭ２２に記憶されろデジタル
データの計算式説明図表である。たｔ！シ、ｔはＯ≦ｔ
＜１を満足する数値であり、ｔ　／　ａステップで、換
言すればｔをｔ／ａ、２・ｔ／ａ、３・ｔ　／　ａ　ｐ
・・・・（ａ−１）・ｔ／ａ、ｔとした時に各式から計
算されろデジタル値が順次ＲＯＭ２２の９種類の記憶域
に記憶される。

ところで、第１８図における図表から分かるように各５
ｋ（ｋ＝−４〜４）の重み付けにおいて大きな差があり
、ｓ−、、−３，ｓ３．ｓ４の計数はＳ。。

ｓ、、　３．の係数に比べて非常に小さい。このため、
第１８図の図表で示す計算式に基づいて８ビット精度で
部分波形信号Ｓｋのデジタルデータを作成すると、Ｓ−
４，−３Ｐ　３３，８４において正確な部分信号波形を
生成することができな（なる。従って、本発明ではＲＯ
Ｍ２２に記憶されるデジタル値が−１２８〜＋１２８の
範囲内に入るような倍数Ａを求め、各計算式で与えられ
るデジタル値をＡい倍してＲＯＭ２２に記憶するように
している。尚、Ａ、・Ｓｋ　（ｔ’　ＩｅＳＫ　ＦＩＯ
Ｍ　（ｔ）と表現すると８つ、。Ｍ（ｋ＝−４〜４）と
Ｓｋの関係は第１９図に示すようになる。

このように第１９図の図表において示した計算式に基づ
いてＲＯＭに記憶するデジタル値を決定すれば、当然の
ことながら後で１／Ａ５に除算しなければならない。こ
の除算方法の１つは、ローパスフィルタ２６（第１０図
参照）における抵抗Ｒ３，Ｒ４の値（ｒ３Ｋｊ　ｒｔｉ
ｃ）を調整してＳｗ　（ｔ）＝”ａ＜’　Ｓｓ　＊ｏＭ
（ｔ）　／　（’３Ｋ”、ｋ）　　　　（２１により行
うものである。ただし、 １／Ａｋ＝ｒ４．／　（ｒ３に＋ｒ、、）　　　　　　
　　　　（３１である。尚、ローパスフィルタ２６が無
い場合には抵抗Ｒ，，Ｒ４を挿入する。この方法では、
（２）式で示すように重み付けはできるがＳｋの値が非
常に小さなものとなり、伝送系あるいは乗算回路１３ｋ
（第６図参照）のシステム系ノイズの影響を受けてＳ／
Ｎ比の劣化が予想させる。

伝送系のノイズ並びに乗算回路におけるノイズや相互レ
ベル偏差を容認できろ場合にはこの抵抗値！整により１
／Ａ５を行う。第２０＠は上記の抵抗値調整によす１／
Ａ、ｔ、て得られた部分波形信号Ｓ、を用いてアナログ
出力ＳＡを発生する場合の各部関係図であり、１１には
第６図におけるシフトレジスタ１１ｂよとラッチ回路１
１ｃ５の両機能を備えたラッチ付きシフトレジスタ、１
れはデジタルデータｖｋと部分波形信号Ｓ、を乗算する
と共に乗算結果に比例した値のアナログ出力（アナログ
電流）Ｍいを出力する乗算型ＤＡ変換晋（乗算回路）、
１４は合成部であり、帰還抵抗Ｒ５の抵抗値をｒ５とす
ればアナログ出力ＳＡの出力電圧ｅはｅ＝ｒ−Ｍ＋ｒ−
Ｍ−３＋・・・・ｒ５・Ｍ０＋・・＋ｒ５・Ｍ４＝＝　
ｒ　、ΣＭｋ となる。尚、抵抗値ｒ５を大きくすればアナログ出力を
大にでき、ｒ５を小にすればアナログ出力を小にできろ
。

しかし、伝送系のノイズや乗算回路１３１のノイズ及び
レベル偏差が容認できない場合にはＡｋ倍した部分波形
信号Ｓｋ　Ｒｏ、（ｔ）（ｋ＝−４〜４）に基づいて得
られた乗算回路出力Ｍｋを合成する前に１／Ａｋするよ
うにする。第２１図はかかる場合の各部関係説明図であ
り、１１３は第６図におけろシフトレジスタ１１ｂ５と
ラッチ回路１１Ｃ１の両機能を備えたラッチ付きシフト
レジスタであり、８ビツト構成の２つのＩＣ＠路１１１
．ｌ’、１１　　“を直列接続して構成している。１３
２は乗算型ＤＡ変換器（乗算回路）であり、デジタルデ
ータｖ０と部分波形信号Ｓ。ＲＯＭを乗算して乗算結果
に比例した値の電流を出力するＩＣ回路部１３．′　と
、電流を電圧（アナログ出力Ｍｋ）に変換する電流電圧
変換器１３に′を有している。尚、電流電圧変換するこ
とにより、ＩＣ回路１３．′出力を低インピーダンスに
することができ、伝送ノイズの点で有利にすること“が
できる。１４はアナログ加算器構成の合成部であり、ア
ナコグ加算用のオペアンプ１４ａの前にそれぞれ各乗算
回路出力Ｍｋ（ｋ＝−４〜４）を１／Ａｋする重み付は
回路１４ｋ（１４−４〜１４４）が設けられている。各
重み付は回路１４には抵抗Ｒｋ、　、　Ｒ，２，ＲＫ３
を図示のように接続すると共に、抵抗Ｒえ。をアジャス
ト可能に構成している。この重み付は回路１４つはオペ
アンプ１４ａにできるｔ！け近くに設けた方がノイズに
対して有利である。

さて、重み付は回＄１４．のインピーダンスを７８とす
れば乗算回路１３．から出力されろアナログ出力Ｍ、に
対して次式 ％式％） で示されるアナログ出力が得られるからに＝−４〜に＝
４の全体で次式 ％式％（５） で示される電圧値を有するアナログ信号ＳＡが出力され
ろ。

部分波形信号Ｓ。ＲＯＭに対応する重み付は回′＃１１
４゜のＲ５／Ｚｋを１０００とすれば他の部分波形信号
Ｓｋ８゜、（ｋ＝−４〜４）におけろ　Ｒ５／Ｚｋの値
は第２２図に示す図表の通りとなり、Ｒ５／Ｚ０＝１と
すれば Ａｏｌ、ｌＴ＝Ｍ−４／３４０＋Ｍ−，１５７，９＋Ｍ
、／１０．１＋Ｍ−、／１．７２＋Ｍ０＋Ｍ、／１．７
２＋Ｍ２／１０．１＋Ｍ、１５７．９＋Ｍ４／３４０と
なる。尚、Ｚｋは第２２図に示す図表から定められるが
第１０図に示したＤＡ変換器２４におけるレベルのバラ
ツキ及び各乗算回路１３にのレベルのバラツキを吸収す
る為、重み付は回路１４にの抵抗Ｒ７３はアジャスト可
能になっており、この調整によりシステム系の誤差を少
なくできる。尚、アジャスト方法は以下のステップｆｉ
）〜−に従って行う。

すなわち、 （１）第１０図におけろアドレスバイアス回Ｒ１３２に
おけるスイッチＳＷＩ〜ＳＷ４のオン／オフを部分波形
信号Ｓ８に応じて適当に設定すると共に、カウンタ２１
のアドレスを所定アドレスに固定してＲＯＭ２２の出力
データの絶対値が最大となるようにする。又、各シフト
レジスタ１１ｂｋ（第６図）には基準周波数（ＩＫＨｚ
）に見合うデジタルデータを加えろ。

（ｉｉｌ　シかる後、各重み付は回路１４にの出力電圧
が第２３図の図表で示す値となるように各アジャスト抵
抗Ｒｋ３を調整する。

ところで、エンファシスの掛けられたデジタルデータを
処理する為にディ・エンファシス回路を必要とする場合
がある。かかる場合、ディ・エンファシス効果を有する
アンプを新たに揮入するのでは、音質劣化を招来する。

そこで、アナログ信号ＳＡの電圧値Ａ。Ｕ□が（４）、
（５）式からＡＯＵＴ＝、［Σ　（Ｍ、／Ｚｋ）　］　
・Ｒ。

と表現されることを考慮してＲ５をディ・エンファシス
効果を持つインピーダンスＺ。ｌ！に変更し、システム
構成を増加することなくディ・エンファシス機能をシス
テム内に取り込むようにする。第２４図は合成部１４に
ディ・エンファシス機能を持たせた場合の帰還抵抗網Ｒ
ＮＷの説明図であり、信号周波数に応じて帰還抵抗網の
インピーダンスＺｏ６が変化してディ・エンファシスが
掛けられろようになっている。尚、図中Ｒ９はショック
ノイズ防止用抵抗でありｌ（９＞＞Ｒ６，Ｒ７ｐ　Ｒ８
の関係がある。

第２５図はデジタル信号発生部（第６図参照）及び単位
パルス応答信号発生器（第１０図参照）における各線信
号説明図である。

ｆ６をデジタルデータのサンプリング周波数とすれば、
第１０図の単位パルス応答信号発生器におけるピットク
ロック信号Ｂ　ＣＬ　ＫＰの周波数はａ・ｆ　になり、
カウンタ２１をリセットするリセットパルスＣＣＬＫの
周期は１／ｆｓになる。尚、ピットクロックＢ　ＣＬ　
ＫＰが発生する毎にカウンタ２１はカウントアツプして
ＲＯＭ２２をアクセスするためのアドレス信号を発生す
る。ラッチ回路２３は１／ｆ９毎にＲＯＭ２２の出力を
ラッチするがラッチクロックＬＣＬＫ　　はピットクロ
ックＢＣＬＫ２、ＢＣＬＫＰ′のアンドとなる。又、第
６図において各シフトレジスタ１１ｂ、に記憶されてい
るデータをピットシリアルにシフトさせるピットクロッ
クＢＣＬＫの周波数はｂ・ｆｓとなり、シフトレジスタ
の内容をラッチ回路にラッチさせるラッチクロックＬＣ
ＬＫの周期は１／ｆ、となる。尚、前述の通りａは大き
い程良いが通常ａ＝ｂである。

第２６図は単位パルス応答信号発生器（第１０図）にお
けるリセットパルスの説明波形図であり、１サンプリン
グ期間の間にＬ−チャンネル及びＲ−チャンネルの２系
統のデータＤＴＬ、ＤＴＲがサンプリングされており、
各チャンネルのデータＤＴＬ、ＤＴＲがデータ出力部１
１ａ（第６図参照）から出力されている間タイミング信
号ＷＣＫがハイレベルになっており、リセットパルスＣ
ＣＬＫはサンプリング信号ＳＭＰの立ち上がりに同期し
て発生し、カウンタ２１　（第１０図）の計数値をリセ
ットするようになっている。尚、リセットパルスＣＣＬ
Ｋのパルス幅ｔ０は部分波形信号Ｓ、の立ち上がり時に
おける遅れを極小にするために１ｃ≧１．（１，は使用
ＩＣがリセットと判断する迄の時間）の条件下で極力小
さくされる。

リセットパルスＣＣＬＫはサンプリング点でレベル変化
を生じろ信号、たとえば第２６図におけるサンプリング
信号３ＭＰを用いて作成する。第２７図はリセットパル
ス発生回路の回路図、第２８図はリセットパルス発生回
路の各部波形図である。第２７図においてインバータＩ
ＮＶはサンプリング信号ＳＭＰを反転し、Ｒ，Ｃ構成の
遅延回路ＤＬはインバータ出力＊ＳＭＰＱ所定時間遅延
させて遅延信号＊ＳＭＰ’を発生し、アントゲ−）ＡＮ
Ｃはサンプリング信号ＳＭＰと遅延信号＊ＳＭＰ’　と
の論理積を演算してリセットパルスＣＣＬＫを発生する
。

第１０図におけるラッチ回路２３はＲＯＭ２２の出力を
ラッチ及びホールドし、これにより後段のＤＡ変換器２
４の動作をより確実なものにするためのものであり、従
ってラッチクロックＬＣＬＫｐはＲＯＭ２２の出力が全
て安定した時点で発生させる必要がある。ＲＯＭ２２の
安定遅延時間を考えると、リセットパルスＣＣＬＫＰ発
生直後にラッチさせるわけにゆかず、カウンタ２１での
出力最大遅延時間（約８５ｎｓ）を考慮して、ピットク
ロックＢ　ＣＬ　Ｋｐより１２０ｈｓ以上遅らせてラッ
チクロックＬ　ＣＬ　ＫＰを発生する必要がある。この
条件下で、ＰＣＭ放送のｆ、＝３２ＫＨｚ、ＤＡＴのｆ
　　＝　４８　Ｋ　Ｈｚ　、　ＣＤのｆ８＝４４．１Ｋ
Ｈ２全てに安定してラッチをかける方法は、ピットクロ
ックＢＣＬＫＰの３７４周期遅らせてラッチすることで
あり、それ数本発明では第１０図に示すように周波数ａ
−ｆ、のピットクロックＢ　ＣＬ　ＫＰと周波数２・ａ
−ｆｅのピットクロックＢ　ＣＬ　Ｋｐ′の論理積をア
ンドゲート３１で取り、これをラッチクロックしＣＬＫ
Ｐとしている。尚、各部波形図を第２９図に示している
。

第３０図はデジタル信号発生部１１で用いる信号波形図
であり、ピットクロックＢＣＬＫはシフトレジスタ１　
ｌ　ｂｋの内容をビットシリアルにシフトさせるための
ものであり、ＴＣＬＬ、ＴＣＬＲはそれぞれＬ−チャン
ネルデータＤＴＬ及びＲ−チャンネルデータＤＴＲがデ
ータ出力部１１ａ（第６図参照）から出力されている時
にハイレベルとなるタイミング信号、ＢＣＬＫＬ、、Ｂ
ＣＬＫＰはそれぞれＬ及びＲ−チャンネルのデジタルデ
ータ　（１６ビツトデータ）をビットシリアルにシフト
させるためのシフトクロック信号、ＬＣＬＫはシフトレ
ジスタｌｌｂ　　の内容をラッチ回路１１ｃ８にラッチ
させるラッチクロック信号である。

シフトクロック信号ＢＣＬＫＬ、ＢＣＬＫＦＩは次段の
シフトレジスタへのデータの進み過ぎを防止し、かつ確
実に送り込むようにするためのもので、基本的にはそれ
ぞれタイミング信号ＴＣＬＬ、ＴＣＬＲとビットクロッ
ク信号ＢＣＬＫとの論理積により得られるが、ピットク
ロック信号ＢＣＬＫと各タイミング信号ＴＣＬＬ、ＴＣ
ＬＲとの微妙なタイミングのズレによって正規のシフト
クロック信号の前後に余計にシフトクロックが発生する
恐れがある。かかる恐れがある場合には、ビットクロッ
クＢＣＬＫまたはタイミング信号ＴＣＬＬ。

ＴＣＬＲを数１０ｎｓ送らせる必要がある。第３１図は
Ｌ−チャンネルのシフトクロックＢＣＬＫＬを発生する
ための回路図、第３２図は各部波形図である。第３１図
においてＲＰＣ構成の遅延回路ＤＬＣはアンプＡＰから
出力されるタイミング信号ＴＣＬＬを所定時間遅延させ
て遅延信号ＴＣＬＬ′を発生し、アンドゲートＡＮＧは
ピットクロック信号ＢＣＬＫと遅延信号ＴＣＬＬ’　と
の論理積を演算してシフトクロックＢ　ＣＬ　ＫＬを発
生する。

尚、第３２図においてＢＣＬＫＬ’は遅延させなかった
場合のシフトクロックであり、１つ余分にシフトクロッ
クが発生してしまう。

ラッチクロック信号ＬＣＬＫのパルス幅ＬＬは乗算回路
１３にの見掛は上のセットリング・タイムを極力小さく
するためにｔＬ≧１Ｍ（１，は安定してラッチがかかる
のに必要な最大時間）の条件下で極小とする必要があり
、リセットパルスＣＣＬＫ（第２７図、第２８図参照）
と同様にサンプリング信号ＳＭＰを用いて第３３図、第
３４図に示すように、インバータＴＮＶと遅延回路ＤＬ
とナントゲートＮＡＮＤにより生成される。尚、リセッ
トパルスＣＣＬＫとラッチクロック信号ＬＣＬＫとは同
一タイミングでなければならない。

尚、タイミング信号ＴＣＬＬ、ＴＣＬＲが存在せずタイ
ミング信号ＷＣＫ（第２６図参照）が存在する場合には
サンプリング信号ＳＭＰとタイミング信号ＷＣＫの論理
積よりＬ−チャンネルのタイミング信号ＴＣＬＬを発生
し、インバータを介して出力されるサンプリング信号の
否定信号＊ＳＭＰとタイミング信号ＷＣＫの論理積を取
ることにりＲ−チャンネルのタイミング信号ＴＣＬＲを
発生する。

又、デジタルデータの最大ビット（ＭＳＤ）がピットク
ロックＢＣＬＫのｍヶ目の立ちさがりで立ち上がり、最
小ビット（ＬＳＢ）がｌケ目の立ち下がりで立ち下がる
場合、カウンタとゲートを用いてタイミング信号ＴＣＬ
Ｌ、ＴＣＬＲを発生する。第３５図はｍ＝８．！＝２４
の場合のタイミング信号発生回路であり、第３６図はそ
の各部波形図である。第３５図において、４１はピット
クロックＢＣＬＫをカウントする２進カウンタ、４２は
カウンタ２１の計数値がｍ（＝８）になったことを検出
するｍ検出回路、４３はカウンタの計数値がｌ　　（＝
２４）になったことを検出するｌ検出回路、４４はノア
ゲートで構成され、初期時下側のノアゲートの出力がハ
イレベルとなっているラッチ回路、４５はサンプリング
信号ＳＭＰとラッチ出力であるタイミング信号ＷＣＫと
からタイミング信号ＴＣＬＬ、ＴＣＬＲを発生するゲー
ト回路、４６はカウンタクリア信号ＣＬＲの発生回路、
ＬＣＬＫは１／ｆ、の周期で発生するラッチクロック信
号である。尚、第３５図においてＮＡＮＤはナンドゲル
ト、ＮＲＧはノアゲート、ＡＮＤはアンドゲート、ＮＧ
はノットゲートである。

第３５図は１６ビツトデータの場合であるが１８ビツト
データになってデータのＭＳＢがｍ　＝　６で立ち上が
り、１＝２４で立ち下がる場合には、カウンタ４１のＱ
０端子出力に代えてＱ、、Ｑｃ＃４子出力のアンドをｍ
検出回路４２に入力するように構成すればよい。

以上はＬ−チャンネルデータとＲ−チャンネルデータの
出力タイミングが異なる場合であるが（第３７図（ａｌ
参照）、第３７図（ｂｌ、（ｃｌに示すように両チャン
ネルデータを同一タイミングで出力するように構成して
もよい。ただし、この場合にはタイミング信号ＴＣＬＬ
、ＴＣＬＲは全く同一になり、第３５図におけるゲート
回路４５が不要になろ。

第３８図はピットクロックＢＣＬＫの３０ケ目で立ち上
がり、４８ケ目で立ち下がる場合のシフ１、クロックＢ
ＣＫＬＬ、ＢＣＬＫＦ１発生用のシフ）−クロック発生
回路であり、第３５図と同一部分には同一符号を付して
いる。第３５図と異なる点は、（ｉ）ピットクロックＢ
ＣＬＫとタイミング４８　号ＷＣＫのアンドを取ってシ
フトクロックＢＣＬＫ　　。

Ｂ　ＣＬ　Ｋ、を出力するアンドゲート回路４７が設け
られている点、 （ｉｉｌ　ｍ検出口ｇ８４２がカウンタ４１の計数値３
０を検出するように構成されている点、 （ｉｉｉｌ　ｌ検出回路４３がカウンタ４１の計数値４
８を検出するようになっている点、 （Ｉψタイミング信号発生用のゲート回路４５が除去さ
れている点である。

〈発明の効果〉 以上本発明によれば、単位パルス応答信号を所定時間毎
に順次発生すると共に、前記所定時間毎にデジタルデー
タＤＴを発生し、ある時刻において発生する単位パルス
応答信号に前記所定のデジタル値を乗算し、デジタルデ
ータが乗算された各単位パルス応答信号を合成してアナ
ログ信号Ｓえを出力してデジタルアナログ変換を行うよ
うに構成したから、連続波形にするためのローパスフィ
ルタを除去できろ、従って位相歪の無い、かつ原信号を
忠実に再現したアナログ信号を発生することができる。

【図面の簡単な説明】

第１図は本発明の概略説明図、 第２図乃至第５図は本発明の原理説明図であり、第２図
は時間軸をΔＴ毎に区分した場合のタイムスロット説明
図、 第３図は各タイムスロットにおけるデジタルデータ説明
図、 第４図は単位パルス応答である１実施例としての信号波
形図、 第５図は３つの連続したデジタル信号に対するパルス応
答信号波形図、 第６図は本発明にかかるデジタルアナログ変換器のブロ
ック図、 第７図は第６図における部分波形信号発生器の出力波形
図、 第８図は第６図における各部波形図、 第９図は第６図における部分信号発生器のブロック図、 第１０図は部分信号発生器の実施例回路図、第１１図乃
至第１７図はアナログ信号のレベル調整回路、 第１８図及び第１９図は部分波形信号を発生するために
ＲＯＭに記憶されるデジタルデータの計算式を示す図表
、 第２０図はラッチ付きシフトレジスタと乗算回路と合成
部の関係図、 第２１図は１／Ａ２するための重み付は回路を合成部に
設けた場合の各部関係図、 第２２図及び第２３図は第２１図における重み付は回路
のアジャスト抵抗値及びその調整方法の説明図表、 第２４図はディ・エンファシス機能を持たせる場合の実
施例、 第２５図は単位パルス応答信号発生器及びデジタル信号
発生器で用いられる信号説明図、第２６図は単位パルス
応答信号発生器におけるリセットパルスＣＣＬＫを説明
するための各部波形図、 第２７図はリセットパルス発生回路、第２８図はその各
部波形図、 第２９図は単位パルス応答信号発生器におけろラッチク
ロック波形説明図、 第３０図はデジタル信号発生部で用いる信号波形図。 第３１図はシフトクロック発生回路、第３２図；よその
各部波形図、 第３３図はラッチクロック発生回路、第３４図はその各
部波形図、 第３５図はタイミング信号発生回路、第３６図はその各
部波形図、 第３７図はデジタルデータ出力形式説明図、第３８図は
別のシフトクロック発生回路、第３９図は従来のデジタ
ルアナログ変換器のブロック図、第４０図はその各部波
形図、第４１図及び第４２図は従来のデジタルアナログ
変換器における位相歪、波形歪説明図である。 １１・・デジタル信号発生部、 １２・・単位パルス応答信号発生器、 １３・・乗算部、１４・・合成部 特許出願人　　　　　　　　アルパイン株式会社代理人
　　　　　　　　　　弁理士　齋藤千幹第１図 第１７図 第１８図 第１９図 欠設へ　　　　　　　　Ｍｋ−１−Ｍｋ−４第２２図 第２３図 第２４図 第２９図 第３１図　　　　第３２図 第３３図　　　　第３４図 第４１図 （ｂ） 第４２図 昭和６２年０４月１５日 ２　発明の名称 デジタルアナログ変換器 ３、補正をする者 事件との関係　　特許出願人 住所　東京都大田区雪谷大塚町１番７号氏名（名称）　
アルパイン株式会社 代表者　沓沢　虞太部 ４代理人 明細書の「発明の詳細な説明」の欄 （１）本願明細書第６頁第１５行目の「ｉ＝」を削除す
る。 （２１本願明細書第７頁第１行目の「応答信号」を「応
答信号（たとえば２次スプラインイ３号）」と訂正する
。 （３）本願明細書第７頁第６行目の「波形」を「波形（
２次スプライン信号波形）」と訂正する。 （４）本願明細書第１０頁第１４行目の「第４図（ｂｌ
に示した信号」を［第４図（ｂ）に示したスプライン信
号コと訂正する。 （５）本願明細書第１７頁第１８行目から第１９行目、
及び第２５頁第１３行目の［アドレスバイアス回＃ｌ３
２Ｊを「アドレスシフト部３２」と訂正する。 （６）本願明細書第３６頁第１７行目の「信号波形図」
を「スプライン信号波形図」と訂正する。

Claims (3)

【特許請求の範囲】
1. （１）単位パルス応答信号を所定時間毎に順次発生する
   単位パルス応答信号発生器と、 前記所定時間毎にデジタルデータを発生するデジタルデ
   ータ発生部と、 ある時刻において発生する単位パルス応答信号に前記所
   定のデジタルデータを乗算する乗算部と、デジタルデー
   タが乗算された各単位パルス応答信号を合成してアナロ
   グ信号を出力する合成部を有することを特徴とするデジ
   タルアナログ変換器。
2. （２）前記所定時間間隔で単位パルス応答信号波形を分
   割するとき、単位パルス応答信号発生器は分割された各
   信号波形をそれぞれ前記時間毎に発生するｎ個の部分波
   形発生部を有し、 前記デジタルデータ発生部は所定時間毎に発生する最新
   のｎ個のデジタルデータを順次シフトしながら記憶する
   シフトレジスタを有し、 前記乗算部は各部分波形発生部から発生する部分波形信
   号と該部分波形信号に対応するシフトレジスタに記憶さ
   れている所定のデジタル値を乗算するｎ個の乗算回路を
   有し、 前記合成部は各乗算回路から出力される信号を合成して
   アナログ信号を出力することを特徴とする特許請求の範
   囲第１項記載のデジタルアナログ変換器。
3. （３）前記各部分波形発生部は前記所定時間より短い第
   ２の時間間隔で離散的に部分波形信号を発生し、各乗算
   回路は該第２の時間毎に前記乗算を実行し、合成部は各
   乗算回路出力を合成してアナログ信号を出力することを
   特徴とする特許請求の範囲第２項記載のデジタルアナロ
   グ変換器。