JPH0360223A - デジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はデジタル・アナログ変換器に係り、特にデジタ
ルオーディオデータをアナログ信号に変換する際に用い
て好適なデジタル・アナログ変換器に関する。

〈従来技術〉 コンパクトディスクプレーヤ（ＣＤプレーヤ）やデジタ
ルオーディオテープ装置（ＤＡＴ装置）ではデジタルオ
ーディオ信号をアナログ信号に変換してスピーカより出
力する。

一般に使用されている音楽再生用のデジタル・アナログ
変換器（ＤＡ変換器）では、デジタルデータを直流電流
に変換し、サンプリング周期毎に該電流を電圧に変換し
てホールドし、該ホールド電圧をローパスフィルタで連
続した滑らかなアナログ信号に整形して出力する。かが
る音楽再生用のＤＡ変換器で最も問題となるのはローパ
スフィルタによる位相ひずみで、音質劣化の原因になっ
ている。

このため１本願発明者等は第１０図に示すデジタル・ア
ナログ変換器を特願昭６２−７８８７８号として提案し
ている。このデジタル・アナログ変換器は、所定時間Ｔ
毎にデジタルデータを発生するデジタルデータ発生部１
０と、所定時間Ｔ毎に発生する最新のｍ個のデジタルデ
ータｖ−４〜Ｖ＋４を順次シフトしながら記憶するシフ
トレジスタ（１に、〜１工や４）構成のデジタルデータ
記憶部１１と、単位パルス応答信号ＳＰ（第１１図参照
）を所定の時間間隔Ｔで分割し、分割して得られたｍ個
のアナログ部分信号Ｓ−４〜Ｓ、４（第１２図参照）を
時間Ｔ毎に繰返し発生する部分信号発生器（１１４〜１
２．４）を備えた単位パルス応答信号発生器１２と、各
部分信号Ｓｉと該部分信号に対応するシフトレジスに記
憶されている所定のデジタルデータＶｉをそれぞれ乗算
する乗算型ＤＡ変換器（１３，，４〜１３．４）を有す
る乗算器上３と、各乗算型ＤＡ変換器の出力電圧を合成
してアナログ信号を出力する合成部１４を有している。

この方法によれば、ローパスフィルタを用いなくても、
周期Ｔのデジタルデータ間をパルス応答信号を用いて滑
らかに補間でき、位相ひずみのない連続アナログ信号を
発生することができる。

〈発明が解決しようとする課題〉 しかし、第１０図のデジタル・アナログ変換器では、デ
ジタル記憶部と、ｍ個のアナログの部分信号発生器と、
ｍ個の乗算型ＤＡ変換器と、アナログ合成部を必要とし
、装置が大掛かりになると共に部品点数が多くなって、
大型化を招来し、軽量小型化に不向きであり、しかも大
型化、部品点数の増大により、更には特別な乗算型ＤＡ
変換器用ＩＣチップが必要となって相当高価となる問題
がある。

又、乗算型ＤＡ変換器やアナログ部分信号発生器には可
変ボリュームによる調整箇所が多く、このため調整に熟
練を要し、経年変化による再調整や、単位パルス応答信
号波形を変更する際の再調整が面倒であった。

更に、温度によっても調整ポイントがズレるため、厳密
に温度に合わせて調整するとすれば調整作業が益々面倒
となる。

又、各部分信号発生器や乗算型ＤＡ変換器ではコンデン
サ等バラツキの大きな部品を多数使用しているため、バ
ラツキがでやすく、このバラツキによりアナログ信号に
微小のスパイク状ノイズが乗るという問題がある。

以上から本発明の目的は、調整箇所やバラツキの多いア
ナログ回路を最小限にできるデジタル・アナログ変換器
を提供することである６本発明の別の目的は、入力デジ
タルデータ間を複数のデジタルデータで補間し、補間デ
ータをＤＡ変換して連続アナログ信号を出力するデジタ
ル・アナログ変換器を提供することである６本発明の更
に別の目的は、単位パルス応答信号をデジタル的に発生
すると共に、入力されたデジタルデータ間を該単位パル
ス応答信号データを用いてデジタル的に補間し、該補間
データをＤＡ変換することにより入力デジタルデータの
連続アナログ信号を出力するアナログ・デジタル変換器
を提供することである。

〈課題を解決するための手段〉 上記課題は本発明においては、単位パルス応答信号の各
部分信号を時系列数値データでデジタル的に繰返し発生
する部分信号時系列データ野生部と、最新のｍ個のデジ
タルデータを順次記憶するデジタルデータ記憶部と、デ
ジタル演算部と、デジタル演算部出力データをアナログ
に変換する変換器とにより達成される。

く作用〉 単位パルス応答信号を所定の時間間隔Ｔで分割してｍ個
の部分信号とし、各部分信号をｎ個の時系列数値データ
でデジタル的に繰返し発生すると共に、所定時間Ｔ毎に
発生する最新のｍ個のデジタルデータを順次記憶し、各
部分信号の時系列数値データと、部分信号に対応するデ
ジタルデータとをそれぞれ乗算し、乗算結果を加算して
アナログ信号に変換する。

〈実施例〉 第１図は本発明に係るデジタル・アナログ変換器のブロ
ック図である６　１は図示しないＣＤプレーヤやＤＡＴ
装置、衛星放送チューナからのデジタルオーディオデー
タをＬチャンネル、Ｒチャンネル毎に後段で処理可能な
形に変換して出力するデジタル入力インタフェース回路
、２はデジタル信号処理ブロックであり１例えばデジタ
ル・シグナル・プロセッサ（ＤＳＰ）で、サンプリング
周期Ｔで入力されたデジタルデータ間をデジタル的に補
間する。３はデジタル出力インタフェース、４はデジタ
ル信号処理ブロック２より出力される補間データをＤＡ
変換するＤＡ変換器、５はバッファ回路である。尚、デ
ジタル信号処理ブロック２、デジタル出力インタフェー
ス回路３、ＤＡ変換器４．バッファ回路５はＬチャンネ
ル、Ｒチャンネル毎に設けられるが、第１図では１チャ
ンネル分のみを示している。

デジタル信号処理ブロック２は所定時間Ｔ毎に発生する
最新のｍ個のデジタルデータＸ１（ｉ＝１〜ｍ）をシフ
トしながら記憶するデジタルデータ記憶部２ａと、単位
パルス応答信号を所定の時間間隔Ｔで分割して（ｍ＋１
）個の部分信号とし、サンプリング周期Ｔ／ｎ毎に各部
分信号ＳＰｊ（ｊ＝ｏ＝ｍ）をｎ個の時系列数値データ
を下表に従ってデジタル的に繰返し発生する部分信号時
系列データ発生部２ｂと、部分信号時系列データ発生部
２ｂから出力される各部分信号の時系列数値データと１
部分信号に対応するデジタルデータとをそれぞれ乗算し
１乗算結果を加算するデジタル演算部２ｃを有している
。

表 尚１部分信号時系列データ発生部２ｂは、上表中の数値
を記憶するメモリと、Ｔ／ｎ毎に各部分信号ＳＰｊ　（
、ｊ”Ｏ”ｍ）の所定時刻Ｔ−１／ｎ（ｘ＝Ｉｇ　２ｅ
　−−−ｎ）における数値データＣｏ１ｙ　Ｑｔｉｙ　
ｅｘｉｔ　Ｃｚｉｔ　　”　”　’　　Ｃ惜ｉを読み出
してデジタル演算部２ｃに入力する読み出し部で構成さ
れている。

デジタル入力インタフェース回路１は、第２図に示すよ
うにパイフェーズ変調されたデータ列を受信するパイフ
ェーズ信号受信回路１ａと、パイフェーズ変調データを
波形整形する波形整形回路１ｂと、パイフェーズデータ
を復調し後段で処理可能な形式に変換して出力するデー
タフォーマット変換回路１ｃと、Ｌチャンネル及びＲチ
ャンネル毎にピットクロックＢＣＬ、ワードクロックＷ
ＣＬ、チャンネルクロックＬＲＣＫ、データ（Ｌチャン
ネルデータ、Ｒチャンネルデータ）を出力するデータタ
イミング回路２ｄを有している。

デジタル出力インタフェース回路３は、第３図に示すよ
うに、２段のデータバッファ回路３ａ。

３ｂと、３進カウンタ３ｃと、デコーダ３ｄを有し、各
データバッファ回路は８ビツトづつの３つのレジスタＲ
１１〜Ｒ１３，Ｒ２１−Ｒ２３で構成され、カウンタ３
ｃは８ビツトデータが入力される毎にカウントアツプし
、デコーダ３ｄは計数値をデコードして８ビツト入カデ
ータを記憶すべきレジスタＲ１１−Ｒｌ３を指示する。

デジタル信号処理ブロック２から８ビット単位で入力さ
れるデータは順次データバッファ回路３ａのレジスタＲ
１１，Ｒ１２゜Ｒ１３に記憶されると共に、データバッ
ファ回路３ａに記憶された２４ビツトデータは次段のデ
ータバッファ回路３ｂに並列的にシフトされ、該データ
バッファ回路３ｂより２４ビツトデータがＤＡ変換器４
（第１図）に出力され、同時に次のデータが前段のデー
タバッファ回路３ａに入力されるようになっている。

第４図はデジタル信号処理ブロック２の構成図、第５図
はデータシフト用のワードクロックＷＣＬと、時系列数
値データの読み出し及び乗算のタイミングを示すクロッ
クＭＣＬを示すタイムチャートである。

第４図において、Ｍ１〜Ｍｒｎは時間間隔Ｔ毎に発生す
るｍ個の最新のデジタルデータＸｉを順次シフトしなが
ら記憶するシフトレジスタ、ＫＯ〜Ｋｍは各部分信号５
Ｐｊ（ｊ＝ｏ〜ｍ）の所定時刻Ｔ−１／ｎにおける時系
列数値データ Ｃｏｉ＊　　Ｑｘｉ＋　　Ｃｚｉｔ　　Ｃｓ１ｐ　　”
　　”　　”　　ｔ　　Ｑｍｉと、部分信号に対応する
シフトレジスタに記憶されているデジタルデータＸＯ〜
Ｘｙａとを時間Ｔ／ｎ毎に乗算する乗算器、ＳＵＭは乗
算結果を加算する加算器であり、加算器より次式 従って、第４図においてｎ＝４．ｍ＝２とし、３つの部
分信号５ＰＯ−５Ｐ２の４個の時系列数値データを ＳＰＯ”　　ＱＯＩＩ　　Ｃ０２１００３９ｃｏ４Ｓ　
Ｐ　１　：　　Ｃｘｚｔ　　Ｃｘ２．Ｑ１３ｙ　　０１
４Ｓ　Ｐ　２　：　　８２１１　　Ｑｚｚ＋　　ｅｘｉ
ｔ　　０２４とすれば、ｌ個の単位デジタルデータ入力
により第６図に示す単位パルス応答信号の時系列データ
が得られる。

第７図はデジタルデータ列、第８図は各デジタルデータ
に対するパルス応答信号のデータ列、第９図は第８図の
タイムスロットＴ１間の時間軸を拡大した説明図である
。

時間Ｔ毎の各タイムスロットＴｉにおけるデジタルデー
タを第７図に示すようにＸｉとすれば、デジタルデータ
に対する連続時間信号は時々刻々と入力される各デジタ
ルデータＸｉによって重み付けされたパルス応答信号を
時間軸に沿って重ね合わせることによって得られる。

各デジタルデータＸｉに対するパルス応答信号のデータ
列Ｍｉは、第８図に示すように単位パルス応答信号の時
系列数値データ（第６＠）をＸｌ倍したものであるから
、これらを時間Ｔ／４毎に順に合成すれば、第９図のＹ
１ｉ〜Ｙｉ。に示すようになり、時間＃Ｔの中に４つの
デジタルデータを内挿できる。

尚、タイムスロットＴ工において、デジタルデータＸＯ
が発生し、この時第４図のシフトレジスタＭｌ、Ｍ２に
デジタルデータＸＩ、Ｘ２が記憶されているものとする
と、時間Ｔ／４毎に各乗算器ＫＯ，Ｋｌ、に２に時系列
数値データ ｃ　ｏｘ　ｔ　　　　　ａ　ｔｌｔ　　　　ｃ　１１ｔ
ｃ　ｏｘ　ｙ　　　　ｃ　１２ｔ　　　　Ｑ　２２　ｔ
ＣＯ３１ＱＬ３＊ｃｚ３ｔ Ｃ０４ｔ　　　　Ｑ　１４　ｆ　　　　Ｃ２４が順次に
入力され、各乗算器ＫＯ，Ｋｌ、に２から第９図に示す
ように Ｘｏ・Ｃ０□、Ｘ工・Ｃｉ□、Ｘ２・Ｃ２□。

Ｘｏ・Ｃ，２，Ｘｌ・Ｃ１２，ｘ２・Ｃ２□。

Ｘ　ｏ　”　ｅ０３ｙ　ｘ□”　Ｃ１３１Ｘｚ　’　Ｑ
ｚｇｔｘｏ−ｃｏ。Ｘｌ・Ｃ工。Ｘ２・Ｃ２゜が出力さ
れ、加算器ＳｔＪＭから順次 Ｙ工１．Ｙ１□、Ｙ□、、ｙｉ。

が出力される。

以後、デジタル信号処理ブロック２の出力データＹｉｊ
はデジタル出力インタフェース３を介してＤＡ変換器４
に印加され、ここでアナログ信号に変換され、バッファ
回路を介して出力される。

以上本発明のデジタル・アナログ変換器を要約すれば、
サンプリング周期Ｔの入力デジタルデータ列の間を、単
位パルス応答信号の時系列数値データを用いて複数のデ
ジタルデータで補間し、該補間データをアナログ値に変
換し、アナログ信号をバッファ回路を通して出力する。

尚、以上では、ｎ＝４．ｍ＝２の場合について説明した
が、ｎ、ｍ及び時系列数値データＣ１ｊを変更すること
により任意の単位パルス応答信号波形の時系列数値デー
タを発生することができる。

〈発明の効果〉 以上本発明によれば、デジタル的に入力デジタルデータ
間を補関し、補間データをＤＡ変換して連続アナログ信
号を出力するように構成したから。

ローパスフィルタを用いなくても、ひずみの少ない滑ら
かなアナログ信号を得ることができる。

又本発明によれば、アナログ回路を最終段のＤＡ変換器
のみとしたから、無調整化が可能であり。

しかも経年変化、温度変化に強くできる。

更に、本発明によれば、最終段のＤＡ変換器を除いて全
てデジタル信号処理ブロック等のデジタル処理により構
成できるため、装置の小型化１部品点数の削減、コスト
ダウンができ、しかも単位パルス応答信号波形をデジタ
ル的に容易に変更することかできる。

【図面の簡単な説明】

第１図は本発明に係るデジタル・アナログ変換器のブロ
ック図、 第２図はデジタル入力インタフェース回路のブロック図
、 第３図はデジタル出力インタフェース回路のブロック図
、 第４図はデジタル信号処理ブロック２の構成図、第５図
はクロックのタイムチャート、 第６図は単位パルス応答信号の時系列数値データ説明図
、 第７図はデジタルデータ列、 第８図は各デジタルデータに対するパルス応答信号の時
系列数値データ例、 第９図はタイムスロットＴ１の時間軸を拡大した説明図
、 第１０図は従来のデジタル・アナログ変換器のブロック
図。 第１１図は単位パルス応答信号波形図。 第１２図は部分信号波形図である。 ２・・デジタル信号処理ブロック ２ａ・・デジタルデータ記憶部 ２ｂ・・部分信号時系列データ発生部 ２ｃ・・デジタル演算部 ４・・ＤＡ変換器

Claims (1)

1. 【特許請求の範囲】 単位パルス応答信号を所定の時間間隔Ｔで分割してｍ個
   の部分信号とし、各部分信号をｎ個の時系列数値データ
   でデジタル的に繰返し発生する部分信号時系列データ発
   生部と、 所定時間Ｔ毎に発生する最新のｍ個のデジタルデータを
   記憶するデジタルデータ記憶部と、各部分信号の時系列
   数値データと、部分信号に対応する前記記憶部に記憶さ
   れているデジタルデータとをそれぞれ乗算し、乗算結果
   を加算するデジタル演算部と、 デジタル演算部の出力であるデジタル数値データをアナ
   ログに変換する変換器を有することを特徴とするデジタ
   ル・アナログ変換器。