JPH0681051B2 - デジタルアナログ変換方式 - Google Patents
デジタルアナログ変換方式Info
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- JPH0681051B2 JPH0681051B2 JP62274806A JP27480687A JPH0681051B2 JP H0681051 B2 JPH0681051 B2 JP H0681051B2 JP 62274806 A JP62274806 A JP 62274806A JP 27480687 A JP27480687 A JP 27480687A JP H0681051 B2 JPH0681051 B2 JP H0681051B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/661—Improving the reconstruction of the analogue output signal beyond the resolution of the digital input signal, e.g. by interpolation, by curve-fitting, by smoothing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はデジタルアナログ変換方式に係り、特にデジタ
ルオーデイオ信号をアナログ音声信号に変換する際に用
いて好適なデジタルアナログ変換方式に関する。
ルオーデイオ信号をアナログ音声信号に変換する際に用
いて好適なデジタルアナログ変換方式に関する。
＜従来技術＞ コンパクトデイスクプレーヤ（CDプレーヤ）やデジタル
テープ録音・再生装置（DAT装置）ではデジタルで表現
された音楽信号をアナログ信号に変換して出力する必要
がある。
テープ録音・再生装置（DAT装置）ではデジタルで表現
された音楽信号をアナログ信号に変換して出力する必要
がある。
一般に使用されている音楽再生用のデジタルアナログ変
換器（DA変換器という）は第12図に示すように、サンプ
リング周期で入力されるデジタルデータDTを直流電流I0
に変換するデジタル・電流変換部１と、サンプリングパ
ルスPSが発生する毎に電流I0を電圧SD（第13図参照）に
変換してホールドする電流・電圧変換器２と、出力電圧
SDを連続した滑めらかなアナログ信号SAに成形して出力
するローパスフィルタ３を有して構成されている。尚、
電流・電圧変換器２におけるスイッチSWの可動接点はサ
ンプリングパルスPSにより切り替わり、図示のａ接点状
態で積分器を構成して電流I0に応じた電圧SDを発生し、
又ｂ接点状態ではホールド回路を構成して該電圧を保持
する。
換器（DA変換器という）は第12図に示すように、サンプ
リング周期で入力されるデジタルデータDTを直流電流I0
に変換するデジタル・電流変換部１と、サンプリングパ
ルスPSが発生する毎に電流I0を電圧SD（第13図参照）に
変換してホールドする電流・電圧変換器２と、出力電圧
SDを連続した滑めらかなアナログ信号SAに成形して出力
するローパスフィルタ３を有して構成されている。尚、
電流・電圧変換器２におけるスイッチSWの可動接点はサ
ンプリングパルスPSにより切り替わり、図示のａ接点状
態で積分器を構成して電流I0に応じた電圧SDを発生し、
又ｂ接点状態ではホールド回路を構成して該電圧を保持
する。
かかる音楽再生用のDA変換器で最も問題となるのはデジ
タルデータを電流値に変換する変換精度とその変換スピ
ード及びローパスフィルタによる位相歪である。
タルデータを電流値に変換する変換精度とその変換スピ
ード及びローパスフィルタによる位相歪である。
このうち、変換精度と交換スピードはLSIのハイスピー
ド化とトリミング技術の進歩により向上し問題はない。
しかし、ローパスフィルタによる位相歪に対してはデジ
タルフィルタの採用により軽減できるとはいうものの、
構成上存在する以上これを無くすことができない。
ド化とトリミング技術の進歩により向上し問題はない。
しかし、ローパスフィルタによる位相歪に対してはデジ
タルフィルタの採用により軽減できるとはいうものの、
構成上存在する以上これを無くすことができない。
第14図は位相歪の説明図であり、第14図(a)は原オーデ
イオ信号波形5aと、1KHz成分波形5bと、8KHz成分波形5c
を示し、第14図(b)はローパスフィルタ３（第12図）か
ら出力されるオーデイオ信号波形6aと、1KHz成分波形6b
と、8KHz成分波形6cを示している。この波形図からわか
るように8KHz成分の位相の遅れが存在するため出力オー
デイオ信号6aは原オーデイオ信号5aに比べて異なったも
のとなり、特に高周波においての位相歪は大きく、ロー
パスの存在は多大の音質劣化をを招来する。
イオ信号波形5aと、1KHz成分波形5bと、8KHz成分波形5c
を示し、第14図(b)はローパスフィルタ３（第12図）か
ら出力されるオーデイオ信号波形6aと、1KHz成分波形6b
と、8KHz成分波形6cを示している。この波形図からわか
るように8KHz成分の位相の遅れが存在するため出力オー
デイオ信号6aは原オーデイオ信号5aに比べて異なったも
のとなり、特に高周波においての位相歪は大きく、ロー
パスの存在は多大の音質劣化をを招来する。
又、パルス状信号が入力された時のローパスフィルタ出
力は第15図に示すように立ち上がり部7aで緩慢になると
共にエンベロープ部7b及び立ち下がり部7cで振動が発生
する。このため、インパルス的な変化の多い音楽信号が
入力されると音質が大きく変化し、時としてリズム感ま
で異なってしまう。
力は第15図に示すように立ち上がり部7aで緩慢になると
共にエンベロープ部7b及び立ち下がり部7cで振動が発生
する。このため、インパルス的な変化の多い音楽信号が
入力されると音質が大きく変化し、時としてリズム感ま
で異なってしまう。
このため、本願の発明者等は、第16図に示すように単位
パルス応答信号SP（第17図参照）を発生する単位パルス
応答信号発生器１′と、所定時間ΔＴ毎に発生する16ビ
ットのデジタルオーデイオデータを発生するデジタルデ
ータ発生部２′と、ある時刻において発生する単位パル
ス応答信号に前記所定のデジタルオーデイオデータを乗
算する乗算部３′と、デジタルオーデイオデータが乗算
された各パルス応答信号を合成してアナログ信号を出力
する合成部４′を有するデジタルアナログ変換器を提案
している。
パルス応答信号SP（第17図参照）を発生する単位パルス
応答信号発生器１′と、所定時間ΔＴ毎に発生する16ビ
ットのデジタルオーデイオデータを発生するデジタルデ
ータ発生部２′と、ある時刻において発生する単位パル
ス応答信号に前記所定のデジタルオーデイオデータを乗
算する乗算部３′と、デジタルオーデイオデータが乗算
された各パルス応答信号を合成してアナログ信号を出力
する合成部４′を有するデジタルアナログ変換器を提案
している。
この提案されたデジタルアナログ変換器では、単位パル
ス応答信号発生器１′は所定時間ΔＴ間隔で単位パルス
応答信号波形SPを分割するとき（第17図参照）、分割さ
れた各部分信号SKを第18図に示すように（S-1，S0，S1
のみ示す）時間ΔＴ毎に繰り返し発生し、デジタルデー
タ発生部２′は所定時間ΔＴ毎に発生する16ビットデジ
タルオーデイオデータVKを内蔵のシフトレジスタに順次
シフトしながら記憶し、乗算部３′の乗算型DA変換器は
それぞれ部分信号SKと該部分信号に対応するシフトレジ
スタに記憶されている所定の16ビットデジタルオーデイ
オデータV-Kをそれぞれ乗算し、合成部４′は各乗算型D
A変換器から出力される信号を合成してアナログ信号SA
（＝ΣSK・V-K）を出力するようにしている。そして、
このデジタルアナログ変換器によれば位相歪の無い連続
アナログ信号を発生することができる。
ス応答信号発生器１′は所定時間ΔＴ間隔で単位パルス
応答信号波形SPを分割するとき（第17図参照）、分割さ
れた各部分信号SKを第18図に示すように（S-1，S0，S1
のみ示す）時間ΔＴ毎に繰り返し発生し、デジタルデー
タ発生部２′は所定時間ΔＴ毎に発生する16ビットデジ
タルオーデイオデータVKを内蔵のシフトレジスタに順次
シフトしながら記憶し、乗算部３′の乗算型DA変換器は
それぞれ部分信号SKと該部分信号に対応するシフトレジ
スタに記憶されている所定の16ビットデジタルオーデイ
オデータV-Kをそれぞれ乗算し、合成部４′は各乗算型D
A変換器から出力される信号を合成してアナログ信号SA
（＝ΣSK・V-K）を出力するようにしている。そして、
このデジタルアナログ変換器によれば位相歪の無い連続
アナログ信号を発生することができる。
＜発明が解決しようとしている問題点＞ ところで、この提案されているデジタルアナログ変換器
では、単位パルス応答信号SP（第17図参照）がタイムス
ロットT-5以前及びタイムスロットT5以降でそれぞれ急
激に減衰することを考慮し、単位パルス応答信号SPをタ
イムスロットT-4〜T4における９個の部分信号S-4〜S4で
近似している。このため、提案されているデジタルアナ
ログ変換器では、９個の部分信号発生器、９個のシフト
レジスタ構成の記憶回路、９個の乗算型DA変換器を必要
とし構成が大型化すると共にコスト高となる問題があっ
た。尚、単位パルス応答信号を少ない数の部分信号で近
似し、これにより部分信号発生器や記憶回路、乗算型DA
変換器を減少させようとすると第19図に示すようにデジ
タルアナログ変換器の出力であるアナログ信号の周波数
特性が可聴帯域でレベル変動を生じるという問題が発生
する。
では、単位パルス応答信号SP（第17図参照）がタイムス
ロットT-5以前及びタイムスロットT5以降でそれぞれ急
激に減衰することを考慮し、単位パルス応答信号SPをタ
イムスロットT-4〜T4における９個の部分信号S-4〜S4で
近似している。このため、提案されているデジタルアナ
ログ変換器では、９個の部分信号発生器、９個のシフト
レジスタ構成の記憶回路、９個の乗算型DA変換器を必要
とし構成が大型化すると共にコスト高となる問題があっ
た。尚、単位パルス応答信号を少ない数の部分信号で近
似し、これにより部分信号発生器や記憶回路、乗算型DA
変換器を減少させようとすると第19図に示すようにデジ
タルアナログ変換器の出力であるアナログ信号の周波数
特性が可聴帯域でレベル変動を生じるという問題が発生
する。
又、提案されているデジタルアナログ変換器では乗算型
DA変換器に入力される部分信号波形SKが第18図に示すよ
うにΔＴ毎に不連続な波形となり、この信号の不連続性
と乗算型DA変換器のセトリング時間に起因して合成部
４′から出力されるアナログ信号SAにΔＴ毎にスパイク
状のノイズが乗ってしまうという問題がある。尚、提案
されているデジタルアナログ変換器に単位パルスUPを入
力した時のアナログ信号SAの波形を第20図に示す。単位
パルスUPを入力した場合にはアナログ信号SAは第17図に
示す波形とならなければならないが、前述の乗算型DA変
換器のセトリングタイムに起因してΔＴ毎にスパイク状
のノイズが乗った波形となっている。
DA変換器に入力される部分信号波形SKが第18図に示すよ
うにΔＴ毎に不連続な波形となり、この信号の不連続性
と乗算型DA変換器のセトリング時間に起因して合成部
４′から出力されるアナログ信号SAにΔＴ毎にスパイク
状のノイズが乗ってしまうという問題がある。尚、提案
されているデジタルアナログ変換器に単位パルスUPを入
力した時のアナログ信号SAの波形を第20図に示す。単位
パルスUPを入力した場合にはアナログ信号SAは第17図に
示す波形とならなければならないが、前述の乗算型DA変
換器のセトリングタイムに起因してΔＴ毎にスパイク状
のノイズが乗った波形となっている。
以上から、本発明の目的は位相歪の無い連続アナログ信
号を発生することができるデジタルアナログ変換方式を
提供することである。
号を発生することができるデジタルアナログ変換方式を
提供することである。
本発明の別の目的は使用する乗算型DA変換器等の回路ユ
ニットの数を少なくできると共にS/N比を向上でき、し
かも可聴帯域でのレベル変動が生じない、換言すれば平
坦な周波数特性を与えることができるデジタルアナログ
変換方式を提供することである。
ニットの数を少なくできると共にS/N比を向上でき、し
かも可聴帯域でのレベル変動が生じない、換言すれば平
坦な周波数特性を与えることができるデジタルアナログ
変換方式を提供することである。
＜問題点を解決するための手段＞ 上記課題は本発明によれば、単位パルス応答信号ψ
（ｔ）を信号φ０（ｔ）（０≦ｔ≦3T）を用いて次式 ψ（ｔ）＝ΣAi・φ０（ｔ−iT） （ただし、Aiは定数、ｉ＝−Ｋ〜Ｋ） により表現した時、信号φ０（ｔ＋Ｔ），φ０（ｔ），
φ０（ｔ−Ｔ）を順次周期3Tで繰返し発生する信号発生
部と、各デジタルデータVi（ｉ＝−Ｋ〜Ｋ）を対応する
単位パルス応答信号ψ（ｔ−iT）に乗算した時の信号φ
０（ｔ＋Ｔ）の係数の合計をC-1、信号φ０（ｔ）の係
数の合計をC0、信号φ０（ｔ−Ｔ）の係数の合計をC1と
する時、時間Ｔ毎に ΣA-i・Vi（ｉ＝−Ｋ〜Ｋ） を演算し、演算結果を順次C-1，C0，C1として循環的に
記憶する演算部と、信号φ０（ｔ＋Ｔ），φ０（ｔ），
φ０（ｔ−Ｔ）のそれぞれに係数C-1，C0，C1を乗算す
る乗算部と、乗算結果を加算し、 C-1φ０（ｔ＋Ｔ）＋C0φ０（ｔ）＋C1φ０（ｔ−Ｔ）
を、デジタルデータ列に対するアナログ信号として出力
する加算部とにより達成される。
（ｔ）を信号φ０（ｔ）（０≦ｔ≦3T）を用いて次式 ψ（ｔ）＝ΣAi・φ０（ｔ−iT） （ただし、Aiは定数、ｉ＝−Ｋ〜Ｋ） により表現した時、信号φ０（ｔ＋Ｔ），φ０（ｔ），
φ０（ｔ−Ｔ）を順次周期3Tで繰返し発生する信号発生
部と、各デジタルデータVi（ｉ＝−Ｋ〜Ｋ）を対応する
単位パルス応答信号ψ（ｔ−iT）に乗算した時の信号φ
０（ｔ＋Ｔ）の係数の合計をC-1、信号φ０（ｔ）の係
数の合計をC0、信号φ０（ｔ−Ｔ）の係数の合計をC1と
する時、時間Ｔ毎に ΣA-i・Vi（ｉ＝−Ｋ〜Ｋ） を演算し、演算結果を順次C-1，C0，C1として循環的に
記憶する演算部と、信号φ０（ｔ＋Ｔ），φ０（ｔ），
φ０（ｔ−Ｔ）のそれぞれに係数C-1，C0，C1を乗算す
る乗算部と、乗算結果を加算し、 C-1φ０（ｔ＋Ｔ）＋C0φ０（ｔ）＋C1φ０（ｔ−Ｔ）
を、デジタルデータ列に対するアナログ信号として出力
する加算部とにより達成される。
＜作用＞ 単位パルス応答信号ψ（ｔ）を信号φ０（ｔ）（０≦ｔ
≦3T）を用いて次式 ψ（ｔ）＝ΣAi・φ０（ｔ−iT） （ただし、Aiは定数、ｉ＝−Ｋ〜Ｋ） により表現し、信号φ０（ｔ＋Ｔ），φ０（ｔ），φ０
（ｔ−Ｔ）を順次周期3Tで繰返し発生する。又、各デジ
タルデータVi（ｉ＝−Ｋ〜Ｋ）を対応する単位パルス応
答信号ψ（ｔ−iT）に乗算した時の信号φ０（ｔ＋Ｔ）
の係数の合計をC-1、信号φ０（ｔ）の係数の合計を
C0、信号φ０（ｔ−Ｔ）の係数の合計をC1とする時、時
間Ｔ毎に ΣA-i・Vi（ｉ＝−Ｋ〜Ｋ） を演算し、演算結果を順次C-1，C0，C1として循環的に
記憶する。乗算部は信号φ０（ｔ＋Ｔ），φ０（ｔ），
φ０（ｔ−Ｔ）のそれぞれに係数C-1，C0，C1を乗算
し、加算部は乗算結果を加算し、 C-1φ０（ｔ＋Ｔ）＋C0φ０（ｔ）＋C1φ０（ｔ−Ｔ）
を、デジタルデータ列に対するアナログ信号として出力
する。
≦3T）を用いて次式 ψ（ｔ）＝ΣAi・φ０（ｔ−iT） （ただし、Aiは定数、ｉ＝−Ｋ〜Ｋ） により表現し、信号φ０（ｔ＋Ｔ），φ０（ｔ），φ０
（ｔ−Ｔ）を順次周期3Tで繰返し発生する。又、各デジ
タルデータVi（ｉ＝−Ｋ〜Ｋ）を対応する単位パルス応
答信号ψ（ｔ−iT）に乗算した時の信号φ０（ｔ＋Ｔ）
の係数の合計をC-1、信号φ０（ｔ）の係数の合計を
C0、信号φ０（ｔ−Ｔ）の係数の合計をC1とする時、時
間Ｔ毎に ΣA-i・Vi（ｉ＝−Ｋ〜Ｋ） を演算し、演算結果を順次C-1，C0，C1として循環的に
記憶する。乗算部は信号φ０（ｔ＋Ｔ），φ０（ｔ），
φ０（ｔ−Ｔ）のそれぞれに係数C-1，C0，C1を乗算
し、加算部は乗算結果を加算し、 C-1φ０（ｔ＋Ｔ）＋C0φ０（ｔ）＋C1φ０（ｔ−Ｔ）
を、デジタルデータ列に対するアナログ信号として出力
する。
＜実施例＞ 以下本発明の原理を第２図乃至第９図に従って説明し、
しかる後第１図に従って本発明にかかるデジタルアナロ
グ変換器について説明する。
しかる後第１図に従って本発明にかかるデジタルアナロ
グ変換器について説明する。
第２図に示すように時間軸を所定時間Ｔ毎に区分し、各
タイムスロットTK（ｋ＝・・T-4，T-3，T-2，T-1，T0，
T1，T2，T3，T4，・・）における離散時間信号値（デジ
タル値）を第３図に示すようにVKとすれば離散時間信号
RTSに対する連続時間信号は、時々刻々と入力されるデ
ジタルデータVKによって重み付けされたパルス応答信号
を時間軸に沿って重ね合わせることによって得られる。
タイムスロットTK（ｋ＝・・T-4，T-3，T-2，T-1，T0，
T1，T2，T3，T4，・・）における離散時間信号値（デジ
タル値）を第３図に示すようにVKとすれば離散時間信号
RTSに対する連続時間信号は、時々刻々と入力されるデ
ジタルデータVKによって重み付けされたパルス応答信号
を時間軸に沿って重ね合わせることによって得られる。
第４(a)はタイムスロットT0における単位パルス信号で
あり、第４(b)は単位パルス信号に対する単位パルス応
答信号SPの波形図で、１実施例としてのスプライン信号
波形である。尚、注目すべきは単位パルス応答信号は時
間軸上−∞から＋∞迄全区間に渡って存在し、かつ時刻
がタイムスロットT0から−∞あるいは＋∞に向かうに従
って急激に減衰する点である。
あり、第４(b)は単位パルス信号に対する単位パルス応
答信号SPの波形図で、１実施例としてのスプライン信号
波形である。尚、注目すべきは単位パルス応答信号は時
間軸上−∞から＋∞迄全区間に渡って存在し、かつ時刻
がタイムスロットT0から−∞あるいは＋∞に向かうに従
って急激に減衰する点である。
以上から、第３図に示す離散時間信号RTSのうちタイム
スロットT-1，T0，T1におけるデジタルデータV-1，V0，
V1のみに着目すると、各デジタルデータV-1，V0，V1に
対するパルス応答信号SP-1，SP0，SP1は第５図の点線、
実線、一点鎖線で示すようになるから、これらを古いタ
イムスロットTK（ｋ＝−∞，・・−2,−1,0,1,2,・・
∞）から時間ΔＴ毎に順に合成して出力することにより
３つのデジタルデータV-1，V0，V1に対する連続時間信
号が得られる。尚、第５図における各パルス応答信号SP
-1，SP0，SP1はそれぞれ単位パルス応答信号SP（第４
(b)参照）をV-1，V0，V1倍したものである。以上はデジ
タルデータが３つの場合であるが、全タイムスロットに
おけるデジタルデータを考慮する場合も同様に連続時間
信号が得られる。尚、パルス応答信号が急激に減衰する
ことを考えると各タイムスロットで合成すべきパルス応
答信号は高々９個程度で十分である。すなわち、現時刻
のタイムスロットをTKとすれば、タイムスロットTK-4〜
TK+4における９つのデジタルデータに対するパルス応答
信号を合成すればTKにおいて十分に精度のよい連続時間
信号が得られる。
スロットT-1，T0，T1におけるデジタルデータV-1，V0，
V1のみに着目すると、各デジタルデータV-1，V0，V1に
対するパルス応答信号SP-1，SP0，SP1は第５図の点線、
実線、一点鎖線で示すようになるから、これらを古いタ
イムスロットTK（ｋ＝−∞，・・−2,−1,0,1,2,・・
∞）から時間ΔＴ毎に順に合成して出力することにより
３つのデジタルデータV-1，V0，V1に対する連続時間信
号が得られる。尚、第５図における各パルス応答信号SP
-1，SP0，SP1はそれぞれ単位パルス応答信号SP（第４
(b)参照）をV-1，V0，V1倍したものである。以上はデジ
タルデータが３つの場合であるが、全タイムスロットに
おけるデジタルデータを考慮する場合も同様に連続時間
信号が得られる。尚、パルス応答信号が急激に減衰する
ことを考えると各タイムスロットで合成すべきパルス応
答信号は高々９個程度で十分である。すなわち、現時刻
のタイムスロットをTKとすれば、タイムスロットTK-4〜
TK+4における９つのデジタルデータに対するパルス応答
信号を合成すればTKにおいて十分に精度のよい連続時間
信号が得られる。
しかし、９つのデジタルデータに対するパルス応答信号
を合成する方式では、＜発明が解決しようとしている問
題点＞において説明したように各回路ユニットをそれぞ
れ９組必要とし、このため装置を大型にすると共にコス
ト高にし、しかも単位パルス応答信号波形が複雑となっ
ているためツナギ目で不連続となってアナログ信号にノ
イズが乗り、また高いS/N比が要求され好ましくない。
を合成する方式では、＜発明が解決しようとしている問
題点＞において説明したように各回路ユニットをそれぞ
れ９組必要とし、このため装置を大型にすると共にコス
ト高にし、しかも単位パルス応答信号波形が複雑となっ
ているためツナギ目で不連続となってアナログ信号にノ
イズが乗り、また高いS/N比が要求され好ましくない。
そこで、単位パルス応答信号SPを短い区間におけるより
簡単な関数信号を用いて表現できれば、該関数信号を分
割することなくそのまゝ使用でき、従って不連続となる
ことはなく、しかも必要となる回路ユニット数を少なく
できる。
簡単な関数信号を用いて表現できれば、該関数信号を分
割することなくそのまゝ使用でき、従って不連続となる
ことはなく、しかも必要となる回路ユニット数を少なく
できる。
さて、第４図(b)に示す単位パルス応答信号SPを示す関
数ψ（ｔ）は別の関数φＫ（ｔ）を用いて次式 で表現できる。ただし、関数φ（ｔ）は第６図に示すよ
うに３サンプリング時間3Tを１周期とする波形を有し、
３個の区分多項式で表せる。すなわち、φ（ｔ）は φ（ｔ）＝9/2（t/3T）２ （０≦ｔ＜Ｔ） φ（ｔ）＝−９（t/3T−1/2）２＋3/4 （Ｔ≦ｔ＜2T） φ（ｔ）＝9/2（t/3T−１）２ （2T≦ｔ＜3T） で表現できる。尚、第７図(a)に示すよう時刻０〜3Tの
間の実線で示す関数をφ０（ｔ）、ｍサンプリング時間
前の関数φ−ｍ（ｔ）,mサンプリング時間後の関数をφ
ｍ（ｔ）と表現すれば、 φ−ｍ（ｔ）＝φ０（ｔ＋ｍ・Ｔ） …(3) φｍ（ｔ）＝φ０（ｔ−ｍ・Ｔ） …(4) となる。
数ψ（ｔ）は別の関数φＫ（ｔ）を用いて次式 で表現できる。ただし、関数φ（ｔ）は第６図に示すよ
うに３サンプリング時間3Tを１周期とする波形を有し、
３個の区分多項式で表せる。すなわち、φ（ｔ）は φ（ｔ）＝9/2（t/3T）２ （０≦ｔ＜Ｔ） φ（ｔ）＝−９（t/3T−1/2）２＋3/4 （Ｔ≦ｔ＜2T） φ（ｔ）＝9/2（t/3T−１）２ （2T≦ｔ＜3T） で表現できる。尚、第７図(a)に示すよう時刻０〜3Tの
間の実線で示す関数をφ０（ｔ）、ｍサンプリング時間
前の関数φ−ｍ（ｔ）,mサンプリング時間後の関数をφ
ｍ（ｔ）と表現すれば、 φ−ｍ（ｔ）＝φ０（ｔ＋ｍ・Ｔ） …(3) φｍ（ｔ）＝φ０（ｔ−ｍ・Ｔ） …(4) となる。
さて、(2)式から計数AKを計算すると となるから、(1)式におけるAKφＫ（ｔ）（Ｋ＝−∞〜
＋∞）は第７図(b)に示すようになり（ｋ＝−1,0,1の場
合のみ図示している）、これらを合成すると点線で示す
ように単位パルス応答信号ψ（ｔ）となる。
＋∞）は第７図(b)に示すようになり（ｋ＝−1,0,1の場
合のみ図示している）、これらを合成すると点線で示す
ように単位パルス応答信号ψ（ｔ）となる。
さて、サンプリング周期Ｔで連続する３つのデジタルデ
ータを古いものから・・・V-1，V0，V1，・・・とする
と各デジタルデータのパルス応答信号・・・:,ψ
−１（ｔ），ψ０（ｔ），ψ１（ｔ），・・・はそれぞ
れ(1)〜(4)式を用いて …… ψ−１（ｔ）＝ΣV-1・AK・φＫ（ｔ＋Ｔ） ＝・・・…＋V-1A-1φ０（ｔ＋2T）＋V-1A0φ０（ｔ
＋Ｔ） ＋V-1A1φ０（ｔ）＋・・・ (5) ψ０（ｔ）＝ΣV0・AK・φＫ（ｔ） ＝・・・＋V0A-1φ０（ｔ＋Ｔ）＋V0A0φ０（ｔ） ＋V0A1φ（ｔ−Ｔ）＋・・・ (6) ψ１（ｔ）＝ΣV1・AK・φＫ（ｔ−Ｔ） ＝・・・＋V1A-1φ０（ｔ）＋V1A0φ０（ｔ−Ｔ） ＋V1A1φ０（ｔ−2T）＋・・・ (7) …… となり第８図に示すようになる。ただし、第８図では各
デジタルデータV-1，V0，V1は同一値として示してい
る。
ータを古いものから・・・V-1，V0，V1，・・・とする
と各デジタルデータのパルス応答信号・・・:,ψ
−１（ｔ），ψ０（ｔ），ψ１（ｔ），・・・はそれぞ
れ(1)〜(4)式を用いて …… ψ−１（ｔ）＝ΣV-1・AK・φＫ（ｔ＋Ｔ） ＝・・・…＋V-1A-1φ０（ｔ＋2T）＋V-1A0φ０（ｔ
＋Ｔ） ＋V-1A1φ０（ｔ）＋・・・ (5) ψ０（ｔ）＝ΣV0・AK・φＫ（ｔ） ＝・・・＋V0A-1φ０（ｔ＋Ｔ）＋V0A0φ０（ｔ） ＋V0A1φ（ｔ−Ｔ）＋・・・ (6) ψ１（ｔ）＝ΣV1・AK・φＫ（ｔ−Ｔ） ＝・・・＋V1A-1φ０（ｔ）＋V1A0φ０（ｔ−Ｔ） ＋V1A1φ０（ｔ−2T）＋・・・ (7) …… となり第８図に示すようになる。ただし、第８図では各
デジタルデータV-1，V0，V1は同一値として示してい
る。
さて、(5)〜(7)式から関数φ０（ｔ）の係数を抜き出す
と V-1・A1，V0・A0，V1・A-1 となる。尚、以上は３つのデータV-1，V0，V1を考慮し
ただけであるが、９個の連続するデジタルデータV-4〜V
4を考慮すると関数φ０（ｔ）の係数は第９図に示すよ
うに V4A-4，V3A-3，V2A-2，V1A-1，V0A0， V-1A1，V-2A2，V-3A3，V-4A4 …(8) となる。
と V-1・A1，V0・A0，V1・A-1 となる。尚、以上は３つのデータV-1，V0，V1を考慮し
ただけであるが、９個の連続するデジタルデータV-4〜V
4を考慮すると関数φ０（ｔ）の係数は第９図に示すよ
うに V4A-4，V3A-3，V2A-2，V1A-1，V0A0， V-1A1，V-2A2，V-3A3，V-4A4 …(8) となる。
又、同様に(5)〜(7)式から関数φ０（ｔ＋Ｔ）の係数を
抜き出すと V-1・A0，V0・A-1 となり、連続する９つのデジタルデータを考慮すると関
数φ０（ｔ＋Ｔ）の係数は第９図に示すように V3A-4，V2A-3，V1A-2，V0A-1，V-1A0， V-2A1，V-3A2，V-4A3，V-5A4 …(9) となる。更に、(5)〜(7)式から関数φ０（ｔ−Ｔ）の係
数を抜き出すと V0・A1，V1・A0 となり、連続する９つのデジタルデータを考慮すると関
数φ０（ｔ−Ｔ）の係数は第９図に示すように V5A-4，V4A-3，V3A-2，V2A-1，V1A0， V0A1，V-1A2，V-2A3，V-3A4 …(10) となる。
抜き出すと V-1・A0，V0・A-1 となり、連続する９つのデジタルデータを考慮すると関
数φ０（ｔ＋Ｔ）の係数は第９図に示すように V3A-4，V2A-3，V1A-2，V0A-1，V-1A0， V-2A1，V-3A2，V-4A3，V-5A4 …(9) となる。更に、(5)〜(7)式から関数φ０（ｔ−Ｔ）の係
数を抜き出すと V0・A1，V1・A0 となり、連続する９つのデジタルデータを考慮すると関
数φ０（ｔ−Ｔ）の係数は第９図に示すように V5A-4，V4A-3，V3A-2，V2A-1，V1A0， V0A1，V-1A2，V-2A3，V-3A4 …(10) となる。
以上から、(9)式に示す係数を合計して関数φ（ｔ＋
Ｔ）に乗算したものと、(8)式に示す係数を合計したも
のを関数φ（ｔ）に乗算したものと、(10)式に示す係数
を合計したものに関数φ（ｔ−Ｔ）を乗算したものを合
成して出力すればデジタルデータ列に対応する連続アナ
ログ信号が得られることになる。
Ｔ）に乗算したものと、(8)式に示す係数を合計したも
のを関数φ（ｔ）に乗算したものと、(10)式に示す係数
を合計したものに関数φ（ｔ−Ｔ）を乗算したものを合
成して出力すればデジタルデータ列に対応する連続アナ
ログ信号が得られることになる。
以下、第１図に従って本発明にかかるデジタルアナログ
変換器について説明する。第１図において、10はデジタ
ルデータ発生部、11はデジタルデータを記憶するレジス
タ、12はデジタルシグナルプロセッサ（DSP）、13は３
つのラッチ回路13-1〜131を有するラッチ部、14は関数
φ０（ｔ＋Ｔ），φ０（ｔ），φ０（ｔ−Ｔ）を発生す
る関数発生器14-1、140、14-1を有する信号発生部、15
はラッチ部と信号発生部とに接続された３つの乗算型DA
変換器15-1〜151を有する乗算部、16は乗算部から出力
される複数の信号M-1，M0，M1を合成してアナログ信号S
Aを出力する合成部である。
変換器について説明する。第１図において、10はデジタ
ルデータ発生部、11はデジタルデータを記憶するレジス
タ、12はデジタルシグナルプロセッサ（DSP）、13は３
つのラッチ回路13-1〜131を有するラッチ部、14は関数
φ０（ｔ＋Ｔ），φ０（ｔ），φ０（ｔ−Ｔ）を発生す
る関数発生器14-1、140、14-1を有する信号発生部、15
はラッチ部と信号発生部とに接続された３つの乗算型DA
変換器15-1〜151を有する乗算部、16は乗算部から出力
される複数の信号M-1，M0，M1を合成してアナログ信号S
Aを出力する合成部である。
デジタルデータ発生部10はビットクロックBCLK,データ
ラッチパルスP3N+1〜P3N+3、ROMデータラッチパルスLCK
等を発生すると共に所定時間（サンプリング時間）Ｔ間
隔でたとえば16ビットのデジタルデータVK（第３図参
照）を発生し、順次レジスタ11に記憶する。尚、ビット
クロックBCLKの周波数は、サンプリング周波数をfS（＝
1/T）とすればａ・fS（たとえばａ＝64）であり、又デ
ータラッチパルスP3N+1〜P3N+3の周期は3Tであり、それ
ぞれＴづつ位相がずれている。
ラッチパルスP3N+1〜P3N+3、ROMデータラッチパルスLCK
等を発生すると共に所定時間（サンプリング時間）Ｔ間
隔でたとえば16ビットのデジタルデータVK（第３図参
照）を発生し、順次レジスタ11に記憶する。尚、ビット
クロックBCLKの周波数は、サンプリング周波数をfS（＝
1/T）とすればａ・fS（たとえばａ＝64）であり、又デ
ータラッチパルスP3N+1〜P3N+3の周期は3Tであり、それ
ぞれＴづつ位相がずれている。
デジタルシグナルプロセッサ12は最新の９つのデジタル
データを用いて(8)，(9)，(10)式に示す係数の合計
C-1，C0，C1を演算し、演算結果を順次ラッチ回路13-1
〜131に循環的に記憶する。すなわち、タイムスロットT
-1の時点では(9)式に示す係数の合計C-1が演算されてラ
ッチ回路13-1に記憶され、タイムスロットT0の時点では
(8)式の係数の合計C0が演算されてラッチ回路130に記憶
され、タイムスロットT1においては(10)式の係数の合計
C1が演算されてラッチ回路131に記憶される。そして、
以後サンプリング周期で新たなデジタルデータが発生す
る毎にデジタルシグナルプロセッサ12で演算された係数
の合計値Ｃが順次ラッチ回路13-1→130→131→・・にC
-1，C0，C1として記憶される。第10図はデジタルシグナ
ルプロセッサ12の演算処理を説明するブロック図であ
り、TDは１サンプリング周期Ｔの間デジタルデータを記
憶すると共に次段にシフトする遅延回路、A-4〜A4は乗
算器、ADDは加算器である。
データを用いて(8)，(9)，(10)式に示す係数の合計
C-1，C0，C1を演算し、演算結果を順次ラッチ回路13-1
〜131に循環的に記憶する。すなわち、タイムスロットT
-1の時点では(9)式に示す係数の合計C-1が演算されてラ
ッチ回路13-1に記憶され、タイムスロットT0の時点では
(8)式の係数の合計C0が演算されてラッチ回路130に記憶
され、タイムスロットT1においては(10)式の係数の合計
C1が演算されてラッチ回路131に記憶される。そして、
以後サンプリング周期で新たなデジタルデータが発生す
る毎にデジタルシグナルプロセッサ12で演算された係数
の合計値Ｃが順次ラッチ回路13-1→130→131→・・にC
-1，C0，C1として記憶される。第10図はデジタルシグナ
ルプロセッサ12の演算処理を説明するブロック図であ
り、TDは１サンプリング周期Ｔの間デジタルデータを記
憶すると共に次段にシフトする遅延回路、A-4〜A4は乗
算器、ADDは加算器である。
信号発生部14は関数発生器14-1、140、141を有し、各関
数発生器はそれぞれ第７図(a)に示す周期3Tの関数φ０
（ｔ＋Ｔ），φ０（ｔ），φ０（ｔ−Ｔ）を有する信号
を繰り返し発生する。
数発生器はそれぞれ第７図(a)に示す周期3Tの関数φ０
（ｔ＋Ｔ），φ０（ｔ），φ０（ｔ−Ｔ）を有する信号
を繰り返し発生する。
第11図は関数発生器14-1のブロック図であり、リセット
パルスR3N+1（データラッチパルスP3N+1と同一）により
計数値をクリアされると共に、周波数ａ・fS（fSはサン
プリング周波数）のビットクロック信号BCLKを計数して
次段のROM22のアドレス信号ASを発生するカウンタ21
と、時間1/（ａ・fS）の間隔でデジタル化した関数φ０
（ｔ）のデジタル値がアドレス順に連続して記憶されカ
ウンタ21から出力されるアドレス信号ASが指示する記憶
域から順次デジタルデータを読み取って離散的な関数φ
０（ｔ）を発生するROM22と、ROMから出力されるデジタ
ルデータをラッチするラッチ回路23と、デジタル値に比
例した大きさを有する電流I0に変換して出力するDA変換
器24と、DA変換器24から出力された電流値I0に比例した
電圧信号に変換する電流・電圧変換器（IV変換器）25
と、IV変換器出力を滑めらかな連続アナログ信号にする
ローパスフィルタ26と、アンプ27を有している。尚、関
数発生部140、141も第11図と殆ど同一の構成を有し、異
なる点はリセットパルスR3N+1の代わりにリセットパル
スR3N+2またはR3N+3（データラッチパルスP3N+2またはP
3N+3と同一）によりカウンタ21の計数値がリセットされ
る点である。尚、関数発生器14-1は時刻−Ｔから繰り返
し周期3Tの関数φ０（ｔ＋Ｔ）を出力し、関数発生器14
0は時刻零から繰り返し周期3Tの関数φ０（ｔ）を出力
し、関数発生器14１時刻Ｔから繰り返し周期3Tの関数φ
０（ｔ−Ｔ）を出力する。
パルスR3N+1（データラッチパルスP3N+1と同一）により
計数値をクリアされると共に、周波数ａ・fS（fSはサン
プリング周波数）のビットクロック信号BCLKを計数して
次段のROM22のアドレス信号ASを発生するカウンタ21
と、時間1/（ａ・fS）の間隔でデジタル化した関数φ０
（ｔ）のデジタル値がアドレス順に連続して記憶されカ
ウンタ21から出力されるアドレス信号ASが指示する記憶
域から順次デジタルデータを読み取って離散的な関数φ
０（ｔ）を発生するROM22と、ROMから出力されるデジタ
ルデータをラッチするラッチ回路23と、デジタル値に比
例した大きさを有する電流I0に変換して出力するDA変換
器24と、DA変換器24から出力された電流値I0に比例した
電圧信号に変換する電流・電圧変換器（IV変換器）25
と、IV変換器出力を滑めらかな連続アナログ信号にする
ローパスフィルタ26と、アンプ27を有している。尚、関
数発生部140、141も第11図と殆ど同一の構成を有し、異
なる点はリセットパルスR3N+1の代わりにリセットパル
スR3N+2またはR3N+3（データラッチパルスP3N+2またはP
3N+3と同一）によりカウンタ21の計数値がリセットされ
る点である。尚、関数発生器14-1は時刻−Ｔから繰り返
し周期3Tの関数φ０（ｔ＋Ｔ）を出力し、関数発生器14
0は時刻零から繰り返し周期3Tの関数φ０（ｔ）を出力
し、関数発生器14１時刻Ｔから繰り返し周期3Tの関数φ
０（ｔ−Ｔ）を出力する。
乗算部15は３個の乗算型DA変換器15-1〜151を有し、乗
算型DA変換器15-1はラッチ回路13-1に記憶された(9)式
の係数の合計値C-1と関数信号φ０（ｔ＋Ｔ）とを乗算
してアナログ信号M-1を出力し、乗算型DA変換器150はラ
ッチ回路130に記憶された(8)式の係数の合計値C0と関数
信号φ０（ｔ）とを乗算してアナログ信号M0を出力し、
乗算型DA変換器151はラッチ回路131に記憶された(10)式
の係数の合計値C1と関数信号φ０（ｔ−Ｔ）とを乗算し
てアナログ信号M1を出力する。
算型DA変換器15-1はラッチ回路13-1に記憶された(9)式
の係数の合計値C-1と関数信号φ０（ｔ＋Ｔ）とを乗算
してアナログ信号M-1を出力し、乗算型DA変換器150はラ
ッチ回路130に記憶された(8)式の係数の合計値C0と関数
信号φ０（ｔ）とを乗算してアナログ信号M0を出力し、
乗算型DA変換器151はラッチ回路131に記憶された(10)式
の係数の合計値C1と関数信号φ０（ｔ−Ｔ）とを乗算し
てアナログ信号M1を出力する。
合成部14は周知のアナログ加算器の構成を有し、各乗算
型DA変換器15-1〜151から出力されるアナログ信号M-1〜
M1を合成してアナログ信号SAを出力する。
型DA変換器15-1〜151から出力されるアナログ信号M-1〜
M1を合成してアナログ信号SAを出力する。
＜発明の効果＞ 以上本発明によれば、単位パルス応答信号ψ（ｔ）を ψ（ｔ）＝ΣAK・φＫ（ｔ） （Ｋ＝−∞〜＋∞） のように簡単な短期間の関数φＫ（ｔ）と係数AKを用い
て表現し、予めデジタルシグナルプロセッサで係数AKの
処理をしておくと共に、関数信号φＫ（ｔ）を分割する
ことなくそののまま発生して該係数と乗算して合成する
ように構成したから、位相歪の無い連続アナログ信号を
発生することができ、しかも乗算型DA変換器等の回路ユ
ニットの数を３つに減小でき、更にはノイズが乗らない
S/N比の良好な、レベル変動が生じないアナログ出力が
得られる。
て表現し、予めデジタルシグナルプロセッサで係数AKの
処理をしておくと共に、関数信号φＫ（ｔ）を分割する
ことなくそののまま発生して該係数と乗算して合成する
ように構成したから、位相歪の無い連続アナログ信号を
発生することができ、しかも乗算型DA変換器等の回路ユ
ニットの数を３つに減小でき、更にはノイズが乗らない
S/N比の良好な、レベル変動が生じないアナログ出力が
得られる。
第１図は本発明方式を実現するデジタルアナログ変換器
のブロック図、 第２図乃至第９図は本発明の原理説明図であり、第２図
は時間軸をＴ毎に区分した場合のタイムスロット説明
図、 第３図は各タイムスロットにおけるデジタルデータ説明
図、 第４図は単位パルス応答である１実施例としての信号波
形図、 第５図は３つの連続したデジタル信号に対するパルス応
答信号波形図、 第６図は単位パルス応答信号をΣAKφＫ（ｔ）で表現し
た時の関数φＫ（ｔ）の波形図、 第７図(a)はφ−１（ｔ），φ０（ｔ），φ１（ｔ）の
各波形図、 第７図(b)はAKφＫ（ｔ）の波形図、 第８図は連続する３つのデジタル信号V-1，V0，V1に対
するパルス応答信号波形図、 第９図はデジタルシグナルプロセッサの係数合計処理説
明図、 第10図はデジタルシグナルプロセッサの処理を示す機能
ブロック図、 第11図は関数発生器のブロック図、 第12図は従来のデジタルアナログ変換器のブロック図、
第13図はその各部波形図、 第14図及び第15図は従来のデジタルアナログ変換器にお
ける位相歪、波形歪説明図、 第16図乃至第18図は提案されているデジタルアナログ変
換器の概略を説明するための説明図、 第19図は従来の欠点を説明するための周波数特性図、 第20図は従来の欠点を説明するための波形図である。 10……デジタルデータ発生部、 12……デジタルシグナルプロセッサ、 13……ラッチ部、 13-1，130，131……ラッチ回路、 14……信号発生部、 14-1，140，141……関数発生器、 15……乗算部、 15-1〜151……乗算型DA変換器、 16……合成部
のブロック図、 第２図乃至第９図は本発明の原理説明図であり、第２図
は時間軸をＴ毎に区分した場合のタイムスロット説明
図、 第３図は各タイムスロットにおけるデジタルデータ説明
図、 第４図は単位パルス応答である１実施例としての信号波
形図、 第５図は３つの連続したデジタル信号に対するパルス応
答信号波形図、 第６図は単位パルス応答信号をΣAKφＫ（ｔ）で表現し
た時の関数φＫ（ｔ）の波形図、 第７図(a)はφ−１（ｔ），φ０（ｔ），φ１（ｔ）の
各波形図、 第７図(b)はAKφＫ（ｔ）の波形図、 第８図は連続する３つのデジタル信号V-1，V0，V1に対
するパルス応答信号波形図、 第９図はデジタルシグナルプロセッサの係数合計処理説
明図、 第10図はデジタルシグナルプロセッサの処理を示す機能
ブロック図、 第11図は関数発生器のブロック図、 第12図は従来のデジタルアナログ変換器のブロック図、
第13図はその各部波形図、 第14図及び第15図は従来のデジタルアナログ変換器にお
ける位相歪、波形歪説明図、 第16図乃至第18図は提案されているデジタルアナログ変
換器の概略を説明するための説明図、 第19図は従来の欠点を説明するための周波数特性図、 第20図は従来の欠点を説明するための波形図である。 10……デジタルデータ発生部、 12……デジタルシグナルプロセッサ、 13……ラッチ部、 13-1，130，131……ラッチ回路、 14……信号発生部、 14-1，140，141……関数発生器、 15……乗算部、 15-1〜151……乗算型DA変換器、 16……合成部
Claims (1)
- 【請求項１】所定時間Ｔ毎にデジタルデータを１個づつ
発生すると共に、最新からの（2K＋１）個のデジタルデ
ータV-K，V-K+1，・・・V-1，V0，V1，・・・VKを記憶
し、記憶された各デジタルデータVi（ｉ＝−Ｋ〜Ｋ）と
該デジタルデータに対応するアナログの単位パルス応答
信号ψ（ｔ−iT）とを乗算し、乗算結果を加算してアナ
ログ信号を出力するデジタルアナログ変換方式におい
て、 単位パルス応答信号ψ（ｔ）を信号ψ０（ｔ）（０≦ｔ
≦3T）を用いて次式 ψ（ｔ）＝ΣＡｉ・ψ０（ｔ−iT） ただし、 φ０（ｔ）＝9/2（t/3T）２ （０≦ｔ＜Ｔ） φ０（ｔ）＝−９（t/3T−1/2）２＋3/4（Ｔ≦ｔ＜2T） φ０（ｔ）＝9/2（t/3T−１）２ （2T≦ｔ＜3T） により表現し、 信号φ０（ｔ＋Ｔ），φ０（ｔ），φ０（ｔ−Ｔ）を順
次周期3Tで繰返し発生し、 各デジタルデータVi（ｉ＝−Ｋ〜Ｋ）を対応する単位パ
ルス応答信号ψ（ｔ−iT）に乗算した時の信号φ０（ｔ
＋Ｔ）の係数の合計をC-1、信号φ０（ｔ）の係数の合
計をC0、信号φ０（ｔ−Ｔ）の係数の合計をC1とする
時、時間Ｔ毎に ΣA-i・Vi（ｉ＝−Ｋ〜Ｋ） を演算し、演算結果を順次C-1，C0，C1として循環的に
記憶し、 信号φ０（ｔ＋Ｔ），φ０（ｔ），φ０（ｔ−Ｔ）のそ
れぞれに係数C-1，C0，C1を乗算し、 乗算結果を加算し、加算結果 C-1φ０（ｔ＋Ｔ）＋C0φ０（ｔ）＋C1φ０（ｔ−Ｔ）
を、デジタルデータ列に対するアナログ信号として出力
するデジタルアナログ変換方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274806A JPH0681051B2 (ja) | 1987-10-30 | 1987-10-30 | デジタルアナログ変換方式 |
| DE3836504A DE3836504A1 (de) | 1987-10-30 | 1988-10-26 | Verfahren und vorrichtung zur digital-analog-wandlung |
| US07/263,256 US4897654A (en) | 1987-10-30 | 1988-10-27 | Digital-analog converting method, and apparatus therefor |
| GB8825333A GB2212015B (en) | 1987-10-30 | 1988-10-28 | Digital-analog converting method,and apparatus therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274806A JPH0681051B2 (ja) | 1987-10-30 | 1987-10-30 | デジタルアナログ変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117426A JPH01117426A (ja) | 1989-05-10 |
| JPH0681051B2 true JPH0681051B2 (ja) | 1994-10-12 |
Family
ID=17546826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274806A Expired - Fee Related JPH0681051B2 (ja) | 1987-10-30 | 1987-10-30 | デジタルアナログ変換方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4897654A (ja) |
| JP (1) | JPH0681051B2 (ja) |
| DE (1) | DE3836504A1 (ja) |
| GB (1) | GB2212015B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0681046B2 (ja) * | 1988-05-24 | 1994-10-12 | 亮一 森 | デジタルアナログ変換器 |
| JPH0824263B2 (ja) * | 1989-06-12 | 1996-03-06 | 株式会社ジーディーエス | フルエンシー処理式ｄ―ａ変換装置 |
| US5182559A (en) * | 1989-07-28 | 1993-01-26 | Alpine Electronics, Inc. | Digital-analog converter with plural coefficient transversal filter |
| JPH0361712U (ja) * | 1989-10-19 | 1991-06-17 | ||
| JP3983475B2 (ja) * | 1998-02-26 | 2007-09-26 | 新潟精密株式会社 | デジタル−アナログ変換器 |
| JP3992849B2 (ja) * | 1998-07-16 | 2007-10-17 | 新潟精密株式会社 | デジタル−アナログ変換器 |
| US7212577B2 (en) | 2001-10-08 | 2007-05-01 | Igor Borisovich Dounaev | Information transfer methods |
| US8698663B2 (en) * | 2012-08-29 | 2014-04-15 | Telefonaktiebolaget L M Ericsson (Publ) | Digital analog converter |
| GB2541861A (en) | 2015-05-29 | 2017-03-08 | Mqa Ltd | Digital to analogue conversion |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3480767A (en) * | 1967-06-12 | 1969-11-25 | Applied Dynamics Inc | Digitally settable electronic function generator using two-sided interpolation functions |
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