JPH01117426A - デジタルアナログ変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分膏〉 本発明はデジタルアナログ変換方式に係り、特（こデジ
タルオーディオ信号をアナログ音声信号に変換する際に
用いて好適なデジタルアナログ変換方式に関する。

〈従来技術〉 コンパクトディスクプレーヤ（ＣＤプレーヤ）やデジタ
ルテープ録音・再生装置（ＤＡＴ装置）ではデジタルで
表現された音楽信号をアナログ信号に変換して出力する
必要がある。

−Ｓに使用されている音楽再生用のデジタルアナログ変
換ＷＩ（Ｔ）Ａ変換器という）は第１２図に示すように
、サンプリング周期で入力されるデジタルデータＤＴを
直流電流■。に変換するデジタル・電流変換部１と、サ
ンゴリングパルスＰ、が発生する毎に電流Ｉ０を電圧Ｓ
０（第１３図参照）に変換してホールドする電流・電圧
変換Ｗ２と、出力電圧Ｓ。を連続した清めらかなアナロ
グ信号ＳＡに成形して出力するローパスフィルタ３を有
して構成されている。尚、電流・電圧変換器２における
スイッチＳＷの可動接点はサンプリングパルスＰ。

により切り替わり、図示のａ接点状態で積分器を構成し
て電流Ｉ。に応じた電圧Ｓ。を発生し、又す接点状態で
はホールド回路を構成して該電圧を保持する。

かかる音楽再生用のＤＡ変換器で最も問題となるのはデ
ジタルデータを電流値に変換する変換精度とその変換ス
ピード及びローパスフィルタによる位相歪である。

このうち、変換精度と変換スぜ一ドはＬＳＩのハイスピ
ード化とトリミング技術の進歩により向上し問題はない
。しかし、ローパスフィルタによる位相歪に対してはデ
ジタルフィルタの採用により軽減できるとはいうものの
、構成上存在する以上これを無くすことができない。

第１４図は位相歪の説明図であり、第１４図（ａ）は原
オーディオ信号波形５ａと、ＩＫｔ（ｚ成分波形５ｂと
、８　Ｋ　Ｈｚ成分波形５Ｃを示し、第１４図（ｂｌは
ローパスフィルタ３（第１２図）から出力されろオーデ
ィオ信号波形６ａと、ＩＫＨｚ、成分波形６ｂと、８　
Ｋ　ｔｌ　ｚ成分波形６Ｃを示している。

この波形図かられかるように８ＫＨｚ成分の位相の遅れ
が存在するため出力オーディオ信号６ａは原オーディオ
信号５ａに比べて異なったものとなり、特に高周波にお
いての位相歪（ｆ大きく、ローパスの存在は多大の音質
劣化をを招来する。

又、パルス状信号が入力された時のローパスフィルタ出
力は第１５図に示すように立ち上がり部７ａで緩慢にな
ると共にエンベロープ部７ｂ及び立ち下がり部７ｃで振
動が発生する。このため、インパルス的な変化の多い音
楽信号が入力されろと音質が大きく変化し、時としてリ
ズム感まで異なってしまう。

このため、本願の発明者等は、第１６図に示すように単
位パルス応答信号ｓｐ（第１７図参照）を発生する単位
パルス応答信号発生器１′と、所定時間ΔＴＩＩＥに発
生する１６ピツトのデジタルオーディオデータを発生す
るデジタルデータ発生部２′と、ある時刻において発生
する単位パルス応答信号に前記所定のデジタルオーディ
オデータを乗算する乗算部３′と、デジタルオーディオ
データが乗算された各パルス応答信号を合成してアナロ
グ信号を出力する合成部４′を有するデジタルアナログ
変換器を提案している。

この提案されたデジタルアナログ変換器では、単位パル
ス応答信号発生ｉｌｌ’は所定時間ΔＴ間隔で単位パル
ス応答信号波形ＳＰを分割するとき（第１７図参照）、
分割された各部分信号ＳＫを第１８図に示すように（Ｓ
−、、Ｓｏ、　Ｓ、のみ示す）時間ΔＴ毎に繰り返し発
生し、デジタルデータ発生部２′は所定時間ΔＴ毎に発
生する１６ビツトデジタルオーデイオデータｖ、Ｃを内
蔵のシフトレジスタに順次シフトしながら記憶し、乗算
部３′の乗算型ＤＡ変換器はそれぞれ部分信号Ｓｋと該
部分信号に対応するシフトレジスタに記憶されている所
定の１６ピツトデジタルオーデイオデータｖ−Ｋをそれ
ぞれ乗算し、合成部４′は各乗算型ＤＡ変換器から出力
されろ信号を合成してアナログ信号５Ａ（−ΣＳｖ−Ｖ
−Ｋ）を出力するようにしている。

そして、乙のデジタルアナログ変換器によれば位相歪の
無い連続アナログ信号を発生することができろ。

〈発明が解決しようとしている問題点〉ところで、この
提案されているデジタルアナログ変換器では、単位パル
ス応答信号ｓｐ（第１７図参照）がタイムスロットニー
５以前及びタイムスロッ１−ＴＳ以降でそれぞれ急激に
減衰することを考慮し、単位パルス応答信号ＳＰをタイ
ムスロ・フトＴ−４〜Ｔ４におけろ９個の部分信号Ｓ−
４〜Ｓ４で近似している。このため、提案されているデ
ジタルアナログ変換器では、９個の部分信号発生器、９
個のシフトレジスタ構成の記憶回路、９個の乗算型ＤＡ
変換器を必要とし構成が大型化すると共にコスト高とな
る問題があった。尚、単位パルス応答信号を少ない数の
部分信号で近似し、これにより部分信号発生器や記憶回
路、乗算型ＤＡ変換器を減少させようとすると第１９図
に示すようにデジタルアナログ変換器の出力であるアナ
ログ信号の周波数特性が可聴帯域でレベル変動を生じろ
という問題が発生する。

又、提案されているデジタルアナログ変換器では乗算型
ＤＡ変換器に入力される部分信号波形ＳＫが第１８図に
示すようにへＴ毎に不連続な波形となり、この信号の不
連続性と乗算型ＤＡ変換器のセトリング時間に起因して
合成部４′から出力されるアナログ信号ＳＡにΔＴ毎に
スパイク状のノイズが乗ってしまうという問題がある。

尚、提案されているデジタルアナログ変換器に単位パル
スＵＰを入力した時のアナログ信号ＳＡの波形を第２０
図に示す。単位パルスＵＰを入力した場合にはアナログ
信号ＳＡは第１７図に示す波形とならなければならない
が、前述の乗算型ＤＡ変換晋のセトリングタイムに起因
してΔＴ毎にスパイ−り状のノイズが乗った波形となっ
ている。

以上から、本発明の目的は位相歪の無い連続アナログ信
号を発生することができるデジタルアナログ変換方式を
提供することである。

本発明の別の目的は使用する乗算型ＤＡ変換器等の回路
ユニットの数を少なくでさると共にＳ／Ｎ比を向上でき
、しかも可聴帯域でのレベル変動が生じない、換言すれ
ば平坦な周波数特性を与えろことができるデジタルアナ
ログ変換方式を提供することである。

く問題点を解決するための手段〉 第１図は本発明のデジタルアナログ変換器にブロック図
である。

１０は所定時間間隔でデジタルデータＶ、を発生するデ
ジタルデータ発生部、１２はデジタルシグナルプロセッ
サ（ＤＳＰ）　、１３はラッチ部、１４は信号発生部、
１４−１〜１４１は関数発生器、１５はラッチ部と信号
発生部とに接続されｔコ乗算部、１５−１〜１５．は乗
算型ＤＡ変換器、１６は乗算部から出力される複数の信
号Ｍ−，〜Ｍ、を合成してアナログ信号ＳＡを出力する
合成部である。

く作用〉 デジタルデータ発生部１０は所定のサンプリング周期Ｔ
毎に順次デジタルデータＶＫ（Ｋ＝・・・。

−４，−３，−２，−１，０，１，２，３，・　・・）
を発生する。又、信号発生部１４の各関数発生器１４−
２１，１４゜、１４．は単位パルス応答信号ψ（ｔ）を
３個の区分多項式で表わせる関数φ（ｔ）（０≦ｔ≦３
・Ｔ）を用いて次式％式％（）） により表現した時、信号φ（ｔ＋Ｔ）、φ（ｔ）。

φ（ｔ−Ｔ）を順次周期３Ｔで繰り返し発生する。

デジタルシグナルプロセッサ１２は現時刻のデジタルデ
ータをＶ。とする時、前記サンプリング時間毎に次式 ％式％） により計数Ｃを計算して順次Ｃ，，Ｃ２，Ｃ，として循
環的ニラッチ回ｆＩｓ１３−１，１３゜、１３１ニ記憶
すると共に、乗算部１５の各乗算型ＤＡ変換器１　ｊ、
、　　１５゜、　　１５．ＩＣおイテ、Ｃ，・φ（ｔ＋
Ｔ）　、　Ｃ２・φ（Ｌ）　＃　Ｃ３・φ（ｔ−Ｔ）を
演算し、合成部１６において各乗算型ＤＡ変換器の出力
を合成してデジタルデータ列ｖ７をアナログＳＡに変換
する。

〈実施例〉 以下本発明の原理を第２図乃至第９図に従って説明し、
しかる後第１図に従って本発明にかかるデジタルアナロ
グ変換器について説明する。

第２図に示すように時間軸を所定時間Ｔ毎に区分し、各
タイムスロットＴ、（ｋ＝・・Ｔ　−、、Ｔ　−、。

Ｔ−２ｊ　’ｒ−１．’ｒ０．　’ｒ１．　’ｒ２．　
’ｒ、、　’ｒ４．・・）における離散時間信号値（デ
ジタル値）を第３図に示すようにＶ、とすれば離散時間
信号ＲＴＳに対する連続時間信号は、時々刻々と入力さ
れろデジタルデータＶ　によって重み付けされたパルス
応答信号を時間軸に沿って重ね合わせることによって得
られる。

第４　（ｎ）はタイムスロットＴ０におけろ単位パルス
信号であり、第４（ｂ）は単位パルス信号に対する単位
パルス応答信号ｓｐの波形図で、１実施例としてのスプ
ライン信号波形である。尚、注目すべきは単位パルス応
答信号は時間軸上−ωから十■迄全区間に渡って存在し
、かつ時刻がタイムスロットＴ。から−Φあるいは＋■
に向かうに従って急激に減衰する点である。

以上から、第３図に示す離散時間信号ＲＴＳのうちタイ
ムスロット’ｊ、、　Ｔｏ、　Ｔ、におけるデジタルデ
ータＶ−，，Ｖｏ、　Ｖ、のみに着目すると、各デジタ
ルデータＶ−，，Ｖｏ、　Ｖ、に対するパルス応答信号
ｓｐ−，，ｓｐｏ、　ｓｐ、は第５図の点線、実線、−
点鎖線で示すようになるから、これらを古いタイムスロ
ットＴｋ（ｋ＝−〇、・・−２，−１゜０．１，２．　
　・・Ｏｏ）から時間ΔＴ毎に順に合成して出力するこ
とにより３つのデジタルデータＶ−，，Ｖｏ、　Ｖ、に
対する連続時間信号が得られる。

尚、第５図におけろ各パルス応答信号５Ｐ−１，Ｓｐｏ
、ｓｐ、はそれぞれ単位パルス応答信号ＳＰ（第４（ｂ
）参照）　ヲｖ−，，ｖ。、７１倍したもノテする。以
上はデジタルデータが３つの場合であるが、全タイムス
ロットにおけるデジタルデータを考慮する場合も同様に
連続時間信号が得られる。尚、パルス応答信号が急激に
減衰することを考えると各タイムスロットで合成すべき
パルス応答信号は高々９個程度で十分である。すなわち
、現時刻のタイムスロットをＴ、とすれば、タイムスロ
ットＴｉｔ−ａ〜Ｔｋや、におけろ９つのデジタルデー
タに対するパルス応答信号を合成すればＴよにおいて十
分に精度のよい連続時間信号が得られる。

しかし、９つのデジタルデータに対するパルス応答信号
を合成する方式では、〈発明が解決しようとしている問
題点〉において説明したように各回路ユニットをそれぞ
れ９組必要とし、このため装置を大型にすると共にコス
ト高にし、しかも単位パルス応答信号波形が複雑となっ
ているためツナギ目で不連続となってアナログ信号にノ
イズが乗り、また高いＳ／Ｎ比が要求され好ましくない
。

そこで、単位パルス応答信号ＳＰを短い区間におけるよ
り簡単な関数信号を用いて表現できれば、該関数信号を
分割することなくそのま＼使用でき、従って不連続とな
ることはなく、シかも必要となる回路ユニット数を少な
くできる。

さて、第４図（ｂｌに示す単位パルス応答信号ＳＰを示
す関数ψ（ｔ）は別の関数φ、（ｔ）を用いて次式 ％式％（ｔ） で表現できる。ただし、関数φ（ｔ）は第６図に示すよ
うに３サンプリング時間３Ｔを１周期とする波形を有し
、３個の区分多項式で表せる。すなわち、φ（ｔ）は φ（ｔ）＝９／２　（ｔ／３Ｔ）”　　　（０≦ｔ　（
Ｔ）φ（ｔ）　＝−９（ｔ／３Ｔ−１７２）　’＋３／
４　　（Ｔ≦ｔ（２Ｔ）φ（ｔ）＝９／２　（ｔ／３Ｔ
−１）　２　（２Ｔ≦ｔ＜３Ｔ）で表現できる。尚、第
７図（ａｌに示すよう時刻０〜３Ｔの間の実線で示す関
数をφ。（ｔ）　、ｍサンプリング時間前の関数φ−，
，（ｔ）、ｍサンプリング時間後の関数をφ、（０と表
現すれば、φ−，（ｔ）＝φ。（ｔ＋ｍ−Ｔ）　　　・
・（３）φ、（ｔ）−＝φ。（ｔ−ｍ−Ｔ）　　　　　
・−（４１となる。

−さて、（２）式から計数ＡＫを計算するとＡ−４＝Ａ
４−５％／Ｔ（−３＋２．／Ｔ）　’＝　０．００１２
７２７Ａ−、＝Ａ３＝／ｒ　（−３＋２．／Ｔ）　’＝
−０，ＯＯ７１４８ｇＡ−２＝Ａ２￥Ｔ（−３＋２／！
″）２＝　０．０４１６３２Ａ−、＝Ａ、−／／Ｔ（３
＋　２１ν＝−０，２４２６４Ａｏ＝／Ｔ（−３＋２４
／Ｔ）’　　　＝１．４１４２１となるから、（ｔ１式
におけろＡＫφ、（ｔ）（Ｋ＝−ψ〜＋ｃＸ））は第７
図（ｂ）に示すようになり　（ｋ＝−１，０，１の場合
のみ図示している）、これらを合成すると点線で示すよ
うに単位パルス応答信号φ（ｔ）となる。

さて、サンプリング周期Ｔで連続する３つのデジタルデ
ータを古いものから・・・、　ｙ、、　ｙ、。

ｖｌ、・・・とすると各デジタルデータのパルス応答信
号・・・・、ψ−，（ｔ）、ψ。（ｔ）、　ψ。

（ｔ）、・・・はそれぞれ（ｔ）〜（４）式を用いてｔ
ａｒ−、（ｔ）　＝ΣＶ−，・ＡＫ・ｔｆｉ、　（ｔ＋
Ｔ）＝・・・＋Ｖ、Ａ−、φ。（ｔ＋２Ｔ）　＋Ｖ−、
Ａｏφｏ（ｔ＋Ｔ）＋Ｖ、Ａ１φｏ（ｔ）　＋・−・（
５）ψ。（ｔ）＝Σｖ０・Ａイ・φ、（ｔ）＝・・・＋
ＶｏＡ、φ（ｔ＋Ｔ）　＋ＶｏＡｏφ。（ｔ）＋ｖｏＡ
ｌφ（ｔ−Ｔ）＋・・・　　（６）φ、（ｔ）＝ΣＶｔ
・ＡＫ・φＫ（ｔ　−’ｒ）＝　・・・＋Ｖ、Ａ、φ。

（ｔ）　＋Ｖ、Ａ０φｏ（ｔ　−Ｔ）＋ＶｏＡ１φ（ｔ
−２Ｔ）　＋・・・（７１となり第８図に示すようにな
る。ただし、第８図では各デジタルデータＶ−，，Ｖｏ
、　Ｖ、は同一値として示している。

さて、（５）〜（７）式から関数φ。（ｔ）の係数を抜
き出すと Ｖ、　・Ａ、、　Ｖｏ・Ａｏ、　Ｖ、　−Ａ。

となる。尚、以上は３つのデータｖ−１，ｖｏ、　ｖ。

を考慮しただけであるが、９個の連続するデジタルデー
タｖ−４〜ｖ４を考慮すると関数φ。（ｔ）の係数は第
９図に示すように Ｖ、Ａ−４，Ｖ、Ａ、、３．　Ｖ、Ａ、、　ＶＩＡ、、
　ＶｏＡｏ。

Ｖ−、Ａ、、　Ｖ、、、Ａ２．　Ｖ−，３Ａ、、　Ｖ−
４Ａ４・−・−（８）となる。

又、同様に（５）〜（７）式から関数φ。（ｔ’＋Ｔ）
の係数を抜き出すと ■、・Ａｏ、　Ｖｏ・Ａ。

となり、連続する９つのデジタルデータを考慮すると関
数φ。（ｔ＋Ｔ）の係数は第９図に示すようＶ３Ａ−４
，Ｖ２Ａ、、　Ｖ、Ａ−２，ＶｏＡ、、　Ｖ、Ａｏ。

Ｖ、Ａ、、　Ｖ、Ａ２．　Ｖ−４Ａ、、　Ｖ−５Ａ４・
・・・（９）となる。更に、（５）〜（７）式から関数
φ。（ｔ　−Ｔ　）の係数を抜き出すと Ｖｏ−Ａ、、　Ｖ、−Ａｏ となり、連続する９つのデジタルデータを考慮すると関
数φ。（ｔ−Ｔ）の係数は第９図に示すように ＶＳＡ、、　Ｖ４Ａ、、　Ｖ３Ａ、、　Ｖ２Ａ、、　Ｖ
、Ａｏ。

ＶＯＡ、、　Ｖ、Ａ、、　Ｖ−２Ａ３．　Ｖ−３Ａ４・
・・−（Ｉｎとなる。

以上から、（９）式に示す係数を合計して関数φ（ｔ＋
Ｔ）に乗算したものと、（８）式に示す係数を合計した
ものを関数φ（ｔ）に乗算したものと、（ｔ１式に示す
係数を合計したものに関数φ（ｔ−Ｔ）を乗算したもの
を合成して出力すればデジタルデータ列に対応する連続
アナ四グ信号が得られることになる。

以下、第１図に従って本発明にかかるデジタルアナログ
変換器について説明する。第１図において、１０はデジ
タルデータ発生部、１１はデジタルデータを記憶するレ
ジスタ、１２はデジタルシグナルプロセッサ（ＤＳＰ）
　、１３は３つのラッチ回路１３−１〜１３．を有する
ラッチ部、１４は関数φ（ｔ＋Ｔ）、φ（ｔ）、φ（ｔ
−Ｔ）を発生する関数発生Ｎ１４−１．１４゜、１４−
１を有する信号発生部、１５はラッチ部と信号発生部と
に接続された３つの乗算型ＤＡ変換＠ｌｊｌ〜１５．を
有する乗算部、１６は乗算部から出方されるＷ、数の信
号ＲＬ、、　Ｍｏ、　Ｍ、を合成してアナログ信号ｓＡ
を出力する合成部である。

デジタルデータ発生部１０はピットクロックＢＣＬＫ、
データラッチパルスＰ３Ｎ＋１〜Ｐ３Ｎ＋３、ＲＯＭデ
ーデークラッチパルスＬＣＫ発生すると共に所定時間（
サンプリング時間）Ｔ間隔でたとえば　１６ビツトのデ
ジタルデータｖＫ（第３図参照）を発生し、順次レジス
タ１１に記憶する。尚、ピットクロックＢＣＬＫの周波
数は、サンプリング周波数をｆ、（＝１／Ｔ）とすれば
ａ　−ｆＳ（たとえばａ＝６４）であり、又デークラッ
チパルスＰｅａ＋＋”””Ｐ３□３の周期は３Ｔであり
、それぞれＴづつ位相がずれている。

デジタルシグナルプロセッサ１２は最新の９つのデジタ
ルデータを用いて（８）式に示す係数の合計Ｃを演算し
、演算結果を順次ラッチ回路１３−１〜１３、に循環的
に記憶する。すなわち、タイムスロットＴ−，の時点で
は（９）式に示す係数の合計Ｃ−１が演算されてラッチ
回路１３−１に記憶され、タイムスロットＴ０の時点で
は（８）式の係数の合計００が演算されてラッチ回路１
３゜に記憶され、タイムスロットＴ、においては（ｔ１
式の係数の合計Ｃ２が演算されてラッチ回路１３．に記
憶される。そして、以後サンプリング周期で新たなデジ
タルデータが発生する毎にデジタルシグナルプロセッサ
１２で演算された係数の合計値Ｃが順次ラッチ回路１３
　→１３ｏ→１３．→・・にＣ−、、Ｃ０，Ｃ，として
記憶される。第１０図はデジタルシグナルプロセ・ソサ
１２の演算処理を説明するブロック図であり、ＴＤは１
サンプリング周期Ｔの間デジタルデータを記憶すると共
に次段にシフトする遅延回路、Ａ−４〜Ａ４は乗算器、
ＡＤＤは加算器である。

信号発生部１４は関数発生“器１４−□、１４゜、１４
１を有し、各関数発生器はそれぞれ第７図（，１に示す
周期３Ｔの関数φ。（ｔ＋Ｔ）、φ。（ｔ）、φ０（Ｌ
−Ｔ）を有する信号を繰り返し発生する。

第１１図は関数発生器１４−３のブロック図であす、リ
セットパルスＲ３Ｎ＋、　（データラッチパルスＰ３　
Ｎ　＋　１と同一）により計数値をクリアされると共に
、周波数ａ　−ｆＳ（ｆＳはサンプリング周波数）のビ
ットクロック信号ＢＣＬＫを計数して次段のＲＯＭ２２
のアドレス信号Ａ１１を発生するカウンタ２１と、時間
１／（ａ−ｆ−の間隔でデジタル化した関数φ。（ｔ）
のデジタル値がアドレス順に連続して記憶され力、ウン
タ２１から出力されるアドレス信号Ａ、が指示する記憶
域から順次デジタルデータを読み取って離散的な関数φ
。（ｔ）を発生するＲＯＭ２２と、ＲＯＭから出力され
るデジタルデータをラッチするラッチ回路２３と、デジ
タル値に比例した大きさを有する電流Ｉ０に変換して出
力するＤＡ変換器２４と、ＤＡ変換器２４から出力され
た電流値Ｉ０に比例した電圧信号に変換する電流・−電
圧変換＠（ＩＶ変換器）２５と、ｔＶ変換器出力を清め
らかな連続アナログ信号にするローパスフィルタ２６と
、アンプ２７を有している。

尚、関数発生器１４゜、１４１も第１１図と殆ど同一の
構成を有し、異なる点はリセットパルスＲ、Ｎ＋、の代
わりにリセットパルスＲ３Ｎ　＋　２またはＲ３Ｎ＋’
）　（データラッチパルスＰ３　Ｎ　ｈ　ＱまたはＰ３
Ｎ＋３と同一）によりカウンタ２１の計数値がリセット
される点である。尚、関数発生器１ｊ、は時刻−Ｔから
ｎ秒返し周期３Ｔの関数φ。（ｔ＋Ｔ）を出力し、関数
発生器１４゜は時刻零から繰り返し周期３Ｔの関数φ。

（ｔ）を出力し、関数発生器１４゜時刻Ｔから繰り返し
周期３Ｔの関数φ。（ｔ　−Ｔ　）を出力する。

乗算部１５は３個の乗算型ＤＡ変換器１５−１〜１５１
を有し、乗算型ＤＡ変換ＩＩ！！１５−１はラッチ回路
１３−１に記憶された（９）式の係数の合計値Ｃ−１と
関数信号φ。（ｔ＋Ｔ）とを乗算してアナログ信号Ｍ−
，を出力し、乗算型ＤＡ変換器１５゜はラッチ回＄１３
゜に記憶された（８）式の係数の合計値Ｃ０と関数信号
φ。（ｔ）とを乗算してアナログ信号Ｍ０を出力し、乗
算型ＤＡ変換１ｌｉ１５１はラッチ回路１３、に記憶さ
れた（ｔ１式の係数の合計値Ｃ１と関数信号φ。（ｔ−
Ｔ）とを乗算してアナログ信号Ｍ、を出力する。

合成部１４は周知のアナログ加算器の構成を有し、各乗
算型ＤＡ変換器１５−８〜１５１から出力されろアナロ
グ信号Ｍ−１〜Ｍ１を合成してアナログ信号ＳＡを出力
する。

〈発明の効果〉 以上本発明によれば、単位パルス応答信号ψ（ｔ）を ψ（ｔ）＝ΣＡＫ・φＫ（ｔ　）　　（Ｋ　＝−ｏｏ−
＋ｏｏ）のように簡単な短期間の関数φＫ（ｔ）と係数
Ａ１を用いて表現し、予めデジタルシグナルプロセッサ
で係数Ａ、Ｃの処理をしておくと共に、関数信号φ、（
ｔ）を分割することなくそののまま発生して該係数と乗
算して合成するように構成したから、位相歪の無い連続
アナログ信号を発生することができ、しかも乗算型ＤＡ
変換器等の回路ユニットの数を３つに減小でき、更には
ノイズが乗らないＳ／Ｎ比の良好な、レベル変動が生じ
ないアナログ出力が得られる。

４、発明の詳細な説明 第１図は本発明方式を実現するデジタルアナログ変換器
のブロック図、 第２図乃至第９図は本発明の原理説明図であり、第２図
は時間軸をＴ毎に区分しｔコ場合のタイムスロット説明
図、 第３図は各タイムスロットにおけろプレタルデータ説明
図、 第４図は単位パルス応答である１実施例としての信号波
形図、 第５図は３つの連続したデジタル信号に対するパルス応
答信号波形図、 第６図は単位パルス応答信号をΣＡ、φＫ（ｔ）で表現
した時の関数φ７（ｔ）の波形図、第７図（ａ）はφ−
，（ｔ）、φ。（ｔ）、φ、（ｔ）の各波形図、 第７図（ｂｌはＡＫφＫ（ｔ）の波形図、第８図は連続
する３つのデジタル信号Ｖ−，，Ｖ０゜■に対するパル
ス応答信号波形図、 第９図はデジタルシグナルプロセッサの係数合計処理説
明図、 第１０図はデジタルシグナルプロセッサの処理を示す機
能ブロック図、 第１１図は関数発生器のブロック図、 第１２図は従来のデジタルアナログ変換器のブロック図
、第１３図はその各部波形図、第１４図及び第１５図は
従来のデジタルアナログ変換器における位相歪、波形歪
説明図、第１６図乃至第１８図は提案されているデジタ
ルアナログ変換器の概略を説明するための説明図、第１
９図は従来の欠点を説明するための周波数特性図、 第２０図は従来の欠点を説明するための波形図である。

１０・・デジタルデータ発生部、 １２・・デジタルシグナルプロセッサ、１３・・ラッチ
部、 １３−１，１３゜、１３．・・ラッチ回路、１４・・信
号発生部、 １４−、．１４゜、１４．・・関数発生器、１５・・乗
算部、 １５−１〜１５１・・乗算型ＤＡ変換器、１６・・合成
部 特許出願人　　　　　　　森　亮−（外１名）代理人　
　　　　　　　　弁理士　齋藤千幹第５図 −・Ｔ−４”ｒ−ｓ　　ｒ−ａ　Ｔ−Ｉ　　Ｔｏ　　Ｔ
ｔ　　Ｔａ　　Ｔｘ　　Ｔｓ　−一一一を 第６図 一−Ｌ ｃｏ　　　　　　≦　　　　　　３　　　　　　　＞第
９図 第１０図 ！ｉτ 針　　Ｚ 第１２図 第１３図 第１４図 （ａ） （ｂｌ 第１５図 第１６図 ２′ 第１８図

Claims (1)

1. 【特許請求の範囲】 所定のサンプリング周期Ｔ毎に順次デジタルデータＶ＿
   Ｋ（Ｋ＝…、−４、−３、−２、−１、０、１、２、３
   、…）を発生すると共に、 単位パルス応答信号ψ（ｔ）を３個の区分多項式で表わ
   せる信号ψ（ｔ）（０≦ｔ≦３・Ｔ）を用いて次式 ψ（ｔ）＝ΣＡ＿Ｋ・φ（ｔ−Ｋ・Ｔ）（Ｋ＝−∞〜＋
   ∞）により表現した時、信号φ（ｔ＋Ｔ）、φ（ｔ）、
   φ（ｔ−Ｔ）を順次周期３Ｔで繰り返し発生し、現時刻
   のデジタルデータをＶ＿０とする時、前記サンプリング
   時間毎に次式 Ｃ＝ΣＡ＿−＿Ｋ・Ｖ＿Ｋ（Ｋ＝−Ｍ〜Ｍ）によりＣを
   計算して順次Ｃ＿１、Ｃ＿２、Ｃ＿３として循環的に記
   憶すると共に、次式 Ｃ＿１・φ（ｔ＋Ｔ）＋Ｃ＿２・φ（ｔ）＋Ｃ＿３・φ
   （ｔ−Ｔ）によりデジタルデータをアナログに変換した
   信号を発生することを特徴とするデジタルアナログ変換
   方式。