JPH0313007A - フルエンシー処理式ｄ―ａ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はＤ−Ａ変換装置、特にフルエンシー処理法を利
用したフルエンシーＤ−Ａ処理式変換装置に関するもの
である。

（ロ）従来の技術 離散的なデータ系列を滑らかに補間する手法としてスプ
ライン関数による補間が知られている。この手法は、点
と点とを滑らかな曲線、すなわちスプライン関数で結ぶ
処理方式であるが、区分的多項式であるこのスプライン
関数を応用した情報処理がいろいろな分野で研究され実
用化されている。ま喪、このスプライン関数を利用した
スプライン処理方式の延長として、近年、フルエンシー
処理方式が提案され実用化され始めている。

「フルエンシー」とは、１滑らかさ１を意味しておＤフ
ルエンシー処理は、例えばディジタル時系列信号からア
ナログ時系列信号に変換するＤ−Ａ変換の場合を例にと
ると次のようになる。

すなわち、通常は階段状となるＤ／Ａ変換変換デカデー
タ隔を、滑らかな関数、すなわちフルエンシー関数（・
名称は！Ｊ４するが実質はスプライン関数と同じである
）の曲線で結んで、直接、滑らかなアナログ信号を出力
しようとするものである。こうすることによって従来、
Ｄ−Ａ変換出力波形が階段状の非連続関数状態を呈して
いた欠点、例えば雑音成分を除くための後段におけるフ
ィルタリング処理を不要にできる利点があると共に、何
よりも滑らかなアナログ出力が直接とシ田せるという優
れ念特徴があるため今後、多方面の技術分野への応用が
期待されている。

第４図は上記フルエンシー処理方式を利用した従来のフ
ルエンシーＤ−Ａ変換装置を示す。

同図において１はシステムのタイミング制御装置、２−
４　、２２．２−５・・・２−ｎはスプライン関数の曲
線を発生する名スプライン関数曲線発生器、３−１　＋
　’　２＋　３５＋　”””　３−　ｒｌは各Ｄ／Ａ変
換器、４−４．４−２＋　４−５・・・・・・４−ｎは
データバスＢからのデータをラッチする各バッファ、５
は加算回路、を示す。

動作においては、タイミング制御装置１からのトリガー
パルスにもとづいて各関数曲線発生器λ−１〜２−ｎか
ら位相の異なるスプライン関数状のインパルス波形電圧
ｒ１〜ｒｆｉが発生され、それらが各Ｄ／Ａ変換器３−
１〜３−ｎの基準電圧端子へ与えられ各Ｄ／Ａ変換器の
基準電圧を変動させる。その際、名バッファ４−１〜４
−ｎには、タイミング制御装置１からのラッチ制御信号
Ｓ＋、Ｓ２゜・・・Ｓｎのもとで、データバスＢからの
ディジタルデータがずれてラッチされているので各Ｄ／
Ａ変換器３−１〜（ｎではスプライン関数のインパルス
電圧と上記ディジタルデータが乗算され、各Ｄ／Ａ変換
器の出力にはインパルス状のアナログ波形出力が発生さ
れる。各Ｄ／Ａ変換器はタイミングが所定時間ずれてい
るのでそれらの出力を加算回路５で加算すれば、滑らか
な（フルエンシーな）合成されたアナログ波形出力が直
接とシ出されるようになっている。

（１発明が解決しようとする問題点 上記の構成のように、フルエンシー理論を利用した処理
方式を導入することで確かにパルス成分の再現性は旧来
のＤ／Ａ変換方式よりも著しく高められた。

しかしながら、上記フルエンシーＤ−Ａ変換装置におい
ては、スプライン関数状のインパルスを発生する名関数
曲線発生器（いわゆるカーブジェネレータ）を複数個用
意しなければならないため、高度の技術を必要とする上
に価格上も高価なものとなっていた。すなわち、数次の
多項式で表現されるスプライン関数を正確かつ高速で発
生するカーブジェネレータは製作上、技術的な困難が伴
なうと共に、それらの間で特性がそろっていなければ高
性能のフルエンシーＤ−Ａ変換装置を実現できないので
、当然のこととして製品価格の上昇を招いていた。

に）問題点を解決する九めの手段 本発明は上記の問題を解決して、比較的低価でしかも高
速かつ安定的に作動するフルエンシー処理式Ｄ−Ａ変換
装置を提供することを目的としている。

このため本発明による１つの実施例においては、従来の
ように複雑かつ高価な関数発生用のパルス発生器を複数
個用いることはしないので、各Ｄ／Ａ変換器へ印加する
各基準電圧として、スプライン関数の電圧でなく位相の
ずれた多相交流電圧を発生するように多数のＰＬＬ　（
位相ロックループ）回路を用いて構成し、結果として高
価なパルス発生器を複数個用いたものと同様なフルエン
シーな変換出力が得られるようにしている。

（ホ）作用 本発明による１つの実施例としてのフルエンシー処理式
Ｄ−Ａ変換装置においては、ｋ−ｍ個のＰＬＬＶｃｋ個
のｍ相ディジタルクロックを基準信号として供給し、こ
れらのクロックに同期した正弦波信号を各行のＰＬＬ群
から発生し、行毎のＰＬＬの出力を加算して、＠Ｄ／Ａ
変換器へ与えるための位相のずれた正弦波の基準電圧ｒ
１〜ｒｎを発生している。

（へ）実施例 第１図は、多・数のＰＬＬ［ｇｌｌＮＩを用いた本発明
によるフルエンシー処理式Ｄ−Ａ変換装置の実施例を示
す。

同図において、１０はシステムクロックが印加される分
周器群、１１−１．１１−２　、１１３　、・・・１１
−にはｍ相りロック発生器群、Ｐ＋１．Ｐｔ２．Ｐｔ３
−・Ｐｌには第１行のＰＬＬ群、Ｐ２１　、　Ｐ２２　
、　Ｐ２３　、・・・Ｐ２には第２行のＰＬＬ群、−、
Ｐｍ１　、　Ｐｍ２．　Ｐｍ５−・Ｐｍｋは第ｍ行のＰ
ＬＬ群、１２−１　、１２−２．１２Ｊ　・１２−ｍは
各行のＰＬＬ出力を加算する各加算器を示す。なお、前
記１１−１　、　ｊｌ　−２，Ｎ１１−ｍＰｉ　１Ａ′
Ｐｍｋ　、　１２−１〜１２−ｍで示した構成要素から
なる回路は後に説明するように、いわば多相交流発生部
を構成していると考えてよい。

更に、１３−ｉ　、　１　ｘ−２−１３−ｍは各Ｄ／Ａ
変換器、１４−ｊ、　１４−２．・・・１４−ｍはバッ
ファ、１５は加算器、１６はシステムのタイミング制御
装置を示し、上記各Ｄ／Ａ変換器１３１〜１３−ｍは第
４図の各Ｄ／Ａ変換器３−１〜５−ｎに対応し、１４−
１〜１４−ｎは第４図のバッファ４−１〜４−ｎに、１
５は第４図の５に、１６は第４図の１に対応するもので
ある。

第１図に示し念実雄側は、ｋｍ個のＰＬＬにに個のｍ相
ディジタルクロックを基準信号として供給し、これらの
クロックに同期した正弦波信号装置の各部のクロック波
形および状緒のタイミング図を示す。以下に第１図およ
び第２図を参照して本発明の装置の動作を説明するが、
簡単のためにｋ　＝　ｍ　＝　３、即ち３種の３相交流
電圧を発生し、３個のＤ／Ａ変換器１３１　、１３−２
゜１１３（したがってバッファも１４−１．１４−２．
１４−３の３個であると考える）に対する基準電圧ｒ１
゜ｒ２．　ｒ３として印加する場合を例にとる。第１図
および第２図でＣ１ｊで示した各パルス列は名ＰＬＬの
基準クロックを示し、各行のＰＬＬ群から出力される名
工弦波は、所定の遅延ＤＴづつずれた３租借号１１．　
ｒ２．１５として発生される。なお、ｒｌ、　ｒ２．　
ｒ３は次式による重み付けされているものとする。

ｒ１■＝　ｒ２（Ｔ−ＤＴ）　＝ｒｓ（Ｔ−２ＤＴ）＝
ＡＯ−１−ＡＩ（２）（ωＴ）−）Ａ２（２）（２ωＴ
）＋Ａ３■（４ωＴ）＝０．７９０５＋■（ωＴ）−１
−０，１９６■（２ωＴ）＋０．０１５５ｃｘｍ（４ω
Ｔ）　　　・−・（１）このような構成において、分周
器１０へ与えられたシステムクロックが分周され、そこ
からの名出力により３相（ｍ＝３）クロック発生器１１
−１からは基準クロックＣＨ，Ｃ１２，Ｃｐ３がＰｌｌ
、　Ｐ２１．　Ｐ３１のＰＬＬへ印加され、クロック発
生器１１−２からは基準クロックＣ２１，Ｃ２λ、Ｃ２
３がＰｌ２．　Ｐ２２．　Ｐ３２のＰＬＬへ、そしてク
ロック発生器１１−３からは基準クロックＣ３，Ｃ３２
，Ｃ３３がＰｔ３゜Ｐ２３．ＰｘｓのＰＬＬへ、それぞ
れ所定時間づつずれて印加される（第２図参照、）。

したがって、第１行のＰＬＬ群Ｐ１１．　Ｐ＋２．　Ｐ
ｌｓからの各出力が加算器１２−１で加ｓはれた後は、
第２図においてｒｌ　で示した正弦波電圧が第１相の基
準電圧として発生される。

同様に第２行のＰＬＬ群Ｐ２１．　Ｐ２２．　Ｐ２３か
らの各出力が加算器１２−２で加算された後には、第２
図にｒ２で示した正弦波電圧が第２相の基準電圧として
、かつ第３行のＰＬＬ群Ｐ３１　、　Ｐ３２．　Ｐ３３
からの各出力が加算器１２−３で加算された後には、第
２図にｒ３で示した正弦波電圧が第３相の基準電圧とし
て発生される。

一万、データバスＢを介して第２図に示すディジタルデ
ータＤｉ（ｉ　＝　ｏ、　１．２．　ｓ、・・・）が、
タイミング制御装置１６からの各ラッチパルスＳ１．８
２　、８５で各バッファ１４　ｌ　、　１４−２．１４
−４にうツテきれているので、各Ｄ／Ａ変換器１３−１
゜１３−２．１３−３．ではｒｌ、　ｒ２．１５で示す
第１相、“第２相、第３相の基準電圧が、前記各変換器
の基準入力端子へ与えられる度に、各ラッチされたデー
タと前記各基準電圧ｒ１．　ｒ２．　ｒ３の１周期分の
電圧が乗算されて加算器１５へ印加され、第２図のＳ■
で示すような滑らかなアナログ変換信号が加算器１５の
出力から取り出される。

例えば、第２図において、バッファ１４−１に対するラ
ッチパルスＳ１の立上りでデータバスＢのデータＤＯが
バッファ１４−１にラッチされているので第１相の基準
を圧ｒ１がＤ／Ａ変換器１３−１に印加さｎた際にｒｌ
の１周期にわたる正弦波の変動電圧が乗算され加算器１
５ｖｃ与えられる。同様に、バッファ１４−２に対する
ラッチパルスＳ２の立上りでデータバスＢのデー％ＤＩ
がバッファ１４−２　Ｋ　ト？）　込”！　し、Ｄ／Ａ
変換Ｄｒ　１３−２ｉ／ｉ：第２相の基準電圧ｒ２が入
力された時に、バッファ１４−２のデータと第２相の基
準電圧ｒ２とが乗算されて加算器に印加でれる、という
工うに処理される。

名バッファ中の任意のディジタルデータＤｉは各基準電
圧ｒ１．　ｒ２　、１５　、がゼロとなるタイミングで
新規のデータに更新される。すなわち、バッファ１４−
１の例を第２図でみると、ラッチパルスＳ１の最初の立
上シでデータＤＯが当該バッファ１４−１にとり込まれ
、第１相の基準電圧ｒ１の１周期でＤＯと乗算され、ラ
ッチパルスＳ１の第２番目の立上りでデータバスの新規
なデータＤ３がとり込まれ更新されていることが判る。

ここで第１式の性質についてｒ１■の場合を例にとって
調べてみる。上記したようにｒ１■はωを角周波数とす
る周期関数であるので、１周期分すなわち一π／ωくＴ
≦π／ωの範囲毎に、対応する各Ｄ／Ａ変換器で任意の
データ値Ｄｉが乗算されるようになっている。したがっ
て境界点Ｔ＝πｈにおいてデータＤｉが変化すると、最
終的な出力に不連続性が生じる可能性があることになる
。

しかしながら、スプライン理論あるいはフルエンシー理
論からして、上記境界点Ｔ＝π／ωにおいて、Ｎ階の微
分値までゼロであるなら、合成され次出力信号もＮ階微
分値までその連絣性、すなわちフルエンシー（滑らかさ
）が保証されることが分っている。下記において、この
点を調べると、条件が満足されることが判る。すなわち
、 ｒｌ、（π／ω）＝０．７９Ｑ５→（π）＋０．１９６
（２）（２π）＋０．０１３５ｃｍ（４π）＝Ｏ ｒ１’（π／ω）　”　　（１１（５ｉｎ（７ｒＪ＋０
，３９２ａｉｎ（２ｘ　）＋０．０５４ｓｉｎ（４ｘ）
）＝Ｏ ｒ１“（π／ω）＝−ω２〔■（π）＋０．７８４■（
２π）＋０．２１６（２）（４π）〕＝Ｏ ｒ１＃（π／ω）＝ω　〔顕（π）＋　１．５６苅（２
π）＋０．８６４ｍ（４π）〕＝０ したがって、最終的な合成波形Ｓのすなわちアナログ変
換出力は３階微分値まで、滑らかさが保証されているこ
とが証明できる。

第３図は１個の正弦波発生器１００から第１相、第、２
相、第３相の正弦波の基準信号ｒ１．　ｒｚ、　ｒ３−
竿一 を発性する３相交流発生器別の実施例を示す。

同図において、１０１は第１の逓倍器、１０２は第２の
逓倍器、１０３は加算器、１０４はＡＯの係数乗算部、
１０５はＡ１の係数乗算部、１０６はＡ２れ示している
。

このような構成によシ、ＡＯ＝０．７９０５、Ａ１＝１
、Ａ２：０．１９６、ＡＪ＝０．０１３５　設定してお
く。

第１逓倍器１０１全通した入力のωは２ωとなＤこれを
更に第２逓倍器１０２ヲ介して出力すれば４ωとなるの
で加算器１０３で発振器１００の出力、第１逓倍器１０
１の出力、および第２逓倍器１０２の出力と、ＡＩ、　
Ａ２．　Ａ３の乗算された各出力とＡＯとを加算器で加
算すれば、第１出力端子Ｔ１にはｒｌ（Ｐ）、第２出力
端子Ｔ２にはｒ２（２Ｔ−ＤＴ）、第３出力端子Ｔ３に
はｒ３（Ｔ−２ＤＴ）、すなわちｒ１■＝　０．７９０
５＋ａＱω’ｌ：’）＋０．１９６ｔｙｙｓ　（２ωＴ
）−）−０，０１３５■（４ωＴ） に対してＤＴづつ遅延てれた各正弦波基準電圧が発生で
きる。

なお、上記実施例では説明を簡単にするために３棺の３
相交流を加算合成した場合を示したが、２組の３相交流
全合成した電圧を各Ｄ／Ａ変換器への基準電圧とするこ
とも可能である。

一般に、入力データのサンプリング周波数をＦとした場
合、 Ｆｉ　＝　（Ｆ／３　）・ｉ、（但しｉは３の倍数でな
い任意の自然数） とｆると、（υ式は、ｒ■＝　Ａｏ　＋Ａ１　ｃｘｓ（
（ＩＪＴ　）＋Ａ２ｗ（２ωＴ）＋・・・＋Ａｊ■〔ω
Ｔ（６ｉ−５ −（１）’　）／４　）・・・・・・・・・（２）で表
わされ、上記の式（２）全満足しうる係数範囲は ０．０５（（Ａ２／Ａ１　）（０，３ −０，１＜（Ａ３／Ａ１　）（ｏ、１ の間で選択すればよ、い。

（ト）発明の効果 以上、本発明の実施例について述べてきた力ζ本発明は
、既に実用化されているこの種のフルエンシーＤ−Ａ変
換装置と違って、スプライン関数発生器などのように技
術的に複雑かつ高価な関数曲線発生器を複数個も用いる
こともなく、安価な正弦波発生波＃Ｉｔ−利用して比較
的簡単な回路構成により各Ｄ／Ａ変換器へ与える正弦波
を発生し、その後のディジタルデータとの乗算、そして
合成による滑らかな（フルエンシーな）アナログ変換波
形を有する田方を得ている。

したがって、多相交流発生器により従来のスプライン関
数、あるいはフルエンシー関数発生器を代替しうるので
低価格で優れたフルエンシー処理式Ｄ−Ａ変換装置が実
現できる。

【図面の簡単な説明】

第１図は本発明によるフルエンシー処理式Ｄ−Ａ変換装
置の実施例、第２図は第１図の装置の動作を説明するタ
イミング図、第３図ａ３相交流発生器部分を実現する別
の実施例、第４図は従来技術によるフルエンシーＤ−Ａ
変換装置の一例、をそれぞれ示す。 図中、１０は分周器群、１１−１〜１１−ｎは各ｍ相基
準りロック発生器、Ｐ１１〜ＰｍｋはＰＬＬ回路、１２
−１〜１２−ｎは加算器、１３−１〜１３−ｎは各み偵
変換器、１４−１〜１４−ｎはバッファ、１５は加算回
路、１６はタイミング制御装置、全それぞれ示す。 特盲￥二屑亘々　　　オ未六ン發キｔ　　シバ−ギ“イ
ー　ニス園 永　棟　精　入

Claims (1)

1. 【特許請求の範囲】 １）ｍ相の正弦波交流を発生するｍ個の基準電圧発生器
   と、前記各基準電圧発生器からの相信号出力に対応した
   電圧が基準電圧として入力されると共に時系列ディジタ
   ルデータが前記各基準電圧のタイミング周期に合わせて
   入力されＤ／Ａ変換を行なうｍ個のＤ／Ａ変換器と、前
   記各Ｄ／Ａ変換器からの出力を加算して１つの滑らかな
   合成波形信号を出力する加算回路とを備えたフルエンシ
   ー処理式Ｄ−Ａ変換装置。 ２）特許請求の範囲第１項記載の装置において、ｍ＝３
   すなわち前記基準電圧発生器および前記Ｄ／Ａ変換器は
   それぞれ３個で構成され、前記各基準電圧発生器からは
   ３相の基準電圧が発生され前記各Ｄ／Ａ変換器でＤ／Ａ
   変換され、前記加算回路で加算されるべき１つの信号が ｒ（Ｔ）＝Ａ＿０＋Ａ＿１ｃｏｓ（ωＴ）＋Ａ＿２ｃｏ
   ｓ（２ωＴ）＋・・・・・・・・・・・・Ａ＿ｉｃｏｓ
   〔ωＴ（６＿ｉ−３（−１）ｉ／４〕で表わされ（但し
   、ωはサンプリング周波数をＦとした場合、Ｆ／３の角
   速度を示す）、少なくともＡ＿１乃至Ａ＿３の係数が ０．０５＜（Ａ＿２／Ａ＿１）＜０．３、 ＜０．１＜（Ａ＿３／１）＜０．１ の範囲に設定されていることを特徴とするフルエンシー
   処理式Ｄ−Ａ変換装置。