JPS61164319A - フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、テイジタルデータを波形整形し希望する時
間域波形を出力するフィルタに関するものである。

〔従来の技術〕

第６図は例えばＸＥＢＢ　（Ｔｒａｎｓａｃｔｉｏｔｕ
＋　ｏｎ　Ｃｏｍｍｕｎｉｃａ−ｔ、１ｏｎｓ　、　ｖ
ｏｌ、ｃＯＭ　−２５、Ａ　１０　、０ｃｔｏｂｅｒ　
１９７７　、　ｐｐ　１２Ｊ３）Ｋ示された従来のフィ
ルタの構成図である。図において、（１１はＮＲＺ　（
ｎｏｎ　ｒｅｔｕｒｎ　ｚｅｒｏ−ｆｒｅｑｕｅｎｃｙ
　ｓｈｉｆｔｋｅｙｉｎｇ　　電波の変調形式）データ
の入力ポート。

（２）はこの入力ポートから入力するＮＲＺ信号をこの
信号と同じクロックレートｆ０で順次左側に記憶してお
くＮビットシフトレジスタ、＋３１ｉ前記クロツクレ一
トｆ００Ｍ１倍のクロックＭ１・ｆａｔ、を入力するク
ロック入カポ−）　、　Ｔ４＋はこのクロック入力ボー
ト（３］から入力するクロックにょシ動作するＭ２ビッ
トのバイナリカウンタ、（５）はこのバイナリカウンタ
（４）と上記Ｎビットのシフトレジスタ（２１からの（
Ｎ４Ｍ２）ビットのアドレス信号にょ夛そのアドレスに
書き込まれたＬビットのティジタルデータを出力するＲ
ｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　　（読出し専用メモ
リ。

ＲＯＭ　）　、　＋６１はこのＲＯＭ　＋５１からのＬ
ビットブータラ受けてアナログ信号全出力するＬビット
の必コンバータ、（７）はこのめコンバータ（６）から
のアナログ信号を出力する出力ポートである。

次に動作について説明する。まず、このフィルタのパラ
メータを次の様に定める。Ｎニインパルス応答の継続時
間（単位、ピッ））Ｍｌ：データ１ビツト当シのサンプ
ル数（Ｍｔ　”’２Ｍ２＊　Ｍ２　’整数）とする。そ
こで、入力データＮＲＺの入力ボート（１１に入力した
ＮＲＺ信号はＮビットのシフトレジスタ（２）に入力さ
れる。インパルス応答はＮビット（又はＮＴ停）　、　
Ｔ　−１／ｆ０：　１ビツト当シの時間）継続するから
、１基本タイムスロットＴ時間中には最大２Ｎ個の異な
る波形が存在する。又、データ１ビツト当シのサンプル
数はＭｌであるから。

出力波形を完全に表現するためには２Ｎ−Ｍ、ワードが
必要となる。ここで、　ＲＯＭ１５１の出力ピット数。

すなわち各ワードのビット数はＬビットであるから、こ
のＲＯＭ　＋５１の全メモリサイズは、２・Ｍ、・Ｌビ
ットとなる。

ＲＯＭ　＋５１は、Ｎビットの入力データ系列と、バイ
ナリカウンタ（４）からのＭ２ビットの合計（Ｎ４Ｍ２
）ビットの信号音アドレス信号として、各アドレスに対
応して、出力波形の振幅値Ｋｌ−Ｌビットずつ蓄えてお
り、情１毎にＤ／Ａコンバータ（６）にデータを出力す
る。ＲＯＭ　１５１のアドレス信号のうち、バイナリカ
ウンタ１４）から供給されるＭ２ピットの信号は。

シフトレジスタ（２）からのＮビット信号に比べてその
変化がＭｌ倍だけ早く９Ｍ１・’ＣＬなるクロックが入
力する毎にバイナリカウンタ（４）はＬ８Ｂ　（Ｌｅａ
ｓｔ８１ｇｎ１ｆｉｃａｎｔ　ｂｉｔ　：最下位ビット
）の桁を１つずつカウントアツプしていく。

第６図は、Ｎ−４，Ｊ−＝３．Ｌａ６の場合の構成例を
示しておシ、出力ボート（７）から出力されるアナログ
信号の一例として、インパルス応答を第７図に示す。第
７図では、１ビツト当シのサンプル数Ｍ、　−２Ｍ２−
８の場合について示している。

（Ｔは１ピット当りの時間）　また、ＲＯＭ＋５１のア
ドレスに対応したメモリ内容全変更することにより任意
の出力時間域波形を得ることができ、データ伝送でよく
用いられる符号量干渉のない出力波形を得ることも可能
である。

〔発明が解決しようとする問題点〕

従来のフィルタは以上のように構成されているので、入
力デーータ速度が高くなった場合にサンプリングクロッ
クもそれに応じて高くしなければならず、　ＲＯＭは高
速動作をすることが要求される。

また、インパルス応答の継続期間が長い場合にはＲＯＭ
のアドレス数の増加によシメモリは２のべき乗で増大し
さらに大きなメモリ容量が必要となる等の問題点があっ
た。

この発明は上記のような従来のものの問題点全解決する
ためになされたもので、入力データ速度が大きくなった
場合にもサンプリングクロックを高くする必要を認めず
、　ＲＯＭに高速動作全要求することのないフィルタ、
また、アドレス数の増加によるメモリ容量の増大を要求
することなく安定に動作するフィルタを提供することを
目的とする。

また、この発明の他の目的は、上記に加えて。

出力波形としてなめらかな波形を得ることができるフィ
ルタを提供することを目的とする。

〔問題点を解決するための手段〕

この発明に係るフィルタは、バイナリカウンタ。

ＲＯＭ　、　Ｄ／Ａコンバータから成るフィルタブロッ
クを複数個用意し、各フィルタブロック内のバイナリカ
ウンタを駆動するクロックはそれぞれ固定量だけ位相の
異なるクロックとし、それぞれの出力を合成してフィル
タ出力とするものである。又。

この発明の別の発明に係るフィルタは、上記のものの出
力段に低域ろ波器をとシつけたものである。

〔作用〕

この発明においては、複数個のフィルタブロックを位相
の異なるクロックで駆動することにより。

各ブロックを並列処理し１等価的によシ高いクロックレ
ートで動作させることにより、　ＲＯＭに高速動作を要
求することなくフィルタとしての高速動作全安定に行う
ものである。

〔実施例〕

以下この発明の一実施例を図について説明する。

図中、第６＠と同一の部分は同一の符号をもって図示し
た第１図において、αａ〜ａｚは従来例で示した構成要
素と同一のフィルタブロックであって。

パイナリヵウ＞　Ｉ　（４０）　〜（４２）　、　ＲＯ
Ｍ　（５０）　〜（５２）　。

Ｄ／Ａコンバータ（６０）〜（６２）から成る。■、　
ａｎはクロック入力ボート（３：から入力するクロック
の位相全一定量φだけそれぞれ遅らせる移相器、（至）
は上記フィルタブロックα〔〜α２の出力を加算する加
算器である。なお、バイナリカウンタ（４０）　、　Ｒ
ＯＭ（５０）　、　Ｄ／Ａコンバータ（ω）のブロック
を第１のフィルタブロックと称す。

次にこの発明の動作について説明する。まず。

入力データＮＲＺの入カポ−）　＋１１に入力したＮＲ
Ｚ信号はＮビットのシフトレジスタ（２）に入力され、
Ｔ秒毎に１ビツトずつシフトされて記憶される。このシ
フトレジスタ（２）の記憶内容は、フィルタブロックα
・〜＋１３内のＲＯＭ　（５０）〜（５２）に送られて
、夫々のＲＯＭ　（５０）〜（５２）のアドレス信号の
一部を形成する。一方、クロック入力ボート（３）から
入力するクロックの周波数はＭｌ・ｆＣＬであシ、この
クロックはフィルタブロックαＧのバイナリカウンタ（
４０）　を駆動するクロックＣＬＩであると共に、移相
器■にも供給される。この移相器■による位相遅れの量
をφ−２ｆ／３（ｒａｄｉａｎ）とし、この移相器■か
ら出力されるクロックｉ　Ｃｕ２とする。クロックＣＬ
２はフィルタブロックａυ内のバイナリカウンタ（４１
）　’ｔ”駆動すると同時に、移相器Ｑｆｌにも供給さ
れる。この移相器Ｑ１１による位相遅れの量をφ＝２π
／３（ｒａｄｉａｎ）とし、この移相器ｏ１１から出力
されるクロックをＣｌ３とすると、クロックＣＬに１に
比べてクロックＣＬＫ　２　、　ＣＬＫ　３はそれぞれ
２ｔＣＡ、　４ｙｒ／’Ｊ（ｒａｄｉａｎ）だけ位相の
遅れたクロックとなる。クロックＣＬ３はフィルタブロ
ックα２内のバイナリカウンタ（４２）を駆動する。第
２図（ａ）〜（Ｃ）にクロックＣＬＫ　１〜ＣＬＫ　３
の位相関係を示す。又、以下の説明も第２図全参考にし
て行う。

時刻ｔ１にクロックＣＬＩが立上シ、フィルタブロック
ａＧ内のバイナリカウンタ（４０）　を駆動スル。

今、シフトレジスタ（２）に蓄えられているデータの内
容ｋ　（ｘ、＋　Ｘ２ｍ　−−ｅ　ｘＨ）　ｅ　（Ｘ１
ｍ　”１”　ｏｒ゛Ｏ”）とし、バイナリカウンタ（４
０）の内容ｔ”（Ｙｔ＊７２　ｍ　・＝＝・＋　７Ｍ２
　）　＊　（Ｙｉ−＠１’″ｏｒ　”Ｏ”　）　　とす
れば、　ＲＯＭ　（５０）は＊　（ＸＩ　ｔ　Ｘ２１　
”・・・・ｅ　”Ｎ　ｓ　７ｔ　ＩＦ５　＋・・・・・
・、　ｙＭ２）　　ｔアドレスとする内容を読み出して
急コンバータ（犯）に供給する。いコンバータ（犯）は
、Ｌビットのディジタルデータからアナログ信号を出力
して、加算器（至）に供給する。

Ｄ／Ａコンバータ（６０）の出力波形は第２図（ｄ）に
示す通Ｄ　ハルス幅Ｔ、／’４Ｍ１秒の階段状パルスで
ある。

時刻ｔ２　＝　ｔｌ　＋　Ｔ　７３Ｍ１では、クロック
ＣＬ２が立上り、フィルタブロックＯＴＪ内のバイナリ
カウンタ（４りを駆動する。シフトレジスタ（２）に蓄
えられているデータは依然（”＋　ｅ　”２　ｍ・・・
・・・、　ＩＮ　）　であシ、バイナリカウンタ（４っ
け時刻ｔ２で初めて（ｙ＋・ｙ２・°°°°°°・７Ｍ
２）となる。従って、　ＲＯＭ（５りは参（”１　　會
ｘ２ｍ　”””　ｅ　”Ｎ　Ｉ　　ｙｌ　　會ｙｚ　　
Ｉ　”””’Ｍ２）ｔ−アドレスとする内容を読み出し
ていコンバータ（６りに供給する。ルヘコンバータ（６
すはＬビットのディジタルデータからアナログ信号を出
力して加算器（至）に供給する。Ｄ／Ａコンバータ（６
りの出力波形を第２図（ｅ）に示す。

時刻ｔ５−　ｔ２　＋　Ｔ／３Ｍ１　　では、クロック
ａｔ、５が立上シ、フィルタブロックａ３内のバイナリ
カウンタ（４２）　ｔ−駆動スる。シフトレジスタ（２
）に蓄えられているデータは前と同様（”１　＊　”２
　ｍ・・・・・・Ｉ”Ｎ）であシ、バイナリカウンタ（
４２）は時刻ｔ５で初めて（７１ｍ　７２　ｍ　”””
参ｙＭ２　）となる。従って、　ＲＯＭ（５２）は＊　
（”１　＊　Ｘ２　＠　”””　＠　ＸＮ　＊　１１＊
　Ｙ２　ｍ　’・’”’　＠ｙＭ２　）　ｔ−アドレス
とする内容を読み出していコンバータ（６２）に供給す
る。Ｄ／Ａコンバータ（６２）は、Ｌビットのディジタ
ルデータからアナログ信号を出力して加算器（７）に供
給する。Ｄ／Ａコンバータ（６２）の出力波形全第２図
（ｆ）に示す。

時刻ｔ４−　ｔｇ　＋　Ｔ／３・Ｍ、では、バイナリカ
ウンタ（４０）が１だけカウントアツプして（Ｙｔ　＊
　ｙ２１・・・・＝　、　１Ｍ２＋　ｔ　）となｐ　、
　　ＲＯＭ　（５０）は＊　（”１　ｍ　！２　＋””
”　＊　”Ｎ　＊　Ｙｔ　ｊ　ｙ２１　・・”・・＋　
７Ｍ２”　１　）　’ｌ　ルア　）’レスの内容を読み
出すことＫなる。

以下同様で、各フィルタブロック数ｉ１〜α２は、順次
■・Ｍ１毎に階段状パルスを出力しており、加算益田で
これらの階段状パルスを加算することにより希望とする
フィルタの出力波形が出力ポート（７）から得られるこ
とになる。出力ポート（７）で得られる波形の例を第２
図（ｇ）に示す。

時刻ｔ１からＴ秒稜、すなわち時刻ｔＭｌ＋１に次の入
カデータＮＲＺ信号が入力し、シフトレジスタ＋２１の
内容も１ビツト左にシフトする。これにより。

ＲＯＭ　（５０）〜（５２）に与えられるアドレス信号
も変化して、各ＲＯＭ　（５０）〜（５２）は新しいア
ドレスに対応したデータを読み出すことになる。

このようにして、クロック周波数としてはＭ、・ｆＣＬ
であるがフィルタ出力波形としては’ｒ／（３・Ｍ、）
毎に階段状波形が得られるため、３・Ｍｌ・ｆＣＬ　の
クロック周波数でサンプリングした場合と等価な出力波
形が得られることになる。

また、第１図、第２図では加算器（至）の出力を直接出
力ポート（７）に接続して階段状波形を得る回路構成に
ついて説明したが、加算器（至）と出力ポートとの間に
低域ろ波器を挿入することによってなめらかな出力波形
を得ることも可能である。

第３図は、この発明の他の実施例である。図中第１図と
同一の部分は同一の符号をもって図示した第３図は低域
ろ波器（ｉｏｏ）　２加算器（至）の後段に付加したも
のである。そして低域ろ波器（掴）の出力を出カポ−）
　（７０）に接続している。

第３図のフィルタの動作については、加算器（７）の出
力を得るまで第１図の場合と同一であるので説明は省略
する。

すなわち、第２図（ｍｌに示した出力ポート（７）の階
段状波形のスペクトルは第４図（、）に示すようにその
周波数を中心として基底帯域スペクトル５（ｆ）の他に
、３・Ｍｌ・ｆＣＬなる周波数の整数倍毎にその周波数
を中心として基底帯域スペクトルＧ　（ｆ）の折シ返し
スペクトルが無限に並ぶことになる。

連層の搬送波パルス伝送においては、増幅器や変調器等
の素子が有限帯域をもち、また伝送路も有限帯域を有し
ているので、第４図（ａ）に示したスペクトルのうち高
調波スペクトルは減衰されて結果的に基底帯域のみを扱
っていることになる。しかし、前述の周波数多重方式の
ように高調波スペクトル成分が他の信号帯域に落ち込ん
でそこに存在する信号スペクトルを変形してしまうよう
な伝送系では、基底帯域のみに信号帯域全限定しておく
必要がある。このような場合には第３図に示した低域ろ
波器（１０］）　ｔ−挿入する効果が明白となる。

第３図の低域ろ波器（１００）の有効帯域幅としては。

基底帯域スペクトルＧ（ｆ）は完全に通過させ、かつ３
・Ｍｌ・ｆＣＬなる周波数を中心としたＧ（ｆ）の折シ
返しスペクトルは除去するような値となる範囲で自由に
選択できる。このような低域フィルタ通過後のスペクト
ルを第４図（Ｃ）に示す。又９時間域波形の一例を第５
図に示す。第５図で（ａ）は加算器（至）の出力波形で
あり、同図（ｂ）は低域ろ波器（１■）通過後の出力波
形である。

次に、フィルタのインパルス応答が長い場合は。

シフトレジスタからＲＯＭに゛供給されるアドレス信号
の数が増加し、　ＲＯＭのメモリ容量の増加が必要とな
る。この場合には、アドレス信号の増加数だけバイナリ
カウンタのビット数を減らして、全体としてのＲＯＭの
アドレス数を一定とし、その減少分だけ、フィルタブロ
ック数を増やすことによシメモリ容量を増加させること
なく安定で高精度なフィルタを提供することができる。

たとえは、シフトレジスタのビット数Ｎ１（Ｎ＋Ｋ）に
増やす必要がある場合、バイナリカウンタのビット数ヲ
にビット減らし、同時にフィルタブロック数をそれまで
の２に倍とすることにより全く同様の出力波形が得られ
る。

なお、上記実施例では、各Ｄ／Ａコンバータ出力でＴ／
’ｌ・Ｍｌなるパルス幅を得るような回路構成について
説明したが、各１コンバータ出力にＴ４・Ｍ１の幅のゲ
ートをかけることによシ容易に得ることができる。そし
てル４コンバータ出力ではＴ／ＳＡ　１なるパルス幅と
し、加算器の中に選択器を設けての・Ｍ１周期毎に各フ
ィルタブロック出力を順次違択するような構成としても
同様の効果が得られる。

また、上記実施例では移相器による位相遅れが２ｙｒ／
ｎ　（ｒａｄｉａｎ）でバイナリカウンタ、　　ＲＯＭ
及び口／論、コンバータから成るフィルタブロックが３
系列並列に配置した場合について示したが、移相器での
位相遅れが２πＡｔ　（Ｍ　：　Ｊ％Ｅ数）でフィルタ
ブロックがＭ系列の場合に対しても適用できる。

また、このフィルタのインパルス応答が左右対称である
場合は、　ＲＯＭの内容も対称に書き込まれていること
になるので、この場合はバイナリカウンタに替えてアッ
プダウンカウンタ全周い、かつＲＯＭのメモリ容量を半
分とすることによっても同様の効果を期待できる。

〔発明の効果〕

以上のように、この発明によれは、バイナリカウンタ、
　ＲＯＭ及びいコンバータから成るフィルタブロック−
を複数組並列に配置し、そのフィルタブロックを駆動す
るクロックの位相をそれぞれ一定量だけずらす回路構成
とすることによｊｊ）　、　ＲＯＭの高速動作が不要と
なシ、また。アドレス数の増加によるメモリ容量の増大
を防ぎ、安定な動作を行うフィルタが得られる効果があ
る。また、この発明の出力段に低域ろ波器を挿入するこ
とによシ。

なめらかな波形を出力するフィルタが得られる効果があ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すフィルタの回路構成
図、第２図は第１図の説明用時間域波形図、第３図は他
の実施例を示すフィルタの回路構成図、第４図及び第５
図はそれぞれ第３図のスペクトル特性図、及び時間域波
形図、第６図は従来のフィルタの回路構成図、第１図は
第６図のフィルタの出力時間域波形図である。 図において、　１２１　：シフトレジスタ、（４）、　
（４０）〜（４２）　：バイナリカウンタ、　１５＋　
、　（５０）〜（５２）　：　ＲＯＭ　。 ＋６１　、　（６０）〜（６２）　：　Ｄ／Ａコンバー
タ、　＋７１　、　（７０）　：出カボート、ａｎ：加
算器、　（ＩＣ［ｌ）　：低域ろ波器、■。 ｅｎ　：移相器、　ＩＩＩ〜ａ２：フィルタブロック。 第１図 第４図 無才量　　　　（α） 第５図 手続補正書（自発）

Claims (2)

【特許請求の範囲】
1. （１）入力データＮＲＺ信号を記憶するシフトレジスタ
   と前記入力データＮＲＺ信号のビットレートの整数倍の
   クロックで駆動されるバイナリカウンタと前記バイナリ
   カウンタの出力と上記シフトレジスタの出力とをアドレ
   スとするＲＯＭと前記ＲＯＭの出力を入力データとして
   アナログ信号を出力するＤ／Ａコンバータとから成る第
   １のフィルタブロックと上記クロックの位相を一定量ず
   つ変化させる複数個の移相器と前記移相器のそれぞれの
   出力から供給されるクロックで駆動され、かつ、上記第
   １のフィルタブロックと並列に配置された複数組のフィ
   ルタブロックと前記複数組のフィルブロックの出力信号
   を加算する加算器とを備えたフィルタ。
2. （２）前記第１のフィルタブロックと前記第１のフィル
   タブロックのクロックの位相を一定量ずつ変化させる複
   数個の移相器と前記移相器のそれぞれの出力から供給さ
   れるクロックで駆動され、前記第１のフィルタブロック
   と並列に配置された複数組のフィルタブロックと前記複
   数組のフィルタブロックの出力を加算する加算器と前記
   加算器の後段に低域フィルタを接続するようにしたこと
   を特徴とする特許請求の範囲第１項記載のフィルタ。