KR0120040Y1

KR0120040Y1 - 샘플링주파수가 다른 직렬디지탈오디오데이타 혼합장치

Info

Publication number: KR0120040Y1
Application number: KR2019940023085U
Authority: KR
Inventors: 박판기
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1994-09-07
Filing date: 1994-09-07
Publication date: 1998-08-01
Also published as: KR960012184U

Abstract

본 고안은 샘플링주파수가 서로 다른 직렬디지탈오디오데이타를 혼합하기 위한 직렬디지탈오디오데이타 혼합장치에 관한 것으로, 직병렬변환기를 이용하여 직렬디지탈오디오데이타를 병렬디지탈오디오데이타로 변환하고, 가산기에서 연산출력되는 병렬디지탈오이오데이타중에서 원하는 병렬디지탈오디오데이타를 래치하여 샘플링주파수가 상이한 직렬디지탈오디오데이타를 채널별로 혼합하므로써 불필요한 D/A변환기의 사용을 줄여 시스템을 간소화할 수 있으며, 여러 가지 형식의 데이터를 동시재생하더라고 손실데이타 및 왜골데이타가 발생하기 않아 고품질의 원음을 재생할 수 있는 효과가 있다.

Description

샘플링주파수가 다른 직렬디지탈오디오데이타의 혼합장치

제1도는 직렬디지탈오디오데이타이 일부를 나타내는 포맷도로서, (a)도는 샘플링주파수가 44.1kHz인 경우, (b)도는 샘플링주파수가 37.8kHz인 경우,

제2도는 종래의 직렬디지탈오디오데이타 혼합장치의 블록도,

제3도는 본 고안에 따른 직렬디지탈오디오데이타 혼합장치의 블록도,

제4도는 본 고안에 따른 직렬디지탈오디오데이타의 혼합과정을 나타내는 타이밍도,

제5도는 본 고안의 래치회로에 인가되는 래치클럭에 관한 것으로, (a)도는 래치클럭발생장치의 세부회로도, (b)도는 (a)도의 파형도,

제6도는 본 고안의 다른 실시예에 따른 직렬디지탈오디오데이타 혼합장치의 블록도.

* 도면의 주요부분에 대한 부호의 설명

10,20:직병렬변환기 30,50:래치회로

40:가산기 60:병직렬변환기

LPCK,LRCK1,LRCK2:채널구분클럭 BCLK1,BCLK2:비트클럭

본 고안은 디지탈 데이타의 혼합장치에 관한 것으로, 특히 샘플링주파수가 서로 다른 직렬디지탈오디오데이타를 혼합하기 위한 직렬디지탈오디오데이타 혼합장치에 관한 것이다.

근래에 디지탈로 녹음재생하는 CD방식을 이용한 제품이 소형경량화, 조작의 용이성, 높은 신뢰도로 인하여 널리 보급되고 있으며, 더욱이 데이터 압축기법이 향상됨에 따라 다양하고 복잡한 기능을 갖추게 되었는데 일반적인 CD-DA(Compact Disc - Digital Audio)제품은 물론 CD-I(Comp - act Disc - Interative)제품의 보급이 늘어라는 추세이다. 특히, CD - I제품에서는 샘플링주파수가 서로 다른 ADPCM(Adaptive Differen - tial Pulse Code Modulation ; 차분펄스부호변조) 방식과 MPEG(Moving Picture Experts GR0up) 방식 등의 여러 가지 형식의 데이터를 동시에 녹음재생하게 되었다.

일예로, 배경음악은 MPEG방식으로 신호를 디지탈로 변환하고 배경음악에 따른 별도의 음향효과음은 ADPCM방식으로 신호변환하여 데이터를 저장함으로써 저장가능한 용량이 늘어남은 물론 다양하고 품질이 좋은 오디오신호를 재생할 수 있게 되었다.

제1도 (a) 및 (b)는 샘플링주파수가 다른 16비트 직렬디지탈오디오데이타의 형식을 나타낸 것으로, 제1도 (a)의 직렬디지탈오디오데이타(SD1)는 스테로오음향신호를 샘플링주파수 44.1kHz, 양자화수 16비트로 디지탈화한 것으로 좌우채널이 교대로 배치되었음을 알 수 있고, 이와는 달리 제1도 (b)의 직렬디지탈오디오데이타(SD2)는 샘플링주파수의 값을 37.8kHz로 줄여서 디지탈화한 것이다. 제1도에서 LRCK1과 LRCK2는 직렬디지탈오디오데이타(SD1, SD2)의 각각의 채널을 구분하기 위한 채널구분클럭으로 왼쪽채널에서는 로우(low)상태를 유지하며, 왼쪽채널과 교대로 배치된 오른쪽채널에 해당하는 비트열에서는 하이(high)상태를 유지한다. 이와 같은 채널구분클럭(LRCK1, LRCK2)은 저장데이타를 오디오신호로 재생하기 위한 신호처리과정의 전반적인 동작을 제어하는 디지탈신호처리부의 제어에 의해 펄스상태가 결정된다. 한, 비트클럭(BCLK1, BCLD2)은 샘플링주파수의 값에 대응하는 주기를 갖는 식으로 채널구분클럭(LRCK1, LRCK2)과 마찬가지로 디지탈신호처리부의 제어에 의해 펄스상태가 결정된다.

제1도 (a) 및 (b)에 도시된 서로 다른 샘플링주파수를 갖는 직렬디지탈오디오데이타를 혼합하기 위한 종래 기술을 제2도를 참조하여 설명한다.

제2도는 종래의 샘플링주파수가 다른 직렬디지탈오디오데이타의 혼합장치를 나타낸 것으로, D/A변환기(1,2)는 비트클럭(BCLK1, BCLK2)과 채널구분클럭(LRCK1, LRCK2)을 이용하여 디지탈신호처리부에서 출력된 직렬디지탈오디오데이타(SD1, SD2)를 각각 입력받아 아날로그신호(A1, A2, B1, B2)로 변환하고, 혼합기(3,4)는 변환된 아날로그신호(A1, A2, B1, B2)중 같은 채널에 속하는 아날로그신호를 채널별로 입력받아 혼합한 후 출력하였다.

상술한 제2도의 혼합상태는 샘플링주파수가 상이하여 위상차이가 있는 2종류의 직렬디지탈오디오데이타를 혼합하기 위해서는 각 신호형식에 맞는 별도의 D/A변환기들이 요구되는 문제점이 있었다.

또한, 위상차가 존재하는 직렬디지탈오디오데이타를 동시에 재생하는 방편으로 두 개의 직렬디지탈오디오데이타를 선택적으로 재생하는 방법이 있으나 손실데이타 및 왜곡데이타의 발생으로 인해 고품질의 원음을 재생하는 데에는 크게 미흡하였다.

따라서, 본 고안의 목적은 직병렬변환기를 이용하여 직렬디지탈오디오데이타를 병렬디지탈오디오데이타로 변환하고, 가산기에서 연산출력되는 병렬디지탈오디오데이타중에서 원하는 병렬디지탈오디오데이타를 래치함으로써 샘플링주파수가 상이하여 위상차가 있는 두 직렬디지탈오디오데이타를 채널별로 혼합하기 위한 직렬디지탈오디오데이타 혼합장치를 제공하는데 있다.

이와 같은 본 고안의 목적은, 비트클럭(BCLK1)의 하강에서의 변화하는 직렬디지탈오디오데이타(SD1)를 입력받아 시프트레지스터를 이용하여 순차적으로 병렬디지탈오디오데이타(PD1)로 변환시키는 제 1의 직병렬변환기와, 상기 직렬디지탈오디오데이타(SD1)와는 샘플링주파수의 크기가 다른 직렬디지탈오디오데이타(SD2)를 입력받아 시프트레지스터를 이용하여 병렬디지탈오디오데이타(PD2)로 변환시키는 제 2의 직병렬변환기와, 상기 제 2의 직병렬변환기에서 변환출력되는 병렬디지탈오디오데이타(PD2)를 입력받아 래치클럭2를 이용하여 원하는 병렬데이타를 래치하는 제 1의 래치회로와, 상기 제 1의 직병렬변환기와 제 1의 래치회로에서 출력하는 병렬디지탈오디오데이타(PD1, PD3)를 각각 입력받아 연산하는 가산기와, 상기 가산기에서 연산한 병렬디지탈오디오데이타(PD4)중 래치클럭1을 이용하여 원하는 병렬데이타를 래치하는 제 2의 래치회로와, 상기 제 2래치회로에서 출력하는 병렬디지탈오디오데이타(PD5)를 클럭(Load)에 의해 입력받아 비트크럭(BCLK1)을 반전한 클럭(PSCLK)에 맞추어 직렬디지탈오디오데이타(Sout)로 변환하는 병직렬변환기에 의하여 달성된다.

이하, 본 고안이 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

제3도는 본 고안에 따른 직렬디지탈오디오데이타 혼합장치의 블록도이고, 제4도는 본 고안의 혼합장치가 직렬디지탈오디오데이타를 혼합하는 과정을 나타낸 타이밍도이다.

제3도로부터 알 수 있는 바와 같이, 본 고안의 직렬디지탈오디오데이타 혼합장치는 직병렬변환기(10,20)을 구비하고 있다. 제 1직병렬변환기(10)는 비트클럭(BCLK1)과 직렬디지탈오디오데이타(SD1)를 입력받아 병렬디지탈오디오데이타(PD1)를 출력하는 것으로, 상기 직렬디지탈오디오데이타(SD1)는 비트클럭(BCLK1)의 상승에지에서 비트값이 래치되는 상스에지트 리거형으로 아날로그신호를 샘플링주파수 44.1kHz, 양자화수 16비트로 디지탈신호화한 것이다. 상기 직렬디지탈오디오데이타(SD1)중 왼쪽채널(L1)에 해당하는 채널데이타(Sa1, Sb1, ‥, Sm1,Sn1)가 샘플링주파수가 다른 직렬디지탈오디오데이타(SD2)의 채널데이타 혼합되는 과정을 일예로서 설명한다.

상기 제1직병렬변환기(10)는 입력되는 직렬디지탈오디오데이타(SD1)를 16비트씩 병렬로 출력하는 것으로, 왼쪽채널(L1)의 MSB비트(Sa1)가 입력되면 비크클럭(BCLK1)의 상승에지에서 상기 MSB비트(Sa1)를 래치하고 시프트레지스터를 이용하여 한 비트씩 시프트시킴으로써 앞 채널(LO)이 비트값을 16비트로 병렬로 출력하는 병렬데이타(Po1)보다 한 비트만큼 시프트딘 병렬데이타(Pa1)를 출력하며, 상기 MSB비트(Sa1) 다음에 입력되는 차MSB비트(Sb1)도 상기 병렬데이타(Pa1)보다 한 비트만큼 시프트된 병력데이타(Pb1)로 변환출력되고 마찬가지로 왼쪽채널(L1)의 LSB비트(Sn1)도 병렬데이타(Pm1)보다 한 비트 시프트된 병렬데이타(Pn1)로 변환출력된다. 이와 같은 입력데이타이 직/병렬변환동작은 상기 제 1직병렬변환기(10)에 입력되는 비트클럭(BCLK1)의 한 주기마다 순차적으로 이루어진다. 그런데, 상기 제 1직병렬변환기(10)에 의하여 변환된 병렬데이타(Pa1, Pb1, ‥, Pm1)는 왼쪽채널(L1)의 MSB비트(Sa1)에서 LSB비트(Sn1)까지의 16비트를 대상으로 하여 병렬데이타로 변환된 것이 아니라, 상기 제 1직병렬변환기(10)가 LSB비트(Sn1)를 입력받아 병렬출력하는 16비트의 병렬데이타(Pn1)는 소정 시점에서 샘플링하여 얻은 왼쪽채널(L1)이 16비트를 대상으로 한 것이다.

한편, 제 2직병렬변환기(20)는 샘플링주파수가 37.8kHz인 직렬디지탈오디오데이타(SD2)를 16비트씩 병렬로 출력하는 것으로, 상술한 직병렬변환기(10)의 직/직병렬변환동작과 마찬가지로 비트클럭(BCLK2)에 맞추어 한 비트씩 입력되는 직렬디지탈오디오데이타(SD2)의 직/병렬변환동작중 오른쪽채널(R0)의 LSB비트(So2)를 래치하여 병렬데이타(Po2)를 출력하고, 이어서 비트클럭(BCLK2)의 상승에지에서 직렬디지탈오디오데이타(SD2)의 왼쪽채널(L2)의 MSB비트(Sa2)를 래치하고 시프트레지스를 이용하여 병렬데이타(Po2)보다 한 비트 시프트된 병렬데이타(Pa2)를 출력하고, 이어서 순차적으로 병렬데이타(Pb2, PC2, ‥)를 제 1 래치회로(30)로 출력한다.

여기서, 상기 제 1래치회로(30)에 입력되는 병렬데이타(Po2, Pa2, Pb2, Pc2,‥)중에서 원하는 병렬데이타(Po2, Pn2)를 래치하기 위한 클럭이 필요하다, 제5도의 (a)도는 래치클럭발생장치의 세부회로도이고, (b)는 그에 따른 파형도이다. 제5도의 (a)도에서 D플립플롭(90)은 고주파클럭(CLK)과 채널구분클럭(LRCK)을 입력받아 1클럭 지연된 지연클럭(NDCLK)을 익스클루시브오아게이트(91)로 출력하며, 상기 익스클루시브오아게이트(91)는 D플립플롭(90)의 D단자로 입력되는 채널구분클럭(LRCK)의 일단을 입력받아 래치클럭을 발생시킨다. 상기 래치클럭은 채널구분클럭(LRCK)이 로우(low)상태에서 하이(high)상태로 반전되거나 역으로 하이(high)상태에서 로우(low)상태로 반전될 때 즉, 좌우채널이 바뀔 때 1클럭기간동안 하이(high)상태로 클럭킹되는 것으로 제5도의 (b)도에 나타낸 바와 같다.

다시, 제3도이 제 1래치회로(30)는 상술한 래치클럭발생장치에 의하여 발생된 래치클럭1를 이용하여 한 비트씩 시프트되면서 병렬출력되는 병렬데이타(Po2, Pa2, Pb2, Pc2, ‥)중에서 원하는 병렬데이나(Po2)를 래치한다. 즉, 제4도에서 제 1 래치회로(30)가 출력하는 병렬데이타(PD3B)는 제 2직병렬변환기(20)에 의하여 오른쪽채널(R0)의 LSB비트(So2)가 래치될때(채널구분클럭(LRCK2)이 로우상태에서 하이상태로 변환될 때) 상기 제 1래치회로(30)가 하이상태의 래치클럭을 입력받아 병렬데이타(Po2)를 래치한 것으로 다음 래치클럭1가 하이상태로 바뀔 때까지 병렬데이타(D3B)를 가산기(40)로 출력한다. 상기 가산기(40)는 제 1직병렬변환기(10)와 제 1래치회로(30)가 출력하는 병렬데이타(PD1, PD3)를 입력받아 연산하고 병렬데이타(PD4)를 제 2래치회로(50)로 출력하는 것으로, 예를 들러 가산기(40)는 동일시점에 입력되는 병렬데이타(Pk1)와 병렬데이타(PD3B)를 가산한 수 병렬데이타(Pk4)를 출력하고, 이어서 병렬데이타(Pι1)와 병렬데이타(PD3B)를 가산한 병렬데이타(Pι4)를 출력하고, 이와 같은 연산과정을 통해서 순차적으로 병렬데이타(Pm4, Pn4, ‥)를 제 2래치회로(50)로 출력한다. 상기 제 2래치회로(50)는 가산기(40)에서 순차적으로 출력되는 병렬데이타(Pm4, Pn4, ‥)중에서 래치클럭2을 이용하여 원하는 병렬데이타(Pn4)를 래치하며 래치클럭2이 다시 하이상태로 될 때까지 병렬데이타(PD5B)를 병직렬변환기(60)로 출력한다. 상기 병직렬변환기(60)는 로드클럭(Load)을 이용하여 병렬데이타(PD5B)를 입력받아 클럭(PSCLK)에 맞추어 직렬디지탈오디오데이타(Sout)를 출력하는 것으로, 상기 병직렬변환기(60)는 16비트의 병렬데이타(PD5B)가 이력되면 클럭(PCLK)의 하강에지에서 한 비트씩 래치한후 MSB비트(St)부터 순차적으로 직렬로 출력한다.

상기 로드클럭(Load)과 클럭(PSCLK)은 병직렬변환기(60)의 특성상 클럭의 하강에지에서 비트값을 읽어야 하는 기기특성에 맞추기 위하여 인버터(INV1, INV2)를 거쳐서 반전된 것으로, 로드클럭(Load)은 래치클럭1을 반전한 것이고, 클럭(PSCLK)은 비트클럭(BCLK1)을 반전한 것이다.

상기 병직렬변환기(60)에 의하여 병/직렬 변환된 직렬데이타(Sout)는 한 개의 D/A변환기를 이용하여 아날로그신호로 변환되고 이후 종래의 기술을 이용하여 오디오신호를 재생한다.

제6도는 본 고안의 목적을 달성할 수 있는 다른 실시예의 블록도를 나타낸 것으로, 전술한 실시예에서 설명한 가산기(40)가 두 개의 병렬데이타를 혼합하는 연산과정에서 발생하는 오버플로우(overfolw)를 방지하기 위하여 선택기(75)를 가산기(45)와 접속구성한 것이다.

상기 선택기(75)는 가산기(45)에서 혼합된 병렬데이타(Pd4)의 비트값이 16비트의 최대값을 초과할 경우에는 하이상태의 캐리(Carry)가 발생하여 선택단자(SEL)로 출력되면 상기 선택기(75)는 이를 판별하여 상기 비트값을 단자(Ox)로 입력되는 16비트의 최대값(A)으로 대치하고, 상기 병렬데이타(Pd4)의 비트값이 16비트의 최대값이하일 경우에는 로우상태의 캐리가 발생하므로 상기 선택기(75)가 입력되는 병렬데이타(Pd4)의 비트값을 그대로 출력시킴으로써 가산기(45)에서 발생할 수 있는 오버플로우를 효과적으로 방지할 수 있다.

이상과 같의본 고안을 샘플링주파수가 다른 직렬디지탈오디오데이타를 채널별로 혼합함으로써 고가의 부품인 D/A변환기의 사용을 줄여 시스템을 간소화할 수 있을 뿐만 아니라 여러 가지 형식의 데이타를 동시재생하더라도 손실데이타 및 왜곡데이타가 발생하지 않아 고품질의 원음을 재생할 수 있는 효과가 있다.

Claims

샘플링주파수가 다른 직렬디지탈오디오데이타를 혼합하는 데이터혼합장치에 있어서, 비트클럭(BCLK1)의 하강에지의 변화하는 직렬디지탈오디오데이타(SD1)를 입력받아 시프트레지스터를 이용하여 순차적으로 병렬디지탈오디오데이타(PD1)를 변환출력하는 제 1직렬변환기와; 상기 직렬디지탈오디오데이타(SD1)와는 샘플링주파수의 크기가 다른 직렬디지탈오디오데이타(SD1)를 입력받아 시프트레지스터를 이용하여 순차적으로 병렬디지탈오디오데이타(PD2)를 변환출력하는 제 2직병렬변환기와; D플립플롭과 익스클루시브오아게이트를 접속하여 래치클럭1과 래치클럭2를 출력하는 래치클럭발생기와; 상기 래치클럭발생기의 래치클럭1이 인가될 때 상기 제 2직병렬변환기가 변환출력하는 병렬디지탈오디오데이타(PD2)를 소정 기간 래치하는 제1래치회로와; 상기 제 1직병렬변환기와 제 1래치회로에서 출력하는 병렬디지탈오디오데이타(PD1, PD3)를 각각 입력받아 연산한 다음 병렬디지탈오디오데이타(PD4)를 출력하는 가산기와; 상기 래치클럭발생기의 래치클럭2가 인가될 때 상기 가산기가 변환출력하는 병렬디지탈오디오데이타(PD4)를 소정기간 래치하는 제 2래치회로와; 상기 제 2의 래치회로에서 출력하는 병렬디지탈오디오데이타(PD5)를 클럭(Load)에 의해 입력받아 비트클럭(BCLK1)을 반전한 클럭(PSCLK)에 맞추어 직렬디지탈오디오데이타(Sout)로 변환출력하는 병직렬변환기를 포함하는 것을 특징으로 하는 샘플링주파수가 다른 직렬디지탈오디오데이타 혼합장치.
제1항에 있어서, 상기 직렬디지탈오디오데이타(SD1, SD2)는 좌우채널이 각각 16비트의 양자화수를 가지며, 병렬디지탈오디오데이타(PD1, PD2, PD3, PD4, PD5)는 16비트씩 병렬로 출력되는 것을 특징으로 하는 샘플링주파수가 다른 직렬디지탈오디오데이타 혼합장치.
제1항에 있어서, 제 1 직병렬변환기와 제 2 직병렬변환기 및 병직렬변환기는 시프트레지스터를 이용하여 입력데이타를 직렬 또는 병렬형식으로 변환하는 것을 특징으로 하는 샘플링주파수가 다른 직렬디지탈오디오데이타 혼합장치.
연산과정에서 발생되는 오버플로우를 방지할 수 있도록 청구범위 제 1항의 가산기에 선택기를 추가접속하여 선택기의 선택단자(SEL)에 하이상태의 캐리(carry)가 입력되면 입력비트값을 16비트의 최대값(A)으로 대치하는 것을 특징으로 하는 샘플링주파수가 다른 직렬디지탈오디오데이타 혼합장치.