KR20020079794A - 감소된 검색 테이블을 사용하는 8-ｐｓｋ 전송 필터링 - Google Patents

감소된 검색 테이블을 사용하는 8-ｐｓｋ 전송 필터링 Download PDF

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에릭슨 인크.
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Abstract

8진 심벌을 전송하기 위하여 실수부 및 허수부를 갖는 사전변조-필터링된 변조 파형을 발생시키는 방법은 감소된 검색 테이블(208)을 사용한다. 세 개의 정보 비트(B1,B2,B3)를 각각 포함하는 연속적인 8진 심벌이 논리 유닛(202)으로 입력된다. 상기 논리 유닛은 제 1과 제 3 정보 비트를 결합함으로서 제 1 유도 비트 및 제 2와 제 3 정보 비트를 결합합으로서 제 2 유도 비트를 형성한다. 제 1 및 제 2 유도 비트와 함께, 제 1 및 제 2 정보 비트는 각각의 L-비트 레지스터(204)에서 지연된다. L-비트 시프트 레지스터 내의 비트 시퀀스가 사용되어 각 비트 시퀀스 (208)에 대한 대응하는 필터링된 파형 세그먼트를 결정하도록 한다. 지연된 제 1 정보 비트 및 지연된 제 1 유도 비트에 대응하는 파형 세그먼트가 결합되어 상기 허수 파형 부분(214b)의 세그먼트를 얻도록 한다. 지연된 제 2 정보 비트 및 지연된 제 2 유도 비트에 대응하는 파형 세그먼트가 결합되어 상기 실수 파형 부분 (214a)을 얻도록 한다.

Description

감소된 검색 테이블을 사용하는 8-ＰＳＫ 전송 필터링 {8-PSK TRANSMISSON FILTERING USING REDUCED LOOK-UP TABLES}
종래 기술의 디지털 무선 통신에서, 선형으로 필터링된 전송이 우수하게 스펙트럼을 봉쇄하므로, 인접 채널 간섭을 감소시킬 수 있다는 것이 널리 공지되어 있다. 선형으로 필터링된 전송은 대표적인-정보-심벌 임펄스(information-smbol-representative impulse)를 바람직한 특성의 사전변조 필터에 인가함으로써 종래 기술에 따라 행해질 수 있다. 이와같은 임펄스는 이진 심벌의 경우에, +1 또는 -1 이 둘중 한 영역의 임펄스이다. 2-차원 복소 평면에서 시변 신호 벡터를 생성하는 신호 위상 및 진폭 둘 다의 변화를 발생시키는 복소 변조의 경우에, 대표적인-심벌 임펄스는 통상적으로 Ii로 나타낸 실수(x 또는 동위상)부 및 Qi로 나타낸 허수(y 또는 직교)부 둘 다를 포함한다. 복소 심벌(Si=Ii+jQi)은 I 및 Q 시퀀스를 개별적으로 필터링함으로써 필터링될 수 있다.
연속적인 심벌의 슬라이딩 윈도우를 통해 가중합을 수행하는 유한 임펄스 응답(FIR) 필터를 사용하여 필터링이 수행될 수 있다는 것이 또한 종래 기술에 공지되어 있다. FIR 필터에서 최근의 혁신적인 기술이 출원인에게 허여된 미국 특허 제5,867,537에 서술되어 있고, 이것은 본원에 참조되어 있다.
또한, 종래 기술에서, FIR 필터의 가능한 모든 출력값이 미리계산되어 슬라이딩 FIR 필터 윈도우를 통한 심벌(L)의 수를 너무 많지 않게 제공하는 검색 테이블 내에 저장될 수 있다는 것이 공지되어 있다. 저장된 출력 파형의 수는 M의 가능한 값의 알파벳으로부터 선택된 심벌을 사용할때, ML이어야만 한다. 이 수를 감소시키기 위하여, 출원인에게 허여된 미국 특허 제5,867,537은 검색 테이블을 L/2 심벌로 각각 어드레스되는 두 개의 테이블로 분할한다. M이 클때, 가령, 전형적인 실시예에서 8일때, 검색 테이블의 크기는 그럼에도 불구하고 과대할 수 있다. 그러므로, 8-PSK 및 이와 유사한 변조용의 필터링된 변조 파형을 발생시키기 위하여 검색 테이블의 크기를 감소시키는 것이 필요로된다.
본 발명은 일반적으로 디지털 통신 시스템에서 위상 변조를 수행하는 방법 및 장치에 관한 것이며, 특히 감소된 검색 테이블을 사용하여 위상 변조를 수행하는 방법 및 장치에 관한 것이다.
도 1은 종래의 8-PSK 신호 배열을 도시한 도면.
도 2는 종래 기술의 검색 테이블 파형 발생기의 블럭도.
도 3은 본 발명에서 사용된 회전된 8-PSK 신호 배열을 도시한 도면.
도 4는 본 발명에 따른 감소된 검색 테이블 파형 발생기의 블럭도.
도 5는 본 발명에 따른 파형 발생기의 제 2 실시예를 도시한 도면.
도 6은 본 발명에 따른 파형 발생기의 제 3 실시예를 도시한 도면.
전송을 위하여 선형으로-필터링된 8-PSK 신호는 각각의 8-PSK를 자신의 세 개의 구성 정보 비트(B1, B2 및 B3)로 분할함으로써 형성된다. 비트(B1 및 B3)가 결합되어 B1'로 나타낸 제 1 유도 비트를 형성하도록 한다. 비트(B2 및 B3)가 결합되어 B2'로 나타낸 제 2 유도 비트를 형성하도록 한다. 모든 비트값은 +1 또는 -1의 값을 갖는 것으로 간주된다. 그리고 나서, B1 비트의 연속적인 비트는 길이 L비트의 제 1 레지스터 내로 클록킹되며, L 레지스터 비트는 길이-L 임펄스-응답 필터에 근거하여 필터링된 신호값을 보유하는 검색 테이블을 어드레스한다. 제 1 레지스터 내로 클록킹된 각각의 새로운 B1 비트에 대하여, 한 심펄 주기 내의 순간에 대응하는 다수의 제 1 필터링된 신호값이 검색 테이블로부터 유도된다. 마찬가지로, B2, B1' 및 B2' 비트가 각 레지스터 내로 클록킹되고 사용되어 필터링된 제 2, 제 3 및 제 4 신호값을 각각 어드레스하도록 한다. 그리고 나서, 제 1 필터링된 신호값이 제 2 필터링된 신호값과 결합되어 전송을 위한 바람직한 복소 필터링된 신호의 두 복소 부분중 하나를 형성하도록 한다. 제 3 필터링된 신호값이 제 4 필터링된 신호값과 결합되어 바람직한 필터링된 복소 신호의 두 복소 부분중 하나를 형성하도록 한다. 그리고 나서, 결과적인 필터링된 복소 신호값이 사용되어 선형 전송기를 변조하도록 한다.
그러므로, 상기 실시예에 따라서, 필터링된 값을 나타내기 위하여 사용된 검색 테이블은 8L에서 2L로 감소된다. 더구나, 검색 테이블은 자신이 1/2 더 감소되도록 하는 대칭성을 갖는다. 그러므로, 본 발명을 사용할때, 필터링된 8-PSK 신호를 발생시키기 위하여 적절한 크기의 검색 테이블이 사용될 수 있다.
바람직한 실시예에서, 검색 테이블은 각 심벌 주기에 걸쳐 필터링된 파형의 시그마-델타 표현으로 오버샘플링된 단일-비트를 보유한다. 이들은 간단하게 저역-통과 필터링하여 D-대-A 컨버터(convertor)를 제거함으로써 아날로그 파형으로 변환될 수 있다.
도 1은 8-PSK 변조를 위해 종래 기술에서 사용된 종래의 8 개의 포인트 신호 배열을 도시한 것이다. 상기 신호 배열은 변조 방식의 기하학적 표현이다. 배열 상의 각 신호 포인트는 I 및 Q 성분을 갖는 2 차원 백터를 나타낸 것이며, 여기서 I는 복소 파형의 실수부를 나타내며 Q는 복소 파형의 허수부를 나타낸다. 종래 기술에 따라서, 세 개의 정보 비트를 포함하는 8진 심벌이 신호 배열 상의 포인트로 맵핑된다. 그리고 나서, 이에 대응하는 파형이 발생되고 캐리어의 위상에 영향을 주어 8진 심벌을 전송하도록 한다. 가능한 8진 심벌 및 배열 내의 신호 포인트는 일-대-일로 대응한다. 그러므로, 신호 배열은 2n신호 포인트를 포함하며, 여기서, n은 심벌 비트의 수와 동일하다. 8-PSK 변조에서, 입력 심벌은 3 비트(B1, B2 및 B3)를 가지며, 신호 배열은 여덟 개의 가능한 심벌에 대응하는 8 개의 포인트를 갖는다.배열 내의 각 신호 포인트는 여덟 개의 가능한 값:중 하나를 갖는다.
도 1은 심벌을 신호 배열 상의 신호 포인트에 할당하기 위하여 사용된 하나의 맵핑을 도시한 것이다. 이 팹핑이 많은 방법에서 행해질 수 있지만, 바람직한 할당은 그레이 엔코딩(Gray encoding)을 사용하는 것이다. 그레이 엔코딩을 사용할때, 인접한 신호 포인트는 단지 하나의 이진 숫자씩 다르다. 잡음에 기인한 가장 확률높은 에러가 수신기에서 인접한 위상을 잘못 검출하는 것과 관련되기 때문에, 그레이 엔코딩하면서 K-비트 시퀀스에서 단일 비트 에러가 발생된다.
변조 동안, 이러한 8 개의 값중 하나를 갖갖 갖는 L 개의 연속적인 심벌(S1, S2, S3 ... S(L))이 계수(C1, C2, C3 ... C(L))를 갖는 FIR 필터에서 결합되어 다음 식: 에 의해 제공된 필터링된 값(V)를 얻는다. 각 심벌이 여덟 개의 가능한 값중 하나를 갖기 때문에, V는 8L또는 23L의 가능한 값중 하나를 취할 수 있다. 필터 값은 미리-계산되어 검색 테이블 내에 저장된다. 가령, L=7에 대하여, 각 파형 포인트에 대해 221또는 2 백만 개의 복소값이 존재하는데, 이로 인해, 존재하는 4-겹 대칭을 활용한 이후에서 조차도, 검색 테이블 크기가 과도하게 된다.
도 2는 8-PSK 변조를 위하여 종래 기술에서 사용된 일반적으로 숫자(100)로나타낸 파형 발생기를 도시한 것이다. 파형 발생기(100)는 입력 레지스터(102), 검색 테이블(106), 상기 검색 테이블(106)을 클록킹하기 위하여 4로 나누는 카운터 (divide by 4 counter)(104), 검색 테이블(106)로부터 출력된 실수 및 허수값을 아날로그 신호로 변환하는 한 쌍의 D/A 변환기(108a,b), 출력 아날로그 신호를 완만하게 하는 한 쌍의 필터(110a,b) 및 발생된 파형을 캐리어 신호 상으로 임프레싱하는 직교 변조기(112)를 포함한다. 세 개의 정보 비트를 포함하는 8진 심벌 각각은 최종적인 L 심벌을 저장하는 레지스터(102) 내로 순차적으로 클럭킹된다. 레지스터 (102)로부터 3L 비트가 검색 테이블(106)에 인가되며, 이 테이블은 변조 파형의 필터링된 세그먼트를 나타내는 필터링된 파형값(V)을 저장한다. 필터링된 신호에 대응하는 신호 파형을 그리기 위하여, 각 심벌 주기에 걸쳐 상기 파형 상의 다수의 샘플링 포인트에 대응하는 여러 수적인 샘플이 저장되여아만 하며, 각각의 수적인 샘플은 실수 및 허수 값을 포함한다. 심벌 주기당 샘플링 포인트의 수는 오버샘플링 팩터라 칭하며, 완만하게 변화하는 파형을 표현하도록 충분히 높아야만 하므로, 엄격한 부가적인 완화 필터가 과도한 단계-변화를 취도록 하는 요구를 피하게 한다. 가령, 4의 오버샘플링 팩터가 사용되는 경우, 매우 큰 메모리인 2 x 4 x 8 x 221비트, 즉 128 메가비트의 메모리 크기를 제공하는 아마 8-비트 정밀도의 네 개의 실수 및 네 개의 허수 값이 각각 각 심벌 주기 동안, 저장되어야만 한다. 각 심벌 주기 내에 4의 연속적인 샘플링 포인트는 4x심벌-레이트 클럭을 사용하여 자신의 네 상태(11, 01, 10, 11)를 통하여 4로 나누는 카운터(104)를 순서화함으로써선택된다. 검색 테이블(106)로부터 출력된 실수 및 허수 파형값은 D/A 변환기(108a 및 108b)에 의해 아날로그 신호로 변환되고 나서, 상기 아날로그 신호는 필터(110a 및 110b)에 의해 오버샘플링 레이트로 단계들을 제거하기 위하여 완만하게 된다. 그리고 나서, 복소 아날로그 변조 파형은 I.Q 또는 직교 변조기(112)에 인가되어 소정 무선 캐리어 주파수에서 8진 변조 신호를 발생시킨다. 직교 변조기 및 이의 개선점은 미국 특허 제5,530,772에 서술되어 있고, 이것은 본원에 참조되어 있다.
종래 기술의 검색 테이블 파형 발생기에 대한 하나의 단점은 미리-계산되어 저장되어야만 하는 필터링된 파형값(V)의 수가 필터링된 파형값(V)을 생성하기 위하여 사용된 연속적인 심벌의 수(L)에 지수적으로 관련된다는 것이다. 그러므로, L이 크게 될때, 미리-계산되어 저장되어야만 하는 필터링된 파형값(V)의 수가 빠르게 관리 불가능하게 된다. L=7로 제공된 예에서, 221또는 87개의 복소값이 미리-계산되어 검색 테이블 내에 저장될 필요가 있다.
도 3에 도시된 바와 같이, 미리-계산되어 저장되어야만 하는 복소 파형값의 수를 신호 배열을 22.5도 회전시킴으로써 감소시킬 수 있다. 회전된 신호 배열을 사용하면, 8 개의 가능한 배열 포인트의 실수 및 허수부는 항상 네 개의 값:중 하나이다. 이 값은 다음의 선형 식: 에 의한 세 개의 8-PSK 비트에 관련되며, 여기서 a=0.5[sin(67.5°)+sin(22.5°)이며 b=0.5[sin(67.5°)-sin(22.5°)이다. B1.B3는 여전히 2진값이며, 이것은 B1'로 나타낼 수 있다. 마찬가지로, -B2.B3는 여전히 2진값이며, 이것은 B2'로 나타낼 수 있다.
회전된 신호 배열을 사용하면, 실수, 즉 I 파형 포인트는 두 개의 비트(B1, B1')의 선형 함수로서 표현할 수 있게 되고, 허수, 즉 Q 파형 포인트는 B2, B2'의 선형 함수로서 표현할 수 있게 된다. 함수(F)에 의한 필터링 동작을 표시하면, I와 Q 파형 및 이진값(B1, B1', B2 및 B2') 사이에 다음의 관계가 존재한다:
계수(a 및 b)는 위에서 규정된 것과 동일하다. 물론, 세 개의 비트 및 I와 Q 값 사이에 다른 관계를 사용하면, 다른 8진 배열이 본 발명에 따라서 생성될 수 있다.
B1, B1', B2 및 B2'의 시퀀스로부터 필터링된 파형(F(B1), F(B1'), F(B2) 및 F(B2'))을 개별적으로 생성하고, 위에서 규정된 바와 같은 가중 팩터를 사용하여 필터링된 파장을 사전-결합함으로써, 단지 이진 비트 시퀀스를 필터링하기 위한 검색 테이블을 구성하는 것만이 필요로된다.
도 4는 일반적으로 숫자(200)로 나타낸 회전된 신호 배열을 구현하는 본 발명에 따른 파형 발생기를 도시한 것이다. 파형 발생기(200)는 8진 심벌의 비트를 결합하는 논리 회로(202), 레지스터(204), 선택기(206), 검색 테이블(208), 4로 나누는 카운터(210), 타이밍 유닛(212), 두 개의 가산기(214a,b), 두 개의 D/A 변환기(216a,b), 두 개의 필터(218a,b) 및 직교 변조기(220)을 포함한다. 검색 테이블(208)은 가령, 필터링된 파형 세그먼트의 수적인 샘플을 포함할 수 있는 필터링된 파형 세그먼트 데이터를 저장한다. 논리(202)는 심벌 레이트(Fs)로 비트(B1, B2, B2)를 포함한 3-비트 8-PSK 심벌을 수신한다. 비트(B1, B2, B2)는 변조 파형의 세그먼트에 대응한다. 논리(202)는 심벌 레이트(Fs)로 네 개의 레지스터(204a, 204b, 204c 및 204d)에 비트(B1, B1', B2 및 B2')를 출력한다. 레지스터(204a-204d)는 도 2의 레지스터(102)와 동일하다. 레지스터(204a-204d)는 검색 테이블 (208)에 어드레스하기 위하여 사용된 비트 시퀀스를 포함한다. 레지스터(204a-204d)는 선택기(206)에 의해 차례로 선택되며, 이 선택기는 검색 테이블(208)을 위한 L-비트 어드레스의 소스가 될 타이밍 유닛(212) 및 카운터(210)에 의해 제어된다. 검색 테이블(208)은 도 2의 종래 기술의 검색 테이블(106)의 23L에 대립하는 것으로서, 오버샘플링 포인트당 2L개의 실수 파형을 저장한다. 그러므로, L=7일때, 테이블(208)은 단지 오버샘플링 포인트당 128 개의 파형값을 저장할 필요가 있고, +/- 대칭이 사용될때, 심지어 64 개의 파형값을 저장할 필요가 있으며, 심벌당 네 개의 샘플에 대하여 총 256 개의 파형값을 생성할 필요가 있다. 파형(F(B1))의 세그먼트를 나타내는 일곱 개의 연속적인 B1 비트가 선택기(206)에 의해 어드레스로서 선택될때, 검색 테이블(208)로부터 얻어진 파형값은 보유 레지스터(214b) 내로 로딩된다. 파형(F(B2))의 세그먼트를 나타내는 일곱 개의 B2 비트를 사용하여 얻어진 파형값은 레지스터(214a) 내로 로딩된다. 파형값이 파형(F(B1'))의 세그먼트를 나타내는 일곱 개의 B1' 비트를 어드레스로서 사용하여 유도될때, 유도된 파형은 레지스터(214b)로 가산된다. 파형(F(B2'))의 세그먼트를 나타내는일곱 개의 B2' 비트가 검색 테이블(208)에 어드레스하기 위하여 사용될때, 유도된 파형값은 레지스터(214a)에 가산된다. 두 경우에서, 가산은 식(4 및 5)에 나타낸 바와 같이, a:b의 가중 팩터로 행해진다. 가산 동작이 도 4에 명확하게 도시되지 않았지만, 누산기 레지스터(214a,b) 내에서 행해진다는 것을 이해하라. 네 개의 파형값이 출력된다. 그러므로, 최종적인 I-값 및 Q-값은 이후에 4Fs의 오버샘플링 레이트로 D/A 변환기(216a,b) 내로 래치(latch)되는 레지스터(214a,214b)에서 얻어지며, 이전과 같이 D/A 변환기(216a,216b)에 의해 아날로그 신호로 변환된다. 아날로그 신호는 필터(218a,218b)에 의해 필터링되며, 직교 변조기(220)에 의해 변조된다. 카운터 (210)는 16 배의 심벌 레이트의 클럭을 사용하는 자신의 상태를 통해 순서화되어 16/4의 오버샘플링 비율로 출력값을 생성하도록 한다.
미국 특허 제5,867,537 또는 본원과 동시에 제출되고, 명칭이 "Combined Transmit Filter and D-to-A Conversion"인 공동-계류중인 출원에 서술된 바와 같은 저항성 네트워크 FIR 필터 기술을 사용하는 것이 또한 가능하며, 후자는 또한 본원에 참조되어 있다. 이러한 공표들은 가중 계수(C1....C(L))를 구현하기 위하여 저항성 결합 네트워크를 사용하여 이진 칩 또는 비트 시퀀스용 FIR 필터링 함수를 생성하는 방법을 서술한 것이다. 그러므로, 본 발명의 다른 실시예는 임의의 통합된 저항성 결합 네트워크 기술을 사용하여 구성된 네 개의 필터를 사용하여 필터링된 파형(F(B1), F(B1'), F(B2) 및 F(B2'))을 발생시키며, 이 파형은 이후에 플러스 및 마이너스 부호를 각각 갖는 비율(a:b)로 결합되어 허수 및 실수(Q 및 I) 변조 파형을 생성하도록 한다. 가중 비율(a:b)은 F(B1') 및 F(B2')를 생성하는 네트워크의 임피던스 레벨에 대해 비율(b/a)을 갖도록 F(B1) 및 F(B2)를 생성하는 네트워크의 임피던스 레벨을 선택함으로써 간단하게 배열될 수 있고, 가산은 그후에 출력 (F(B1) 및 F(B1')을 병렬로 간단히 결합하고, F(B2) 및 F(B2')에 대해서 마찬가지로 행함으로써 달성된다.
도 5는 Q 및 I 파형을 발생시키기 위하여 저항성 결합 네트워크를 사용하는 본 발명에 따른 파형 발생기(300)의 블럭도이다. 파형 발생기(300)는 논리 유닛 (302), 시프트 레지스터/저항성 결합 네트워크(306,308,310,312), 평형화된 필터 (314,316) 및 직교 변조기(318)를 포함한다. 저항성 결합 네트워크(306,308, 310, 312)는 가령, 미국 특허 제5,867,537 또는 본원과 동시에 제출되고 명칭이 "Combined Transmit Filter and D-to-A Converter"인 공동-계류중인 출원에 나타낸 바와 같이 구성될 수 있다. 3 비트 스트림(B1,B2,B3)으로 이루어진 8-PSK 심벌 스트림이 논리 유닛(302)에 입력되어 이전과 같이, B1',B2' 스트림을 형성한다. 그리고 나서, 비트 스트림(B1,B1')은 시프트-레지스터/저항성 결합 네트워크(306 및 308)을 구동시켜서 가령, 상술된 참조문헌 내에 서술된 바와 같이, 심벌당 네 개의 파형값의 오버샘플링 레이트로 필터링된 Q 파형값을 발생시키도록 한다. 저항성 결합 네트워크(306 및 308)의 출력은 비율(Za:Zb)로 되도록 이들의 상대적인 임피던스 스케일링(Za 및 Zb)을 각각 간단하게 배열하고 이들의 출력을 병렬로 결합함으로써 비율(a:b)로 가산된다. 비트 스트림(B2 및 B2')이 레지스터/저항성 결합 네트워크(310 및 312)로 각각 입력되어 동일한 오버샘플링 레이트로 필터링된 I 파형값을 발생시키도록 한다. 임피던스 스케일링(Za 및 Zb)을 각각 갖는 저항성 결합 네트워크(310,312)의 출력은 동일한 a:b 비율로 가산된다. 그러므로, 평형화된 Q 및 I 신호가 발생되며, 이 신호는 평형화된 변조기(318)로 인가되기 이전에, 4Fs 단계를 제거하기 위하여 평형화된 필터(314 및 316)를 사용하여 부가적으로 필터링된다.
D/A 변환기는 기능을 디지털 집적 회로 칩 내로 통합할 수 있도록 하기 위하여 다소 회피되는 소위, 복합된 신호 소자(부분적으로 디지털, 부분적으로 아날로그 기술)이다. 마찬가지로, 도 5의 저항성 결합 네트워크는 항상 특정 집적 회로 기술로 구성될 수는 없다. 그러므로, 아날로그 회로 기술을 사용하지 않도록 하는 실시예가 필요로된다.
종래 기술에서, 아날로그 신호의 공지된 형태의 디지털 표현식은 델타-사그마 변조이다. 델다 시그마 변조는 바람직한 평균값을 제공하기 위하여 1의 보수 대 0의 보수의 비율을 포함하는 0의 보수 및 1의 보수의 시퀀스를 고속으로 교호함으로써 0 및 1 사이의 신호를 표현한다. 상기 시퀀스가 선택되어 1/0 파형 및 바람직한 파형 사이의 차이를 나타내는 에러 파형이 저 주파수 내용 및 간단한 저역-통과 필터로 손쉽게 제거될 수 있는 대부분의 고-주파수 내용을 감소시키도록 한다. 그러므로, 일단, 델타-시그마 표현이 발생되면, 이것은 간단한 저역-통과 필터에 의해 아날로그 신호로 변환될 수 있다. 바이폴라 신호는 두 개의 보완적인 델타-시그마 파형간의 차이로서 표현될 수 있으며, 이 파형은 이후에 상술된 '722 특허에 서술된 바와 같은 평형화된 필터에 의해 필터링된다.
종래 기술에서, 디자인 공정 동안, 컴퓨터 오프-라인을 사용함으로써, 1의보수 및 0의 보수의 시퀀스로서 심벌 주기에 걸쳐 필터링된 변조 파형의 델터-시그마 표현식을 생성시키는 것이 또한 공지되어 있으며, 이 시퀀스는 이후에 검색 테이블 내에 기억될 수 있다. 이 기술은 1992년 이후에 L.M. Erisccon에 의해 제조되고 세계에 판매된 GSM 표준에 따른 셀룰러 전화에서 사용된다. 본 발명은 이 경제적인 기술이 검색 테이블이 과도하게 많게 되지 않고, 8-PSK 또는 16-QAM과 같은 보다 높은 차수의 배열로 확장되도록 한다.
검색 테이블이 델타-시그마 엔코딩된 파형값을 저장할때, 파형은 B1,B1',B2 및 B2'의 L 비트에 의해 제공된 어드레스에 대해 연속적으로 유지 레지스터 내로 동시에 하나 이상의 비트를 판독할 수 있다. 그리고 나서, B1, B1'를 위한 유지 레지스터가 클럭 아웃(clock out)되고 이들의 출력이 가령, 두 레지스터를 사용하여 비율(a:b)로 가산된다. 바람직하게는, 보완적인 파형이 동시에 발생되고 파형 및 이의 보완 형태가 평형화된 I-신호를 형성하며, 이 신호는 출원인에게 허여된 상술된 '722 특허에 서술된 바와 같인 평형화된 변조기를 구동시키기 위하여 평형화된 필터로 필터링된다. 마찬가지로, B2, B2'를 위한 유지 레지스터가 클럭 아웃되어 평형화된 Q-신호를 생성하도록 한다.
48회 오버샘플링된 델타 시그마 표현식을 사용하여 8-PSK 파형을 발생시키는 파형 발생기가 도 6에 도시되어 있고 일반적으로 400으로 나타낸다. 파형 발생기 (400)는 논리 회로(402), 시프트 레지스터(404a,404b,404c,404d), 선택기(406), 검색 테이블(408), 4로 나누는 카운터(410), 타이밍 유닛(412), 버퍼(414,416,418 및 420), 저항성 네트워크(422,424), 평형화된 필터(426,428) 및 평형화된 직교 변조기(430)를 포함한다. 8진 심벌(B1,B2,B3)이 심벌 레이트(Fs)로 논리(402)로 입력된다. 논리(402)는 B1,B2,B1'및 B2'를 레이트(Fs)로 레지스터(404a-404d)로 출력한다. 4Fs로 구동되는 선택기(406) 및 클럭(408)은 검색 테이블(408)의 어드레스 입력으로 출력될 레지스터(404a,404b,404c 및 404d)를 적절한 시퀀스로 선택한다. 타이밍 발생기(412)는 버퍼(414,416,418 또는 420)중 하나에 각각 타이밍 펄스를 발생시켜서 각 에드레스 입력에 대해 테이블(408)의 출력을 래치하도록 한다. 도 6의 전형적인 실시예에서, 검색 테이블(408)은 동시에 심벌당 모두 48 개의 시그마-델타 샘플을 출력하며, 이 샘플은 네 개의 48-비트의 버퍼(414,416,418 또는 420)중 하나에서 래치된다. 모든 버퍼가 채워질때, 이 버퍼의 48-비트 내용이 레이트 (48Fs)로 연속적으로 클럭 아웃된다. 최종적인 48-비트값이 여전히 클럭 아웃되고 있는 동안, 새로운 48-비트값을 포딩할 수 있도록 하기 위하여, 버퍼(414,416,418 및 420)는 병렬-대-직렬 변환기로서 또한 공지된 이중-버퍼이어야만 한다.
버퍼(414,416,418 및 420)는 바람직하게는 각 비트 및 이의 보완적인 것을 출력하여 평형화된 바이폴라 시그마-델타 파형 표현식을 생성하도록 한다. 비트스트림(B2 및 B2')에 대응하며 Za 및 Zb의 적절하게 선택함으로써 비율(a:b)로 가산될때의 버퍼(414,416)의 출력은 바람직하게 필터링된 8-PSK 파형의 I-부분을 발생시킨다. 마찬가지로, 비트스트림(B1 및 B1')에 대응하며 비율(a:b)로 가산될때의 버퍼(418,420)는 8-PSK 파형의 Q-부분을 발생시킨다. 이러한 평형화된 I,Q 파형은 테이블(408) 내에 저장된 48회 오버샘플링된 시그마-델타 표현식에 기인한 고-주파수 시그마-델타 양자화 잡음을 포함하지만, 이 잡음은 '722 특허에 서술된 바와 같이, 직교 변조 이전에, 간단한 평형화된 저역 통과 필터(426,428)에 의해 손쉽게 제거된다. 보다 편리한 경우, 테이블(408) 및 버퍼(414,416,418 및 420) 사이에 48 이외의 버스 폭(bus width)이 사용될 수 있다. 가령, 테이블(408)은 24Fs로 클럭킹된 6으로 나누는 카운터로부터 다른 세 개의 어드레스 비트를 제공함으로써 6Fs의 속도로 여섯 개의, 8-비트 바이트로서 48 비트를 출력할 수 있다. 두 개의 레지스터 선택 비트 및 여분의 세 개의 어드레스 비트 둘 다를 테이블(408)로 제공하기 위하여 24로 나누는 카운터를 적절하게 디자인함으로써, 출력 바이트는 버퍼(414, 416,418 및 420)가 Fs 주기 마다 6회 재충전되는 8-비트 병렬 대 직렬 변환기로 감소되도록 하는 순서:로 된다.
도 6의 장치을 사용하면, 디지털 인터페이스(432)가 버퍼(414, 416,418 및 420) 및 저항 네트워크(422,424) 사이에서 구성되어 저항을 제외한 회로가 여덟 개의 디지털 출력을 갖는 완전히 디지털로 집적된 회로로서 제조될 수 있도록 한다. 저항 네트워크(422,424)는 평형화된 저역-통과 필터(426,428) 및 직교 변조기(430)를 포함하는 아날로그 집적 회로 내로 통합될 수 있다. 8-라인 인터페이스는 대안적으로 각 파형의 단지 하나의 극만을 출력함으로써 네 개로 감소될 수 있으며, 보완적인 극은 아날로그 칩 상에 생성되는 평형화되 신호를 형성한다.
본 발명의 정신 및 본질적인 특성으로부터 벗어남이 없이, 본 발명은 물론, 본원에 설명된 것과 다른 특정한 방식으로 수행될 수 있다. 그러므로, 본 발명의 실시예는 모든 면에서 전형적인 것이지 이에 국한되는 것이 아니며, 본원에 포함되는 첨부된 청구항의 등가 범위 및 취지 내에서 모두 변경될 수 있다는 것을 고려해야만 한다.

Claims (53)

  1. 8진 심벌을 전송하며 실수부 및 허수부를 포함하는 사전변조-필터링된 변조 파형을 발생시키는 방법에 있어서,
    제 1, 제 2 및 제 3 정보 정보 비트를 각각 포함하는 연속적인 8진 데이터 심벌을 논리 유닛으로 입력하는 단계와,
    제 1 및 제 3 정보 비트를 결합함으로써 제 1 유도 비트 및 제 2 및 제 3 정보 비트를 결합함으로써 제 2 유도 비트 상기 논리 유닛에서 형성하는 단계와,
    연속적인 제 1 정보 비트, 제 2 정보 비트, 제 1 유도 정보 비트 및 제 2 유도 비트를 각각 대응하는 레지스터 내에 수집함으로써 제 1, 제2, 제 3 및 제 4 어드레스 비트 시퀀스를 형성하는 단계와,
    상기 제 1, 제 2, 제 3 및 제 4 비트 시퀀스에 근거하여 제 1, 제 2, 제 3 및 제 4 필터링된 파형 세그먼트를 발생시키는 단계와,
    상기 제 1 및 제 3 필터링된 파형 세그먼트를 결합하여 상기 변조 파형의 상기 실수부의 세그먼트를 얻도록 하는 단계와,
    상기 제 2 및 제 4 필터링된 파형 세그먼트를 결합하여 상기 변조 파형의 상기 실수부의 세그먼트를 얻도록 하는 단계를 사전변조-필터링된 변조 파형 발생 방법.
  2. 제 1 항에 있어서,
    상기 논리 유닛은 상기 제 1 및 제 3 정보 비트에 대한 배타적 OR 연산에 의해 상기 제 1 유도 비트를 형성하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  3. 제 1 항에 있어서,
    상기 논리 유닛은 상기 제 2 및 제 3 정보 비트에 대한 배타적 OR 연산하고 그 결과를 보완함으로써 제 2 유도 비트를 형성하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  4. 제 1 항에 있어서,
    상기 필터링된 파형 세그먼트는 각 심벌 주기에 걸쳐 이격된 다수의 수적인 샘플로 표현되는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  5. 제 1 항에 있어서,
    상기 필터링된 파형 세그먼트는 시그마-델타값의 시퀀스로 표현되는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  6. 제 5 항에 있어서,
    상기 필터링된 파형 세그먼트는 두 개의 출력 상에 표현된 평형화된 신호로서 발생되며 시그마-델타값 및 이의 보수의 시퀀스로 표현되는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  7. 제 1 항에 있어서,
    상기 변조 파형은 실수 및 허수부 각각에 대한 두 개의 출력 상에 평형화된 형태로 발생되는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  8. 제 1 항에 있어서,
    제 1 및 제 3 필터링된 파형 세그먼트를 결합하는 단계는 상기 제 1 필터링된 파형 세그먼트의 하나 이상의 수적인 샘플을 상기 제 3 필터링된 파형 세그먼트의 대응하는 수적인 샘플과 가중합을 형성하는 단계를 포함하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  9. 제 1 항에 있어서,
    제 2 및 제 4 필터링된 파형 세그먼트를 결합하는 단계는 상기 제 2 필터링된 파형 세그먼트의 하나 이상의 수적인 샘플을 상기 제 4 필터링된 파형 세그먼트의 대응하는 수적인 샘플과 가중합을 형성하는 단계를 포함하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  10. 제 1 항에 있어서,
    제 1 및 제 3 필터링된 파형 세그먼트를 결합하는 단계는 제 1 임피던스를 통하여 상기 제 1 필터링된 파형 세그먼트를 출력 단자에 접속하고 제 2 임피던스를 통하여 상기 제 3 필터링된 파형 세그먼트를 상기 출력 단자에 접속하여 상기 출력 단자에서 결합된 제 1 및 제 2 필터링된 파형 세그먼트의 가중합을 발생하도록 하는 단계를 포함하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  11. 제 1 항에 있어서,
    제 2 및 제 4 필터링된 파형 세그먼트를 결합하는 단계는 제 1 임피던스를 통하여 상기 제 2 필터링된 파형 세그먼트를 출력 단자에 접속하고 제 2 임피던스를 통하여 상기 제 4 필터링된 파형 세그먼트를 상기 출력 단자에 접속하여 상기 출력 단자에서 결합된 제 2 및 제 4 필터링된 파형 세그먼트의 가중합을 발생하도록 하는 단계를 포함하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  12. 제 1 항에 있어서,
    제 1, 제 2, 제 3 및 제 4 필터링된 파형 세그먼트를 발생시키는 단계는 상기 제 1, 제 2 제 3 및 제 4 필터링된 파형 세그먼트에 대한 하나 이상의 수적인 샘플을 포함하는 검색 테이블로의 어드레스로서 상기 제 1, 제 2, 제 3 및 제 4 비트 시퀀스를 각각 사용하는 단계를 포함하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  13. 제 12 항에 있어서,
    상기 검색 테이블은 상기 제 1, 제 2, 제 3 및 제 4 검색 세그먼터의 시그마-델타 표현을 포함하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  14. 제 1 항에 있어서,
    제 1, 제 2, 제 3 및 제 4 필터링된 파형 세그먼트를 발생시키는 단계는 상기 제 1, 제 2, 제 3 및 제 4 비트 시퀀스 또는 이들의 보수를 대응하는 저항성 결합 네트워크로 출력하는 단계를 포함하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  15. 제 1 항에 있어서,
    제 1, 제 2, 제 3 및 제 4 필터링된 파형 세그먼트를 발생시키는 단계는 상기 제 1, 제 2, 제 3 및 제 4 비트 시퀀쓰 및 이들의 보수를 대응하는 제 1 및 제 2 보완적인 저항성 결합 네트워크로 출력하여 상기 제 1, 제 2, 제 3 및 제 4 비트 시퀀스에 대응하는 두 개의 출력 상에 평형화된 필터링된 파형 세그먼트를 발생시키는 단계를 포함하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 3 비트 시퀀스에 대응하는 필터링된 파형 세그먼트를 결합하는 단계는 대응하는 저항성 결합 네트워크의 출력을 함께 결합하는 단계를 포함하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 3 필터링된 파형에 대응하는 상기 저항성 결합 네트워크는 소정의 가중합에 영향을 주는 상대적인 임피던스 스케일링을 갖는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  18. 제 15 항에 있어서,
    상기 제 2 및 제 4 비트 시퀀스에 대응하는 필터링된 파형 세그먼트를 결합하는 단계는 대응하는 저항 네트워크의 출력을 함께 결합하는 단계를 포함하는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  19. 제 18 항에 있어서,
    상기 제 2 및 제 4 필터링된 파형에 대응하는 저항성 결합 네트워크는소정의 가중합에 영향을 주는 상대적인 임피던스 스케일링 갖는 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  20. 제 1 항에 있어서,
    상기 8진 심벌은 8-PSK 심벌인 것을 특징으로 하는 사전변조-필터링된 변조 파형을 발생시키는 방법.
  21. 8진 심벌을 전송하며, 실수부 및 허수부를 포함하는 변조 파형을 발생시키는 방법에 있어서,
    다수의 정보 비트를 각각 포함하는 데이터 심벌을 다수의 연속적인 심벌 주기에 걸쳐 논리 유닛으로 입력하는 단계와,
    선택된 정보 비트를 결합함으로써 각 심벌 주기 동안 두 개 이상의 유도 비트를 상기 논리 유닛에서 형성하는 단계와,
    비트 입력을 각각 포함하거나 다수의 심벌 주기에 걸쳐 각각 유도된 다수의 비트 시퀀스를 각 심벌 주기 동안 형성하는 단계와,
    상기 비트 시퀀스를 사용하여 다수의 필터링된 파형 세그먼트를 각 심벌 주기 동안 발생시키는 단계와,
    허수 파형 부분의 세그먼트를 얻기 위하여 두 개 이상의 필터링된 파형 세그먼트를 각 심벌 주기 동안 결합하는 단계와,
    상기 허수 파형 부분의 세그먼트를 얻기 위하여 두 개 이상의 필터링된 파형 세그먼트를 각 심벌 주기 동안 결합하는 단계를 포함하는 변조 파형 발생 방법.
  22. 제 21 항에 있어서,
    상기 데이터 심벌은 제 1, 제 2 및 정보 비트를 포함하는 것을 특징으로 하는 변조 파형 발생 방법.
  23. 제 22 항에 있어서,
    상기 논리 유닛은 제 1 및 제 3 정보 비트에 대하여 배타적 OR 연산에 의해 제 1 유도 비트를 형성하는 것을 특징으로 하는 변조 파형 발생 방법.
  24. 제 22 항에 있어서,
    상기 논리 유닛은 제 2 및 제 3 정보 비트에 대하여 배타적 OR 연산하고 그 결과를 보완함으로써 제 2 유도 비트를 형성하는 것을 특징으로 하는 변조 파형 발생 방법.
  25. 제 21 항에 있어서,
    상기 필터링된 파형 세그먼트는 각 심벌 주기에 걸쳐 이격된 다수의 수적인 샘플을 포함하는 것을 특징으로 하는 변조 파형 발생 방법.
  26. 제 21 항에 있어서,
    상기 필터링된 파형 세그먼트는 시그마-델타값의 시퀀스로 표현되는 것을 특징으로 하는 변조 파형 발생 방법.
  27. 제 21 항에 있어서,
    상기 변조 파형은 실수 및 허수부 각각에 대한 두 개의 출력 상에 평형화된 형태로 발생되는 것을 특징으로 하는 변조 파형 발생 방법.
  28. 제 27 항에 있어서,
    상기 필터링된 파형 세그먼트는 두 개의 출력 상에 표현된 평형화된 신호로서 발생되며 시그마-델타값 및 이의 보수의 시퀀스로 표현되는 것을 특징으로 하는 변조 파형 발생 방법.
  29. 제 21 항에 있어서,
    상기 변조 파형의 허수부의 세그먼트를 형성하기 위하여 두 개 이상의 상기 필터링된 파형 세그먼트를 결합하는 단계는 제 1 필터링된 파형 세그먼트의 수적인 샘플을 하나 이상의 필터링된 파형 세그먼트와 가중합을 형성하는 단계를 포함하는 것을 특징으로 하는 변조 파형 발생 방법.
  30. 제 21 항에 있어서,
    상기 변조 파형의 실수부의 세그먼트를 형성하기 위하여 두 개 이상의 상기 필터링된 파형 세그먼트를 결합하는 단계는 제 1 필터링된 파형 세그먼트의 수적인샘플을 하나 이상의 다른 필터링된 파형 세그먼트의 수적인 샘플과 가중합을 형성하는 단계를 포함하는 것을 특징으로 하는 변조 파형 발생 방법.
  31. 제 21 항에 있어서,
    상기 변조 파형의 허수부의 세그먼트를 형성하기 위하여 두 개 이상의 상기 필터링된 파형 세그먼트를 결합하는 단계는 제 1 임피던스를 통하여 제 1 필터링된 파형 세그먼트를 출력 단자에 접속하고 제 2 임피던스를 통하여 제 2 필터링된 파형 세그먼트를 상기 출력 단자에 접속하여 상기 출력 단자에서 결합된 필터링된 파형 세그먼트의 가중합을 발생시키도록 하는 단계를 포함하는 것을 특징으로 하는 변조 파형 발생 방법.
  32. 제 21 항에 있어서,
    상기 변조 파형의 실수부의 세그먼트를 형성하기 위하여 두 개 이상의 상기 필터링된 파형 세그먼트를 결합하는 단계는 제 1 임피던스를 통하여 제 1 필터링된 파형 세그먼트를 출력 단자에 접속하고 제 2 임피던스를 통하여 제 2 필터링된 파형 세그먼트를 상기 출력 단자에 접속하여 상기 출력 단자에서 결합된 필터링된 파형 세그먼트를 가중합을 발생시키도록 하는 단계를 포함하는 것을 특징으로 하는 변 조 파형 발생 방법.
  33. 제 21 항에 있어서,
    다수의 필터링된 파형 세그먼트를 발생시키는 단계는 상기 필터링된 파형 세그먼트의 미리-계산된 필터링된 수적인 샘플을 포함하는 검색 테이블로의 어드레스로서 비트 시퀀스를 사용하는 단계를 포함하는 것을 특징으로 하는 변조 파형 발생 방법.
  34. 제 33 항에 있어서,
    상기 검색 테이블은 상기 미리-계산된 필터링된 파형 세그먼트의 오버샘플링된 시그마-델타 표현식을 포함하는 것을 특징으로 하는 변조 파형 발생 방법.
  35. 제 21 항에 있어서,
    다수의 필터링된 파형 세그먼트를 발생시키는 단계는 상기 비트 시퀀스 및 이의 보수를 저항성 결합 네트워크에 입력하는 단계를 포함하는 것을 특징으로 하는 변조 파형 발생 방법.
  36. 제 35 항에 있어서,
    다수의 필터링된 파형 세그먼트를 발생시키는 단계는 상기 비트 시퀀스 및 이의 보수를 대응하는 제 1 및 제 2 보완적인 저항성 결합 네트워크에 입력하여 각 비트 시퀀스에 대응하는 두 개의 출력 상에 평형화된 필터링된 파형 세그먼트를 발생시키도록 하는 단계를 포함하는 것을 특징으로 하는 변조 파형 발생 방법.
  37. 제 36 항에 잇어서,
    제 1 필터링된 파형 세그먼트는 다수의 제 1 정보 비트를 포함하는 비트 시퀀스에 대응하고, 제 2 필터링된 파형 세그먼트는 다수의 제 2 정보 비트를 포함하는 비트 시퀀스에 대응하며, 제 3 필터링된 파형 세그먼트는 다수의 제 1 유도 비트에 대응하고, 제 4 필터링된 파형 세그먼트는 다수의 제 2 유도 비트에 대응하는 것을 특징으로 하는 변조 파형 발생 방법.
  38. 제 37 항에 있어서,
    대응하는 저항성 결합 네트워크의 출력을 함께 접속함으로써 상기 제 1 필터링된 파형 세그먼트는 상기 제 3 필터링된 파형 세그먼트에 가산되고 상기 제 2 파형 세그먼트는 상기 제 4 필터링된 파형 세그먼트에 가산되는 것을 특징으로 하는 변조 파형 발생 방법.
  39. 제 38 항에 있어서,
    상기 접속된 저항성 결합 네트워크는 소정의 가중합에 영향을 주도록 하기 위하여 상대적인 임피던스를 갖는 것을 특징으로 하는 변조 파형 발생 방법.
  40. 제 21 항에 있어서,
    상기 8진 심벌은 8-PSK 심벌인 것을 특징으로 하는 변조 파형 발생 방법.
  41. 다수의 정보 비트를 각각 갖는 데이터 심벌의 시퀀스로부터 실수부 및 허수부를 갖는 변조 파형을 발생시키는 파형 발생기에 있어서,
    상기 데이터 심벌을 수신하는 입력 및 출력을 갖는 논리 유닛으로서, 상기 논리 유닛은 각 심벌 주기 동안, 상기 데이터 심벌을 포함하는 선택된 정보 비트를 결합하여 두 개 이상의 유도 비트를 발생시키도록 하며, 선택된 정보 비트 및 유도된 비트는 상기 논리 유닛의 출력에 제공되는, 논리 유닛과,
    다수의 비트 시퀀스를 저장하기 위하여 상기 논리 유닛의 출력에 접속된 지연 레지스터로서, 각 비트 시퀀스는 다수의 심벌 주기에 걸쳐 상기 정보 비트 및 상기 유도 비트로부터 선택된 비트를 포함하는, 지연 레지스터와,
    각 심벌 주기 동안, 상기 비트 시퀀스로부터 필터링된 파형 세그먼트를 발생시키는 필터와,
    각 심벌 주기 동안, 두 개 이상의 상기 필터링된 파형 세그먼트를 결합하여 변조 파형의 허수부의 세그먼트를 얻도록 하는 제 1 결합기와,
    각 심벌 주기 동안, 두 개 이상의 상기 필터링된 파형 세그먼트를 결합하여 변조 파형의 상기 실수부의 세그먼트를 얻도록 하는 제 2 결합기를 구비하는 변조 파형을 발생시키는 파형 발생기.
  42. 제 41 항에 있어서,
    상기 필터는 다수의 필터링된 파형 세그먼트에 대응하는 파형 세그먼트 데이터를 저장하는 검색 테이블을 포함하며, 상기 파형 세그먼트 데이터는 비트 시퀀스에 의해 어드레스되는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
  43. 제 42 항에 있어서,
    상기 파형 세그먼트 데이터는 심벌 주기에 걸쳐 이격된 상기 필터링된 파형 세그먼트의 샘플에 대응하는 다수의 수적인 값을 포함하는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
  44. 제 42 항에 있어서,
    상기 파형 세그먼트 데이터는 오버샘플링된 시그마-델타 표현식을 사용하는 이진값의 시퀀스를 포함하는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
  45. 제 44 항에 있어서,
    상기 제 1 결합기는 제 1 파형 세그먼트의 상기 시그마-델타 표현식으로부터 평형화된 형태로 상기 파형의 실수부를 생성하는 2-선 저항성 결합 네트워크를 포함하며, 상기 제 2 결합기는 제 2 파형 세그먼트의 상기 시그마-델타 표현식으로부터 상기 파형의 허수부를 생성하는 2-선 저항성 결합 네트워크를 포함하는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
  46. 제 41 항에 있어서,
    상기 파형 발생기는 평형화된 형태로 상기 변조 파형의 실수 및 허수부를 각각 생성하는 제 1 및 제 2의 2-선 저항성 결합 네트워크를 포함하는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
  47. 제 46 항에 있어서,
    상기 제 1 결합 네트워크는 제 1 및 제 2 필터링된 파형 세그먼트의 가중합을 형성하며, 상기 제 2 결합 네트워크는 제 3 및 제 4 필터링된 파형 세그먼트의 가중합을 형성하는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
  48. 제 46 항에 있어서,
    상기 비트 시퀀스 또는 이의 보수가 상기 지연 레지스터로부터 각각의 저항성 결합 네트워크로 출력되어 필터링된 파형 세그먼트를 형성하도록 하는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
  49. 제 46 항에 있어서,
    상기 비트 시퀀스 또는 이의 보수가 상기 지연 레지스터로부터 제 1 및 제 2 보완적인 저항성 결합 네트워크로 출력되어 2 선 상에 평형화된 파형 세그먼트를 형성하도록 하는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
  50. 제 41 항에 있어서,
    소정수의 심벌 주기에 걸쳐 제 1 정보 비트, 제 2 정보 비트, 제 1 유도 비트 및 제 2 유도 비트의 시퀀스를 각각 저장하는 네 개의 지연 레지스터를 구비하는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
  51. 제 50 항에 있어서,
    상기 제 1, 제 2, 제 3 및 제 4 레지스터 내에 저장된 비트 시퀀스가 사용되어 제 1 파형 세그먼트, 제 2 파형 세그먼트, 제 3 파형 세그먼트 및 제 4 파형 세그먼트를 각각 발생시키도록 하는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
  52. 제 51 항에 있어서,
    상기 제 1 및 제 3 파형 세그먼트가 결합되어 상기 변조 파형의 실수부를 생성하도록 하며, 상기 제 2 및 제 4 파형 세그먼트가 결합되어 상기 변조 파형의 허수부를 형성하도록 하는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
  53. 제 51 항에 있어서,
    상기 필터는 다수의 파형 세그먼트를 저장하는 메모리를 포함하며, 상기 비트 시퀀스가 사용되어 상기 메모리로 어드레스하도록 하는 것을 특징으로 하는 변조 파형을 발생시키는 파형 발생기.
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