JPH07264258A - ロールオフフィルタ及びこれに適する方法 - Google Patents
ロールオフフィルタ及びこれに適する方法Info
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- JPH07264258A JPH07264258A JP6049280A JP4928094A JPH07264258A JP H07264258 A JPH07264258 A JP H07264258A JP 6049280 A JP6049280 A JP 6049280A JP 4928094 A JP4928094 A JP 4928094A JP H07264258 A JPH07264258 A JP H07264258A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 所定外のシンボルにて同期ワード等を送信す
る場合に、回路規模の顕著な増大を伴なわず且つＲＯＭ
引き型のフィルタを用いて帯域制限可能にする。 【構成】 所定外のシンボルである同期ワード等のシン
ボルを、変調方式固有の配置に属する所定のシンボルで
あるダミーシンボルと、このダミーシンボルとの差であ
る補正分とに分割し、補正分については補正用ＲＯＭ７
６を用いてＲＯＭ引き型構成を実現する。ダミーシンボ
ルについてはＲＯＭ３４及び３６から応答が得られ、補
正分については補正用ＲＯＭ７６から応答が得られるた
め、これらを加算器３８において加算することにより、
同期ワード等が挿入された符号系列について帯域制限が
施された応答波形を得ることができる。
る場合に、回路規模の顕著な増大を伴なわず且つＲＯＭ
引き型のフィルタを用いて帯域制限可能にする。 【構成】 所定外のシンボルである同期ワード等のシン
ボルを、変調方式固有の配置に属する所定のシンボルで
あるダミーシンボルと、このダミーシンボルとの差であ
る補正分とに分割し、補正分については補正用ＲＯＭ７
６を用いてＲＯＭ引き型構成を実現する。ダミーシンボ
ルについてはＲＯＭ３４及び３６から応答が得られ、補
正分については補正用ＲＯＭ７６から応答が得られるた
め、これらを加算器３８において加算することにより、
同期ワード等が挿入された符号系列について帯域制限が
施された応答波形を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルフィルタ及
びこれに適する方法に関し、特にＰＳＫ、１６ＱＡＭ等
の直交変調に先立ち、送信信号に帯域制限を施すロール
オフフィルタに関する。
びこれに適する方法に関し、特にＰＳＫ、１６ＱＡＭ等
の直交変調に先立ち、送信信号に帯域制限を施すロール
オフフィルタに関する。
【０００２】
【従来の技術】ディジタルフイルタとしては、ＦＩＲ
（Finite Impulse Response ）フィルタやＩＩＲ（Infi
nite Impulse Response ）フィルタが知られている。図
１６には、第１従来例に係るディジタルフィルタの構成
が示されている。この従来例は、ＦＩＲフィルタとして
構成されている。
（Finite Impulse Response ）フィルタやＩＩＲ（Infi
nite Impulse Response ）フィルタが知られている。図
１６には、第１従来例に係るディジタルフィルタの構成
が示されている。この従来例は、ＦＩＲフィルタとして
構成されている。
【０００３】この従来例においては、入力シンボルが予
め８ビットに量子化されている。この入力シンボルは、
例えば図１７に示されるような構成を有するシフトレジ
スタ群１０に入力される。シフトレジスタ群１０は、シ
ンボル速度ｆｓｙｍに同期して入力シンボルの各ビット
をシフトする８個のシフトレジスタ１０−１〜１０−８
から構成されている。各シフトレジスタ１０−１〜１０
−８のシフト段数は、実現すべきＦＩＲフィルタのタッ
プ数Ｌと等しく、シフトレジスタ群１０における入力シ
ンボルのビットシフトにより、ＦＩＲフィルタにおいて
必要な遅延要素が実現される。シフトレジスタ群１０か
ら出力される８ビット×Ｌ段の入力シンボルは、乗算器
群１２に入力される。
め８ビットに量子化されている。この入力シンボルは、
例えば図１７に示されるような構成を有するシフトレジ
スタ群１０に入力される。シフトレジスタ群１０は、シ
ンボル速度ｆｓｙｍに同期して入力シンボルの各ビット
をシフトする８個のシフトレジスタ１０−１〜１０−８
から構成されている。各シフトレジスタ１０−１〜１０
−８のシフト段数は、実現すべきＦＩＲフィルタのタッ
プ数Ｌと等しく、シフトレジスタ群１０における入力シ
ンボルのビットシフトにより、ＦＩＲフィルタにおいて
必要な遅延要素が実現される。シフトレジスタ群１０か
ら出力される８ビット×Ｌ段の入力シンボルは、乗算器
群１２に入力される。
【０００４】乗算器群１２は、図１８に示されるように
Ｌ個の乗算器１２−１〜１２−Ｌから構成されている。
各乗算器１２−１〜１２−Ｌは、シフトレジスタ群１０
を構成する各シフトレジスタ群１０−１〜１０−８から
各８ビットの入力シンボルを入力する。乗算器１２−１
〜１２−Ｌは、一方で、入力した入力シンボルに乗ずべ
き８ビットのタップ係数を入力し、入力シンボルとタッ
プ係数とを乗じた結果を、加算器群１４に供給する。
Ｌ個の乗算器１２−１〜１２−Ｌから構成されている。
各乗算器１２−１〜１２−Ｌは、シフトレジスタ群１０
を構成する各シフトレジスタ群１０−１〜１０−８から
各８ビットの入力シンボルを入力する。乗算器１２−１
〜１２−Ｌは、一方で、入力した入力シンボルに乗ずべ
き８ビットのタップ係数を入力し、入力シンボルとタッ
プ係数とを乗じた結果を、加算器群１４に供給する。
【０００５】加算器群１４は、図１９に示されるよう
に、複数の乗算器１４−ｉから構成されている。これら
の乗算器１４−ｉは、乗算器群１２から入力される８ビ
ット×Ｌ段の信号の総和が得られるよう、接続されてい
る。従って、乗算器群１２及び加算器群１４により、Ｆ
ＩＲフィルタにおいて実現すべき積和演算処理が実現さ
れる。加算器群１４によって得られる８ビットの符号
は、後段の回路、例えばＤ／Ａ変換部に供給される。
に、複数の乗算器１４−ｉから構成されている。これら
の乗算器１４−ｉは、乗算器群１２から入力される８ビ
ット×Ｌ段の信号の総和が得られるよう、接続されてい
る。従って、乗算器群１２及び加算器群１４により、Ｆ
ＩＲフィルタにおいて実現すべき積和演算処理が実現さ
れる。加算器群１４によって得られる８ビットの符号
は、後段の回路、例えばＤ／Ａ変換部に供給される。
【０００６】乗算器群１２に対して与えられる各８ビッ
ト×Ｌ個のタップ係数は、スイッチ１６を介し係数レジ
スタ１８から与えられる。係数レジスタ１８上には、乗
算器群１２にタップ係数として与えられる可能性のある
全ての数が格納されている。後段のＤ／Ａ変換部におい
てシンボル速度ｆｓｙｍのＭ倍のオーバーサンプリング
が行われていると仮定した場合、係数レジスタ１８上に
は、各８ビット×Ｌ×Ｍ個のタップ係数を格納する必要
がある。スイッチ１６は、シンボル速度ｆｓｙ ｍのＭ倍
の速度、すなわちサンプル速度ｆｓａｍｐｌｅと同期し
て、係数レジスタ１８上のタップ係数のうちＬ個を、乗
算器群１２に供給する。これによって、加算器群１４か
ら得られる８ビットの出力は、サンプル速度ｆ
ｓａｍｐｌｅと同期した値とすることができる。
ト×Ｌ個のタップ係数は、スイッチ１６を介し係数レジ
スタ１８から与えられる。係数レジスタ１８上には、乗
算器群１２にタップ係数として与えられる可能性のある
全ての数が格納されている。後段のＤ／Ａ変換部におい
てシンボル速度ｆｓｙｍのＭ倍のオーバーサンプリング
が行われていると仮定した場合、係数レジスタ１８上に
は、各８ビット×Ｌ×Ｍ個のタップ係数を格納する必要
がある。スイッチ１６は、シンボル速度ｆｓｙ ｍのＭ倍
の速度、すなわちサンプル速度ｆｓａｍｐｌｅと同期し
て、係数レジスタ１８上のタップ係数のうちＬ個を、乗
算器群１２に供給する。これによって、加算器群１４か
ら得られる８ビットの出力は、サンプル速度ｆ
ｓａｍｐｌｅと同期した値とすることができる。
【０００７】係数レジスタ１８上へのタップ係数の初期
格納は、カウンタ２０及びＲＯＭ２２によって行われ
る。すなわち、カウンタ２０は、図示しない制御部等か
ら供給されるリセット信号が電源投入等に伴い解除され
ると、シンボル速度ｆｓｙｍのＭ倍の速度を有するクロ
ックの計数を開始し、その結果をアドレスとして用いて
ＲＯＭ２２のアドレス指定を行う。ＲＯＭ２２上には、
係数レジスタ１８上にロードする必要がある全てのタッ
プ係数が格納されている。ＲＯＭ２２に対しカウンタ２
０の出力がアドレスとして与えられると、ＲＯＭ２２上
に格納されている各８ビット×Ｌ×Ｍ個のタップ係数
が、順に係数レジスタ１８上にロードされることとな
る。カウンタ２０の出力は、その計数値がＬ×Ｍに至る
と、すなわちＲＯＭ２２上のタップ係数が全て係数レジ
スタ１８上にロードされた状態に至ると、ホールド状態
となる。再度リセット信号が解除されるまでは、ＲＯＭ
２２から係数レジスタ１８への再ロードは行われない。
格納は、カウンタ２０及びＲＯＭ２２によって行われ
る。すなわち、カウンタ２０は、図示しない制御部等か
ら供給されるリセット信号が電源投入等に伴い解除され
ると、シンボル速度ｆｓｙｍのＭ倍の速度を有するクロ
ックの計数を開始し、その結果をアドレスとして用いて
ＲＯＭ２２のアドレス指定を行う。ＲＯＭ２２上には、
係数レジスタ１８上にロードする必要がある全てのタッ
プ係数が格納されている。ＲＯＭ２２に対しカウンタ２
０の出力がアドレスとして与えられると、ＲＯＭ２２上
に格納されている各８ビット×Ｌ×Ｍ個のタップ係数
が、順に係数レジスタ１８上にロードされることとな
る。カウンタ２０の出力は、その計数値がＬ×Ｍに至る
と、すなわちＲＯＭ２２上のタップ係数が全て係数レジ
スタ１８上にロードされた状態に至ると、ホールド状態
となる。再度リセット信号が解除されるまでは、ＲＯＭ
２２から係数レジスタ１８への再ロードは行われない。
【０００８】このような構成を有する第１従来例に係る
ディジタルフィルタは、例えば、ＤＳＰ（Digital Sign
al Processor）等を用いて構成することができる。しか
し、処理速度、消費電流、コスト等について厳しい要求
がある用途においては、ＤＳＰを用いてディジタルフィ
ルタを構成することが困難な場合がある。そのような場
合には、例えば、図２０に示されるような構成を有する
第２従来例に係るディジタルフィルタを用いることがで
きる。この図に示される従来例は、いわゆるＲＯＭ引き
型と呼ばれるＦＩＲフィルタである。
ディジタルフィルタは、例えば、ＤＳＰ（Digital Sign
al Processor）等を用いて構成することができる。しか
し、処理速度、消費電流、コスト等について厳しい要求
がある用途においては、ＤＳＰを用いてディジタルフィ
ルタを構成することが困難な場合がある。そのような場
合には、例えば、図２０に示されるような構成を有する
第２従来例に係るディジタルフィルタを用いることがで
きる。この図に示される従来例は、いわゆるＲＯＭ引き
型と呼ばれるＦＩＲフィルタである。
【０００９】この従来例は、変調方式として１６ＱＡＭ
を、符号配置としてグレイ配置を、それぞれ想定してい
る。１６ＱＡＭの場合、ＩＱ平面上におけるシンボル配
置は図２１に示されるような配置となり、またＩＱ各相
成分の符号表現としては自然二進表現やグレイ符号表現
を用いることができる。図２１に示される表現はグレイ
符号表現であり、Ｉ，Ｑ各相成分の振幅が降順に００，
０１，１１，１０により示されている。これらは１０進
表現した場合、それぞれ＋３，＋１，−１，−３とな
る。このように、１６ＱＡＭにおいては、Ｉ、Ｑ各相成
分の振幅は整数比により表現することができる。
を、符号配置としてグレイ配置を、それぞれ想定してい
る。１６ＱＡＭの場合、ＩＱ平面上におけるシンボル配
置は図２１に示されるような配置となり、またＩＱ各相
成分の符号表現としては自然二進表現やグレイ符号表現
を用いることができる。図２１に示される表現はグレイ
符号表現であり、Ｉ，Ｑ各相成分の振幅が降順に００，
０１，１１，１０により示されている。これらは１０進
表現した場合、それぞれ＋３，＋１，−１，−３とな
る。このように、１６ＱＡＭにおいては、Ｉ、Ｑ各相成
分の振幅は整数比により表現することができる。
【００１０】図２０に示されているのは、このようなシ
ンボル配置及び符号表現を用いてディジタル変調を行う
変調回路において、直交変調に先立ち帯域制限に使用さ
れるロールオフフィルタ、特にそのＩｃｈ部分の構成で
ある。
ンボル配置及び符号表現を用いてディジタル変調を行う
変調回路において、直交変調に先立ち帯域制限に使用さ
れるロールオフフィルタ、特にそのＩｃｈ部分の構成で
ある。
【００１１】この図に示されるロールオフフィルタの前
段においては、送信すべき情報が１６ＱＡＭに従い符号
化される。この符号化の結果得られるデータはＩ，Ｑ各
２ビットである。ここで、符号表現としてグレイ符号表
現を用いることとしているため、Ｉｃｈを表す２ビット
の符号のうち上位ビット（いわゆる第１パス）をａ１、
下位ビット（いわゆる第２パス）をａ２と表すこととし
た場合、帯域制限に当たってまず第２パスａ２を第１パ
スａ１との排他的論理和に置換する必要がある。そのた
め、第１パスａ１及び第２パスａ２はＥＸＯＲ２４に入
力されている。シフトレジスタ２６及び２８には、それ
ぞれ、入力された第１パスａ１又はＥＸＯＲ２４によっ
て置換された第２パスａ２が、それぞれビットシフトす
べきデータとして入力される。シフトレジスタ２６及び
２８は、シンボル速度ｆｓｙｍと同期したクロックをシ
フトクロックとして入力し、第１パスａ１及びａ２をＬ
段ビットシフトさせる。これにより、シフトレジスタ２
６及び２８からは、それぞれ、第１パスａ１及び第２パ
スａ２を順次ビットシフトして得られる各Ｌビットのビ
ット列が得られる。
段においては、送信すべき情報が１６ＱＡＭに従い符号
化される。この符号化の結果得られるデータはＩ，Ｑ各
２ビットである。ここで、符号表現としてグレイ符号表
現を用いることとしているため、Ｉｃｈを表す２ビット
の符号のうち上位ビット（いわゆる第１パス）をａ１、
下位ビット（いわゆる第２パス）をａ２と表すこととし
た場合、帯域制限に当たってまず第２パスａ２を第１パ
スａ１との排他的論理和に置換する必要がある。そのた
め、第１パスａ１及び第２パスａ２はＥＸＯＲ２４に入
力されている。シフトレジスタ２６及び２８には、それ
ぞれ、入力された第１パスａ１又はＥＸＯＲ２４によっ
て置換された第２パスａ２が、それぞれビットシフトす
べきデータとして入力される。シフトレジスタ２６及び
２８は、シンボル速度ｆｓｙｍと同期したクロックをシ
フトクロックとして入力し、第１パスａ１及びａ２をＬ
段ビットシフトさせる。これにより、シフトレジスタ２
６及び２８からは、それぞれ、第１パスａ１及び第２パ
スａ２を順次ビットシフトして得られる各Ｌビットのビ
ット列が得られる。
【００１２】この従来例の回路は、一方で、Ｍ逓倍器３
０及びカウンタ３２を備えている。Ｍ逓倍器３０は、シ
ンボル速度ｆｓｙｍと同期したクロックをＭ逓倍し
（Ｍ：２のべき乗）、これによりサンプル速度ｆ
ｓａｍｐｌｅと同期したクロックを生成する。カウンタ
３２は、ゲート信号がオンしている期間において、Ｍ逓
倍器３０において得られるクロックを計数し、これによ
り１シンボル周期中におけるサンプル番号を発生させ
る。従って、カウンタ３２の出力ビット数は、ｌｏｇ２
Ｍとする。
０及びカウンタ３２を備えている。Ｍ逓倍器３０は、シ
ンボル速度ｆｓｙｍと同期したクロックをＭ逓倍し
（Ｍ：２のべき乗）、これによりサンプル速度ｆ
ｓａｍｐｌｅと同期したクロックを生成する。カウンタ
３２は、ゲート信号がオンしている期間において、Ｍ逓
倍器３０において得られるクロックを計数し、これによ
り１シンボル周期中におけるサンプル番号を発生させ
る。従って、カウンタ３２の出力ビット数は、ｌｏｇ２
Ｍとする。
【００１３】この従来例は、さらに、２個のＲＯＭ３４
及び３６を備えている。ＲＯＭ３４及び３６のアドレス
のビット数はＬ＋ｌｏｇ２Ｍビットであり、上位Ｌビッ
トはそれぞれ対応するシフトレジスタ２６又は２８から
与えられる。ＲＯＭ３４又は３６上においてアドレスの
上位Ｌビットが共通するアドレスについては、同一の第
１パスａ１又は第２パスａ２の列に対応する応答が格納
されている。また、アドレスの上位Ｌビットが同一で下
位ｌｏｇ２Ｍビットが異なるアドレスには１シンボル周
期中において実行されるＭ回のサンプリング（標本化）
それぞれに対応した応答に係るデータが格納されてい
る。従って、ＲＯＭ３４から出力されるデータ、すなわ
ち第１パスａ１に対応する応答を示すデータと、ＲＯＭ
３６から出力されるデータ、すなわち第２パスａ２から
出力されるデータとを、適宜加算することにより、要求
されるロールオフフィルタの特性を実現することができ
る。加算器３８は、このような加算を実行する。なお、
第１パスａ１が入力符号の上位ビット、第２パスａ２が
下位ビットであるため、加算に当たっては第１パスａ１
に係るＲＯＭ３４からの出力を１ビット上位にシフトさ
せる処理（すなわち２倍する処理）が必要である。ただ
し、この処理は、ＲＯＭ３４上に予め２倍のデータを格
納しておくようにすれば、行なう必要はない。
及び３６を備えている。ＲＯＭ３４及び３６のアドレス
のビット数はＬ＋ｌｏｇ２Ｍビットであり、上位Ｌビッ
トはそれぞれ対応するシフトレジスタ２６又は２８から
与えられる。ＲＯＭ３４又は３６上においてアドレスの
上位Ｌビットが共通するアドレスについては、同一の第
１パスａ１又は第２パスａ２の列に対応する応答が格納
されている。また、アドレスの上位Ｌビットが同一で下
位ｌｏｇ２Ｍビットが異なるアドレスには１シンボル周
期中において実行されるＭ回のサンプリング（標本化）
それぞれに対応した応答に係るデータが格納されてい
る。従って、ＲＯＭ３４から出力されるデータ、すなわ
ち第１パスａ１に対応する応答を示すデータと、ＲＯＭ
３６から出力されるデータ、すなわち第２パスａ２から
出力されるデータとを、適宜加算することにより、要求
されるロールオフフィルタの特性を実現することができ
る。加算器３８は、このような加算を実行する。なお、
第１パスａ１が入力符号の上位ビット、第２パスａ２が
下位ビットであるため、加算に当たっては第１パスａ１
に係るＲＯＭ３４からの出力を１ビット上位にシフトさ
せる処理（すなわち２倍する処理）が必要である。ただ
し、この処理は、ＲＯＭ３４上に予め２倍のデータを格
納しておくようにすれば、行なう必要はない。
【００１４】このように、第２従来例の構成を用いるこ
とにより、ＤＳＰを用いることなくより簡素且つ安価な
構成でロールオフフィルタ等のディジタルフィルタを実
現することができる。
とにより、ＤＳＰを用いることなくより簡素且つ安価な
構成でロールオフフィルタ等のディジタルフィルタを実
現することができる。
【００１５】
【発明が解決しようとする課題】しかしながら、上述の
第２従来例の構成は、瀘波すべき符号が所定のシンボル
配置に従って生成された符号であり、且つ、生成される
符号のＩ，Ｑ各相振幅がいずれも整数比表現できる振幅
でなければ使用できない。すなわち、例えば図２１上Ａ
点で示される配置を有するシンボルを、送受信装置間の
同期等の目的で使用しようとする場合、第２従来例に示
されるようなＲＯＭ引き型の構成をそのまま用いること
はできない。このような配置のシンボルを制御用シンボ
ルとして用いる場合に第２従来例の構成を用いるとすれ
ば、Ｉ，Ｑ各相成分を表現するためのビット数を増大さ
せるか、あるいは第１従来例として示されるような構成
を採る必要がある。従って、図２１上Ａ点で示される配
置を有するシンボルを送信するためには、乗算、加算等
を行なうため大規模な回路構成が必要となってしまう。
第２従来例の構成は、瀘波すべき符号が所定のシンボル
配置に従って生成された符号であり、且つ、生成される
符号のＩ，Ｑ各相振幅がいずれも整数比表現できる振幅
でなければ使用できない。すなわち、例えば図２１上Ａ
点で示される配置を有するシンボルを、送受信装置間の
同期等の目的で使用しようとする場合、第２従来例に示
されるようなＲＯＭ引き型の構成をそのまま用いること
はできない。このような配置のシンボルを制御用シンボ
ルとして用いる場合に第２従来例の構成を用いるとすれ
ば、Ｉ，Ｑ各相成分を表現するためのビット数を増大さ
せるか、あるいは第１従来例として示されるような構成
を採る必要がある。従って、図２１上Ａ点で示される配
置を有するシンボルを送信するためには、乗算、加算等
を行なうため大規模な回路構成が必要となってしまう。
【００１６】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、ＲＯＭ引き型のデ
ィジタルフィルタを応用することにより、回路規模の顕
著な増大を伴うことなく、所定配置以外のシンボルを好
適に瀘波可能なディジタルフィルタや、これに適する方
法を提供することを目的とする。
とを課題としてなされたものであり、ＲＯＭ引き型のデ
ィジタルフィルタを応用することにより、回路規模の顕
著な増大を伴うことなく、所定配置以外のシンボルを好
適に瀘波可能なディジタルフィルタや、これに適する方
法を提供することを目的とする。
【００１７】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係るディジタル瀘波方法は、その
Ｉ，Ｑ各相成分の振幅を整数比により表現できるシンボ
ル配置に従い符号化されたデータ用シンボル及び当該シ
ンボル配置に属さない所定の制御用シンボルを含む符号
系列を、要求される瀘波特性に従い瀘波するディジタル
瀘波方法において、上記データ用シンボルを上記瀘波特
性に従い瀘波した場合に得られるべき応答を、当該シン
ボルに対応付けてＩ，Ｑ各相成分毎に記憶手段上に予め
記憶させておくステップと、上記制御用シンボルから上
記シンボル配置に属する所定のダミーシンボルを減ずる
ことにより補正分を生成し、この補正分を上記瀘波特性
に従い瀘波した場合に得られるべき応答を、当該制御用
シンボルに対応付けてＩ，Ｑ各相成分毎に補正用記憶手
段上に予め記憶させておくステップと、上記符号系列を
上記瀘波特性に従い瀘波する場合に、データ用シンボル
についてはこれに対応する応答を記憶手段から読み出す
と共に上記制御用シンボルからの干渉分を補正用記憶手
段から読み出し、制御用シンボルについては上記ダミー
シンボルに対応する応答を記憶手段から読み出すと共に
その補正分に対応する応答を補正用記憶手段から読み出
し、これらを合成するステップと、を有することを特徴
とする。
るために、本発明に係るディジタル瀘波方法は、その
Ｉ，Ｑ各相成分の振幅を整数比により表現できるシンボ
ル配置に従い符号化されたデータ用シンボル及び当該シ
ンボル配置に属さない所定の制御用シンボルを含む符号
系列を、要求される瀘波特性に従い瀘波するディジタル
瀘波方法において、上記データ用シンボルを上記瀘波特
性に従い瀘波した場合に得られるべき応答を、当該シン
ボルに対応付けてＩ，Ｑ各相成分毎に記憶手段上に予め
記憶させておくステップと、上記制御用シンボルから上
記シンボル配置に属する所定のダミーシンボルを減ずる
ことにより補正分を生成し、この補正分を上記瀘波特性
に従い瀘波した場合に得られるべき応答を、当該制御用
シンボルに対応付けてＩ，Ｑ各相成分毎に補正用記憶手
段上に予め記憶させておくステップと、上記符号系列を
上記瀘波特性に従い瀘波する場合に、データ用シンボル
についてはこれに対応する応答を記憶手段から読み出す
と共に上記制御用シンボルからの干渉分を補正用記憶手
段から読み出し、制御用シンボルについては上記ダミー
シンボルに対応する応答を記憶手段から読み出すと共に
その補正分に対応する応答を補正用記憶手段から読み出
し、これらを合成するステップと、を有することを特徴
とする。
【００１８】また、本発明に係るディジタルフィルタ
は、そのＩ，Ｑ各相成分の振幅を整数比により表現でき
るシンボル配置に従い符号化されたデータ用シンボル及
び当該シンボル配置に属さない所定の制御用シンボルを
含む符号系列を、要求される瀘波特性に従い瀘波するデ
ィジタルフィルタにおいて、上記データ用シンボルを上
記瀘波特性に従い瀘波した場合に得られるべき応答を、
当該シンボルに対応付けてＩ，Ｑ各相成分毎に記憶する
記憶手段と、上記制御用シンボルから上記シンボル配置
に属する所定のダミーシンボルを減ずることにより補正
分を生成し、この補正分を上記瀘波特性に従い瀘波した
場合に得られるべき応答を、当該制御用シンボルに対応
付けてＩ，Ｑ各相成分毎に記憶する補正用記憶手段と、
上記符号系列を上記瀘波特性に従い瀘波する場合に、デ
ータ用シンボルについてはこれに対応する応答を記憶手
段から読み出すと共に上記制御用シンボルからの干渉分
を補正用記憶手段から読み出し、制御用シンボルについ
ては上記ダミーシンボルに対応する応答を記憶手段から
読み出すと共にその補正分に対応する応答を補正用記憶
手段から読み出し、これらを合成する手段と、を備える
ことを特徴とする。
は、そのＩ，Ｑ各相成分の振幅を整数比により表現でき
るシンボル配置に従い符号化されたデータ用シンボル及
び当該シンボル配置に属さない所定の制御用シンボルを
含む符号系列を、要求される瀘波特性に従い瀘波するデ
ィジタルフィルタにおいて、上記データ用シンボルを上
記瀘波特性に従い瀘波した場合に得られるべき応答を、
当該シンボルに対応付けてＩ，Ｑ各相成分毎に記憶する
記憶手段と、上記制御用シンボルから上記シンボル配置
に属する所定のダミーシンボルを減ずることにより補正
分を生成し、この補正分を上記瀘波特性に従い瀘波した
場合に得られるべき応答を、当該制御用シンボルに対応
付けてＩ，Ｑ各相成分毎に記憶する補正用記憶手段と、
上記符号系列を上記瀘波特性に従い瀘波する場合に、デ
ータ用シンボルについてはこれに対応する応答を記憶手
段から読み出すと共に上記制御用シンボルからの干渉分
を補正用記憶手段から読み出し、制御用シンボルについ
ては上記ダミーシンボルに対応する応答を記憶手段から
読み出すと共にその補正分に対応する応答を補正用記憶
手段から読み出し、これらを合成する手段と、を備える
ことを特徴とする。
【００１９】更に、本発明に係るディジタルフィルタ構
築方法は、所定のシンボル配置に属するデータ用シンボ
ルを要求される瀘波特性に従い瀘波した場合に得られる
べき応答を、当該データ用シンボルに対応付けてＩ，Ｑ
各相成分毎に記憶手段上に予め記憶させておくステップ
と、上記所定のシンボル配置に属さない所定の制御用シ
ンボルと上記所定のシンボル配置に属する所定のダミー
シンボルとの差である補正分を上記瀘波特性に従い瀘波
した場合に得られるべき応答を、当該制御用シンボルに
対応付けてＩ，Ｑ各相成分毎に補正用記憶手段上に予め
記憶させておくステップと、を有し、本発明に係るディ
ジタルフィルタを構築することを特徴とする。
築方法は、所定のシンボル配置に属するデータ用シンボ
ルを要求される瀘波特性に従い瀘波した場合に得られる
べき応答を、当該データ用シンボルに対応付けてＩ，Ｑ
各相成分毎に記憶手段上に予め記憶させておくステップ
と、上記所定のシンボル配置に属さない所定の制御用シ
ンボルと上記所定のシンボル配置に属する所定のダミー
シンボルとの差である補正分を上記瀘波特性に従い瀘波
した場合に得られるべき応答を、当該制御用シンボルに
対応付けてＩ，Ｑ各相成分毎に補正用記憶手段上に予め
記憶させておくステップと、を有し、本発明に係るディ
ジタルフィルタを構築することを特徴とする。
【００２０】本発明は、また、上記瀘波特性が、上記符
号系列を当該瀘波特性に従い瀘波しさらに直交変調した
後の周波数帯域を所定の帯域に制限する帯域制限特性で
あることを特徴とする。
号系列を当該瀘波特性に従い瀘波しさらに直交変調した
後の周波数帯域を所定の帯域に制限する帯域制限特性で
あることを特徴とする。
【００２１】本発明は、更に、上記瀘波特性が、ＦＩＲ
特性であることを特徴とする。
特性であることを特徴とする。
【００２２】本発明は、また、上記記憶手段及び／又は
補正用記憶手段が、データ用シンボル又は補正分のＩ，
Ｑ各相成分値に対応するアドレスによりアドレス指定し
た場合に、これに対応する応答をデータとして出力する
よう、Ｉ，Ｑ各相成分毎に設けられたＲＯＭであること
を特徴とする。
補正用記憶手段が、データ用シンボル又は補正分のＩ，
Ｑ各相成分値に対応するアドレスによりアドレス指定し
た場合に、これに対応する応答をデータとして出力する
よう、Ｉ，Ｑ各相成分毎に設けられたＲＯＭであること
を特徴とする。
【００２３】本発明は、更に、瀘波後の上記符号系列を
後段の回路においてシンボル速度より高速で標本化し
（いわゆるオーバーサンプリング）、ダミーシンボル又
はデータ用シンボルの値を記憶手段のアドレスの上位ビ
ットとして使用し、当該アドレスの下位ビットを標本化
と同速度で変化させることを特徴とする。
後段の回路においてシンボル速度より高速で標本化し
（いわゆるオーバーサンプリング）、ダミーシンボル又
はデータ用シンボルの値を記憶手段のアドレスの上位ビ
ットとして使用し、当該アドレスの下位ビットを標本化
と同速度で変化させることを特徴とする。
【００２４】本発明は、更に、瀘波の対象となる符号系
列における制御用シンボルの挿入タイミングをカウンタ
によって与えることを特徴とする。
列における制御用シンボルの挿入タイミングをカウンタ
によって与えることを特徴とする。
【００２５】本発明は、更に、上記カウンタが、送信フ
ォーマットに則リフレーム又はスロットの周期でリセッ
トされることを特徴とする。
ォーマットに則リフレーム又はスロットの周期でリセッ
トされることを特徴とする。
【００２６】本発明は、そして、上記カウンタが、Ｉ，
Ｑ各相成分に共用されることを特徴とする。
Ｑ各相成分に共用されることを特徴とする。
【００２７】
【作用】本発明においては、データ用シンボルを所定の
瀘波特性に従い瀘波した場合に得られるべき応答が、当
該シンボルに対応付けられ、且つＩ，Ｑ各相成分毎に、
記憶手段上に予め記憶される。従って、仮にデータ用シ
ンボルのみを含む符号系列を上記瀘波特性に従い瀘波す
る場合には、当該データ用シンボルに対応する応答を記
憶手段上から読み出し適宜時系列的に合成することによ
り、当該瀘波特性によってデータ用シンボルを瀘波した
場合の時間応答が得られる。
瀘波特性に従い瀘波した場合に得られるべき応答が、当
該シンボルに対応付けられ、且つＩ，Ｑ各相成分毎に、
記憶手段上に予め記憶される。従って、仮にデータ用シ
ンボルのみを含む符号系列を上記瀘波特性に従い瀘波す
る場合には、当該データ用シンボルに対応する応答を記
憶手段上から読み出し適宜時系列的に合成することによ
り、当該瀘波特性によってデータ用シンボルを瀘波した
場合の時間応答が得られる。
【００２８】本発明においては、このような記憶手段が
用いられる一方で、制御用シンボルの挿入及びその瀘波
のため、補正用記憶手段が用いられる。すなわち、デー
タ用シンボルのシンボル配置に属さない所定の制御用シ
ンボルが挿入された符号系列を、上記瀘波特性に従い瀘
波する際には、制御用シンボルが、データ用シンボルの
シンボル配置に属する所定のダミーシンボルと、当該制
御用シンボルとダミーシンボルとの差を示す補正分とに
分割される。分割によって得られるダミーシンボルはデ
ータ用シンボルのシンボル配置に属しているため、これ
に対する必要な応答は、記憶手段から読み出すことがで
きる。一方補正分に対応する応答、すなわち当該補正分
を上記瀘波特性に従い瀘波した場合に得られるべき応答
は、当該制御用シンボルに対応付けた状態でかつＩ，Ｑ
各相成分毎に補正用記憶手段上に予め記憶されているか
ら、補正用記憶手段から読み出すことができる。
用いられる一方で、制御用シンボルの挿入及びその瀘波
のため、補正用記憶手段が用いられる。すなわち、デー
タ用シンボルのシンボル配置に属さない所定の制御用シ
ンボルが挿入された符号系列を、上記瀘波特性に従い瀘
波する際には、制御用シンボルが、データ用シンボルの
シンボル配置に属する所定のダミーシンボルと、当該制
御用シンボルとダミーシンボルとの差を示す補正分とに
分割される。分割によって得られるダミーシンボルはデ
ータ用シンボルのシンボル配置に属しているため、これ
に対する必要な応答は、記憶手段から読み出すことがで
きる。一方補正分に対応する応答、すなわち当該補正分
を上記瀘波特性に従い瀘波した場合に得られるべき応答
は、当該制御用シンボルに対応付けた状態でかつＩ，Ｑ
各相成分毎に補正用記憶手段上に予め記憶されているか
ら、補正用記憶手段から読み出すことができる。
【００２９】データ用シンボル及び制御用シンボルを含
む符号系列を上記瀘波特性に従い瀘波する場合には、そ
のうちデータ用シンボルについてはこれに対応する応答
が記憶手段から、制御用シンボルからの干渉分が補正用
記憶手段から、それぞれ読み出される。また、上記符号
系列のうち制御用シンボルについてはダミーシンボルに
対応する応答が記憶手段から、補正分に対応する応答が
補正用記憶手段から、それぞれ読み出される。このよう
にして読み出されたデータ用シンボルに対応する応答と
制御用シンボルに対応する応答とを、送信フォーマット
に従い合成することにより、ダミーシンボル及び制御用
シンボルを含む符号系列が好適に瀘波される。その際、
入力に係る符号の量子化ビット数を増大させたりする必
要がない。
む符号系列を上記瀘波特性に従い瀘波する場合には、そ
のうちデータ用シンボルについてはこれに対応する応答
が記憶手段から、制御用シンボルからの干渉分が補正用
記憶手段から、それぞれ読み出される。また、上記符号
系列のうち制御用シンボルについてはダミーシンボルに
対応する応答が記憶手段から、補正分に対応する応答が
補正用記憶手段から、それぞれ読み出される。このよう
にして読み出されたデータ用シンボルに対応する応答と
制御用シンボルに対応する応答とを、送信フォーマット
に従い合成することにより、ダミーシンボル及び制御用
シンボルを含む符号系列が好適に瀘波される。その際、
入力に係る符号の量子化ビット数を増大させたりする必
要がない。
【００３０】また、本発明に係る方法及びフィルタは、
ロールオフフィルタに適応でき、またＦＩＲフィルタと
して実現することができる。
ロールオフフィルタに適応でき、またＦＩＲフィルタと
して実現することができる。
【００３１】また、本発明は、いわゆるＲＯＭ引き型と
して実現することができる。この場合に、ＲＯＭは、記
憶手段及び補正用記憶手段として用いられる。このＲＯ
Ｍは、データ用シンボル及び補正分のＩ，Ｑ各相成分値
に対応するアドレスによりアドレス指定した場合に、こ
れに対応する応答をデータとして出力する。従って、本
発明は、ＤＳＰ等を用いることなく実現することが可能
である。
して実現することができる。この場合に、ＲＯＭは、記
憶手段及び補正用記憶手段として用いられる。このＲＯ
Ｍは、データ用シンボル及び補正分のＩ，Ｑ各相成分値
に対応するアドレスによりアドレス指定した場合に、こ
れに対応する応答をデータとして出力する。従って、本
発明は、ＤＳＰ等を用いることなく実現することが可能
である。
【００３２】更に、本発明は、周波数軸上にて互いに近
接する複数の送信チャネル間の分離等を確保するためオ
ーバーサンプリングを伴う構成に、適用することができ
る。その場合、記憶手段のアドレスの上位ビットとして
はデータ用シンボル又はダミーシンボルの値を用いるこ
とができ、下位ビットとしては標本化と同速度で変化す
る値（例えば標本化と同期したクロックの計数値）を用
いることができる。
接する複数の送信チャネル間の分離等を確保するためオ
ーバーサンプリングを伴う構成に、適用することができ
る。その場合、記憶手段のアドレスの上位ビットとして
はデータ用シンボル又はダミーシンボルの値を用いるこ
とができ、下位ビットとしては標本化と同速度で変化す
る値（例えば標本化と同期したクロックの計数値）を用
いることができる。
【００３３】更に、カウンタを用いることにより、上述
の制御用シンボルの挿入タイミングを与えることができ
る。また、所定の送信フォーマット等に従い、制御用シ
ンボルの挿入タイミングが所定の繰り返し周期で到来す
る場合、制御用シンボルの挿入タイミングを与えるカウ
ンタの内容を、当該繰り返し周期でリセットするように
すれば、補正用記憶手段に記憶させるべきデータが最少
限で済む。更に、このカウンタは、Ｉ，Ｑ各相成分に共
用することが可能である。
の制御用シンボルの挿入タイミングを与えることができ
る。また、所定の送信フォーマット等に従い、制御用シ
ンボルの挿入タイミングが所定の繰り返し周期で到来す
る場合、制御用シンボルの挿入タイミングを与えるカウ
ンタの内容を、当該繰り返し周期でリセットするように
すれば、補正用記憶手段に記憶させるべきデータが最少
限で済む。更に、このカウンタは、Ｉ，Ｑ各相成分に共
用することが可能である。
【００３４】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図１６乃至図２１に示される従
来例と同様の構成には同一の符号を付し、説明を省略す
る。
基づき説明する。なお、図１６乃至図２１に示される従
来例と同様の構成には同一の符号を付し、説明を省略す
る。
【００３５】図１には、本発明の一実施例に係るディジ
タルフィルタを備えるディジタルＭＣＡ送信系の構成が
示されている。この図に示される装置は、入力端子４
０、符号化部４２、変調部４４、無線部４６、送信アン
テナ４８及び制御部５０から構成されている。
タルフィルタを備えるディジタルＭＣＡ送信系の構成が
示されている。この図に示される装置は、入力端子４
０、符号化部４２、変調部４４、無線部４６、送信アン
テナ４８及び制御部５０から構成されている。
【００３６】入力端子４０を介して入力される音声、デ
ータ等の信号には、符号化部４２によって誤り訂正符号
化等の処理が施される。変調部４４は、符号化部４２か
ら供給される符号化データについてＩＱ位相平面上にシ
ンボルを配置後、帯域制限、直交変調等の処理を施した
上で、得られた信号を無線部４６に供給する。無線部４
６は、変調部４４から出力されるベースバンドの信号を
所定の無線周波数に変換した上で、送信アンテナ４８か
らこれを送信する。制御部５０は、符号化部４２や変調
部４４の動作を制御し、例えば送信される信号のスロッ
トフォーマット等の管理や符号化等のタイミングの制御
を実行している。
ータ等の信号には、符号化部４２によって誤り訂正符号
化等の処理が施される。変調部４４は、符号化部４２か
ら供給される符号化データについてＩＱ位相平面上にシ
ンボルを配置後、帯域制限、直交変調等の処理を施した
上で、得られた信号を無線部４６に供給する。無線部４
６は、変調部４４から出力されるベースバンドの信号を
所定の無線周波数に変換した上で、送信アンテナ４８か
らこれを送信する。制御部５０は、符号化部４２や変調
部４４の動作を制御し、例えば送信される信号のスロッ
トフォーマット等の管理や符号化等のタイミングの制御
を実行している。
【００３７】図２及び図３には、この実施例における変
調部４４の内部構成が示されている。特に、図２には連
続送信の場合の構成が、図３にはバースト送信の場合の
構成が、それぞれ示されている。
調部４４の内部構成が示されている。特に、図２には連
続送信の場合の構成が、図３にはバースト送信の場合の
構成が、それぞれ示されている。
【００３８】これらの図に示されるように、符号化部４
２によって符号化されたデータは、まずシリアル／パラ
レル変換部５２に入力される。シリアル／パラレル変化
部５２は、入力される符号化データを、４個のサブチャ
ネルに分割する。すなわち、符号化部４２は、送信サブ
チャネルの数が４つである場合には、４サブチャネル分
のデータ（１６ＱＡＭのため１サブチャネル当り４ビッ
ト）をシリアル出力しており、シリアル／パラレル変換
部５２は、シリアルデータに対するサブチャネル割当て
順に従いこれを各サブチャネルに４ビットずつ分割す
る。シリアル／パラレル変換部５２の後段には、合計４
個のサブキャリア処理部５４−１〜５４−４が設けられ
ており、シリアル／パラレル変換部５２によって得られ
る各スロットの符号化データは対応するサブキャリア処
理部５４−１〜５４−４に供給される。サブキャリア処
理部５４−１〜５４−４は、入力される符号化データ４
ビットについて、帯域制限、サブキャリア変調等の処理
を施した上で、これを後段の合成部５６に供給する。合
成部５６は、サブキャリア処理部５４−１〜５４−４か
ら供給されサブキャリア変調等が施された信号を合成
し、合成の結果を（連続送信の場合は直接、バースト送
信の場合は窓関数処理部５８を介して）直交変調部６０
に供給する。直交変調部６０は、合成部５６から供給さ
れる信号について直交変調を施し、その結果をＤ／Ａ変
換部６２に供給する。Ｄ／Ａ変換部６２においては、所
定のサンプル速度ｆｓａｍｐｌｅで直交変調部６０の出
力が標本化され、アナログ信号に変換される。得られた
アナログ信号は無線部４６に供給される。
２によって符号化されたデータは、まずシリアル／パラ
レル変換部５２に入力される。シリアル／パラレル変化
部５２は、入力される符号化データを、４個のサブチャ
ネルに分割する。すなわち、符号化部４２は、送信サブ
チャネルの数が４つである場合には、４サブチャネル分
のデータ（１６ＱＡＭのため１サブチャネル当り４ビッ
ト）をシリアル出力しており、シリアル／パラレル変換
部５２は、シリアルデータに対するサブチャネル割当て
順に従いこれを各サブチャネルに４ビットずつ分割す
る。シリアル／パラレル変換部５２の後段には、合計４
個のサブキャリア処理部５４−１〜５４−４が設けられ
ており、シリアル／パラレル変換部５２によって得られ
る各スロットの符号化データは対応するサブキャリア処
理部５４−１〜５４−４に供給される。サブキャリア処
理部５４−１〜５４−４は、入力される符号化データ４
ビットについて、帯域制限、サブキャリア変調等の処理
を施した上で、これを後段の合成部５６に供給する。合
成部５６は、サブキャリア処理部５４−１〜５４−４か
ら供給されサブキャリア変調等が施された信号を合成
し、合成の結果を（連続送信の場合は直接、バースト送
信の場合は窓関数処理部５８を介して）直交変調部６０
に供給する。直交変調部６０は、合成部５６から供給さ
れる信号について直交変調を施し、その結果をＤ／Ａ変
換部６２に供給する。Ｄ／Ａ変換部６２においては、所
定のサンプル速度ｆｓａｍｐｌｅで直交変調部６０の出
力が標本化され、アナログ信号に変換される。得られた
アナログ信号は無線部４６に供給される。
【００３９】図４及び図５には、この実施例における各
サブキャリア処理部５４−１〜５４−４の内部構成が示
されている。特に、図４は連続送信の場合を、図５はバ
ースト送信の場合を、それぞれ示している。
サブキャリア処理部５４−１〜５４−４の内部構成が示
されている。特に、図４は連続送信の場合を、図５はバ
ースト送信の場合を、それぞれ示している。
【００４０】連続送信の場合、シリアル／パラレル変換
部５２から供給される符号化データについては、まず、
位相制御部６４による位相制御が施される。すなわち、
当該符号化データの位相が、サブキャリア制御位相θｉ
だけ移相される。位相制御が施された符号化データは、
ロールオフフィルタ６６に入力され、隣接するチャネル
（サブキャリアに対応）との干渉が低減するよう、帯域
制限を受ける。ロールオフフィルタ６６によって帯域制
限された符号化データは、その後段のサブキャリア変調
部６８においてサブキャリア変調される。すなわち、所
定のサブキャリア周波数ωｓｃｉにより変調される。な
お、ｉはサブキャリアの番号を示しており、この実施例
の場合１〜４のいずれかの値をとる。バースト送信の場
合には、図３及び図５に示されるように、位相制御部６
４が省略される一方で、合成部５６の出力に窓関数処理
部５８により窓関数が乗ぜられる。
部５２から供給される符号化データについては、まず、
位相制御部６４による位相制御が施される。すなわち、
当該符号化データの位相が、サブキャリア制御位相θｉ
だけ移相される。位相制御が施された符号化データは、
ロールオフフィルタ６６に入力され、隣接するチャネル
（サブキャリアに対応）との干渉が低減するよう、帯域
制限を受ける。ロールオフフィルタ６６によって帯域制
限された符号化データは、その後段のサブキャリア変調
部６８においてサブキャリア変調される。すなわち、所
定のサブキャリア周波数ωｓｃｉにより変調される。な
お、ｉはサブキャリアの番号を示しており、この実施例
の場合１〜４のいずれかの値をとる。バースト送信の場
合には、図３及び図５に示されるように、位相制御部６
４が省略される一方で、合成部５６の出力に窓関数処理
部５８により窓関数が乗ぜられる。
【００４１】この実施例の特徴は、ロールオフフィルタ
６６、特にこれを構成するフィルタ処理部７０−Ｉ及び
７０−Ｑの構成にある。ロールオフフィルタ６６は、図
６に示されるように、シリアル／パラレル変換部５２等
を介して符号化部４２から供給される符号のうち、Ｉｃ
ｈ２ビットをフィルタ処理部７０−Ｉによって帯域制限
し、Ｑｃｈ２ビットをフィルタ処理部７０−Ｑによって
瀘波（帯域制限）する構成を有している。フィルタ処理
部７０−Ｉ及び７０−Ｑは、それぞれ、入力するＩ，Ｑ
ｃｈ２ビットのデータをビットシフトするためシンボル
速度ｆｓｙｍに同期したクロックを入力している。ま
た、フィルタ処理部７０−Ｉは、後述する同期ワードや
パイロットシンボルを挿入するタイミングを得るべく制
御部５４からゲート信号を入力している。フィルタ処理
部７０−Ｑは、ゲート信号を入力するのに代え、フィル
タ処理部７０−Ｉから後述するカウンタ出力ｌｏｇ２Ｍ
＋ｋビットを入力している。この実施例の場合、フィル
タ処理部７０−Ｉ及び７０−Ｑは、帯域制限の結果を８
ビットのデータとして出力している。
６６、特にこれを構成するフィルタ処理部７０−Ｉ及び
７０−Ｑの構成にある。ロールオフフィルタ６６は、図
６に示されるように、シリアル／パラレル変換部５２等
を介して符号化部４２から供給される符号のうち、Ｉｃ
ｈ２ビットをフィルタ処理部７０−Ｉによって帯域制限
し、Ｑｃｈ２ビットをフィルタ処理部７０−Ｑによって
瀘波（帯域制限）する構成を有している。フィルタ処理
部７０−Ｉ及び７０−Ｑは、それぞれ、入力するＩ，Ｑ
ｃｈ２ビットのデータをビットシフトするためシンボル
速度ｆｓｙｍに同期したクロックを入力している。ま
た、フィルタ処理部７０−Ｉは、後述する同期ワードや
パイロットシンボルを挿入するタイミングを得るべく制
御部５４からゲート信号を入力している。フィルタ処理
部７０−Ｑは、ゲート信号を入力するのに代え、フィル
タ処理部７０−Ｉから後述するカウンタ出力ｌｏｇ２Ｍ
＋ｋビットを入力している。この実施例の場合、フィル
タ処理部７０−Ｉ及び７０−Ｑは、帯域制限の結果を８
ビットのデータとして出力している。
【００４２】図７及び図８には、それぞれ、フィルタ処
理部７０−Ｉ又は７０−Ｑの構成が示されている。この
実施例におけるフィルタ処理部７０−Ｉ及び７０−Ｑの
構成は、いずれも、第２従来例に係るディジタルフィル
タの構成を応用した構成である。
理部７０−Ｉ又は７０−Ｑの構成が示されている。この
実施例におけるフィルタ処理部７０−Ｉ及び７０−Ｑの
構成は、いずれも、第２従来例に係るディジタルフィル
タの構成を応用した構成である。
【００４３】例えば、図７に示されるフィルタ処理部７
０−Ｉにおいては、第２従来例に係る回路に、更に、補
正回路７２が付加されている。この補正回路７２は、カ
ウンタ回路７４及び補正用ＲＯＭ７６から構成されてい
る。カウンタ回路７４は、カウンタ３２に与えられるゲ
ート信号が開いている場合に、Ｍ逓倍器３０によって生
成されるクロックを計数し、ｋビットのアドレスを発生
させる。ここで、ｋは、送信フォーマットに則り送信す
べき制御用データが何シンボルで繰返すかに依存する。
すなわち、ｎシンボルで繰返す場合には、
０−Ｉにおいては、第２従来例に係る回路に、更に、補
正回路７２が付加されている。この補正回路７２は、カ
ウンタ回路７４及び補正用ＲＯＭ７６から構成されてい
る。カウンタ回路７４は、カウンタ３２に与えられるゲ
ート信号が開いている場合に、Ｍ逓倍器３０によって生
成されるクロックを計数し、ｋビットのアドレスを発生
させる。ここで、ｋは、送信フォーマットに則り送信す
べき制御用データが何シンボルで繰返すかに依存する。
すなわち、ｎシンボルで繰返す場合には、
【数１】 といったビット数をｋとして用意すればよい。カウンタ
回路７４により生成されるｋビットのアドレスは、補正
用ＲＯＭ７６のアドレス指定に用いられる。補正用ＲＯ
Ｍ７６上には、後述する補正分に対応する応答が格納さ
れている。カウンタ回路７４の出力によってあるアドレ
スが指定され、その結果補正用ＲＯＭ７６から応答に係
る出力が得られると、この出力は、加算器３８において
ＲＯＭ３４や３６の瀘波出力と加算され、後段の回路に
供給される。
回路７４により生成されるｋビットのアドレスは、補正
用ＲＯＭ７６のアドレス指定に用いられる。補正用ＲＯ
Ｍ７６上には、後述する補正分に対応する応答が格納さ
れている。カウンタ回路７４の出力によってあるアドレ
スが指定され、その結果補正用ＲＯＭ７６から応答に係
る出力が得られると、この出力は、加算器３８において
ＲＯＭ３４や３６の瀘波出力と加算され、後段の回路に
供給される。
【００４４】また、フィルタ処理部７０−Ｑは、補正回
路７８を備えている。この補正回路７８は、カウンタ回
路７４によって生成されるｋビットのアドレスによって
アドレス指定される補正用ＲＯＭ８０を有している。す
なわち、Ｉｃｈに係るフィルタ処理部７０−Ｉのカウン
タ回路７４がＱｃｈにも共用されている。更に、フィル
タ処理部７０−Ｑにおいては、Ｍ逓倍器３０及びカウン
タ３２も省略されている。すなわち、Ｉｃｈのフィルタ
処理部７０−Ｉによって得られるＲＯＭ３４及び３６ア
クセス用の下位アドレスｌｏｇ２Ｍビットが、Ｑｃｈの
フィルタ処理部７０−Ｑにおいても用いられる。
路７８を備えている。この補正回路７８は、カウンタ回
路７４によって生成されるｋビットのアドレスによって
アドレス指定される補正用ＲＯＭ８０を有している。す
なわち、Ｉｃｈに係るフィルタ処理部７０−Ｉのカウン
タ回路７４がＱｃｈにも共用されている。更に、フィル
タ処理部７０−Ｑにおいては、Ｍ逓倍器３０及びカウン
タ３２も省略されている。すなわち、Ｉｃｈのフィルタ
処理部７０−Ｉによって得られるＲＯＭ３４及び３６ア
クセス用の下位アドレスｌｏｇ２Ｍビットが、Ｑｃｈの
フィルタ処理部７０−Ｑにおいても用いられる。
【００４５】図９及び図１０には、ディジタルＭＣＡに
おける送信スロットフォーマットの一例並びにこのフォ
ーマットにおける同期ワード及びパイロットシンボルの
配置が示されている。ここにいう同期ワード及びパイロ
ットシンボルが、上述の制御用データである。図９に示
されるように、ディジタルＭＣＡにおけるダウンリンク
（連続送信）の際には、サブキャリア１については、送
信スロットフォーマットは全長１５ｍｓｅｃ，６０シン
ボルのサイズとなる。その先頭の３シンボルは送受信装
置の同期のための同期ワードＳ１〜Ｓ３である。またこ
の同期ワードＳ１〜Ｓ３に続く５７シンボル中にはデー
タ送信用の各７シンボルの間に各１シンボルのパイロッ
トシンボルＰ１〜Ｐ７が挿入される。同期ワードＳ１〜
Ｓ３のＩｃｈ振幅は、１０進表現した場合に、順に−
０．８２８、２．３５７、−４．１６１となる。パイロ
ットシンボルＰ１〜Ｐ７のＩｃｈ振幅は添字が奇数のも
のについては３．５２８、偶数のものについては−３．
５２８となる。従って、Ｉｃｈ振幅を符号００（１０進
表現で＋３）との差により表現した場合、同期ワードＳ
１〜Ｓ３のそれはそれぞれ−３．８２８、−０．６４
３、−７．１６１等と表され、パイロットシンボルＰ１
〜Ｐ７のそれは０．５２８又は−６．５２８と表され
る。
おける送信スロットフォーマットの一例並びにこのフォ
ーマットにおける同期ワード及びパイロットシンボルの
配置が示されている。ここにいう同期ワード及びパイロ
ットシンボルが、上述の制御用データである。図９に示
されるように、ディジタルＭＣＡにおけるダウンリンク
（連続送信）の際には、サブキャリア１については、送
信スロットフォーマットは全長１５ｍｓｅｃ，６０シン
ボルのサイズとなる。その先頭の３シンボルは送受信装
置の同期のための同期ワードＳ１〜Ｓ３である。またこ
の同期ワードＳ１〜Ｓ３に続く５７シンボル中にはデー
タ送信用の各７シンボルの間に各１シンボルのパイロッ
トシンボルＰ１〜Ｐ７が挿入される。同期ワードＳ１〜
Ｓ３のＩｃｈ振幅は、１０進表現した場合に、順に−
０．８２８、２．３５７、−４．１６１となる。パイロ
ットシンボルＰ１〜Ｐ７のＩｃｈ振幅は添字が奇数のも
のについては３．５２８、偶数のものについては−３．
５２８となる。従って、Ｉｃｈ振幅を符号００（１０進
表現で＋３）との差により表現した場合、同期ワードＳ
１〜Ｓ３のそれはそれぞれ−３．８２８、−０．６４
３、−７．１６１等と表され、パイロットシンボルＰ１
〜Ｐ７のそれは０．５２８又は−６．５２８と表され
る。
【００４６】本実施例の特徴とするところは、例えば図
９に示されるような送信スロットフォーマットに従い供
給される符号化データをロールオフフィルタ６６で瀘波
する際に、同期ワードＳ１〜Ｓ３及びパイロットシンボ
ルＰ１〜Ｐ７を、１６ＱＡＭにおいて使用されるシンボ
ルのうち所定のもの（以下ダミーシンボルという）と、
このダミーシンボルとの差を示す成分（以下補正分とい
う）とに分離して扱う点にある。すなわち、ダミーシン
ボルについては、１６ＱＡＭにおいて使用されるシンボ
ル配置に属しているため、同期ワードＳ１〜Ｓ３又はパ
イロットシンボルＰ１〜Ｐ７の挿入タイミングにおいて
当該ダミーシンボルに対応する応答をＲＯＭ３４又は３
６から読み出すことができる。その一方で、補正分に対
応する応答を予め補正用ＲＯＭ７６又は８０に格納して
おけば、この補正用ＲＯＭ７６又は８０から応答を読み
出すことにより補正分に対応する応答を読み出すことが
できる。このようにして得られたダミーシンボルに対す
る応答と補正分に対する応答を加算器３８において加算
することにより、同期ワードＳ１〜Ｓ３やパイロットシ
ンボルＰ１〜Ｐ７に対する応答を得ることができる。ま
た、データ用シンボルにおいても、補正分による干渉成
分をＲＯＭ７６又は８０から読み出すことにより、デー
タ用及び制御用の一連のシンボルについて応答を得るこ
とができる。
９に示されるような送信スロットフォーマットに従い供
給される符号化データをロールオフフィルタ６６で瀘波
する際に、同期ワードＳ１〜Ｓ３及びパイロットシンボ
ルＰ１〜Ｐ７を、１６ＱＡＭにおいて使用されるシンボ
ルのうち所定のもの（以下ダミーシンボルという）と、
このダミーシンボルとの差を示す成分（以下補正分とい
う）とに分離して扱う点にある。すなわち、ダミーシン
ボルについては、１６ＱＡＭにおいて使用されるシンボ
ル配置に属しているため、同期ワードＳ１〜Ｓ３又はパ
イロットシンボルＰ１〜Ｐ７の挿入タイミングにおいて
当該ダミーシンボルに対応する応答をＲＯＭ３４又は３
６から読み出すことができる。その一方で、補正分に対
応する応答を予め補正用ＲＯＭ７６又は８０に格納して
おけば、この補正用ＲＯＭ７６又は８０から応答を読み
出すことにより補正分に対応する応答を読み出すことが
できる。このようにして得られたダミーシンボルに対す
る応答と補正分に対する応答を加算器３８において加算
することにより、同期ワードＳ１〜Ｓ３やパイロットシ
ンボルＰ１〜Ｐ７に対する応答を得ることができる。ま
た、データ用シンボルにおいても、補正分による干渉成
分をＲＯＭ７６又は８０から読み出すことにより、デー
タ用及び制御用の一連のシンボルについて応答を得るこ
とができる。
【００４７】今、フィルタ処理部７０−Ｉ又はフィルタ
処理部７０−Ｑに入力される符号化データの系列をｘ
（ｎＴ−ｋＴ）と表し、フィルタ処理部７０−Ｉ又は７
０−Ｑから出り出力される系列をｙ（ｎＴ）と表すこと
とする。但し、Ｔはシンボル速度ｆｓｙｍの逆数（すな
わちシンボル周期）、ｎは入力される符号の番号、ｋは
１シンボル周期中におけるサンプル番号（ただし、図
６、図８及び図１２〜図１４におけるｋとは別の数であ
る）であり、タップ係数ｈはこのｋの関数として表すこ
とができる。このように仮定した場合、出力系列ｙ（ｎ
Ｔ）は、次の式で表すことができる。
処理部７０−Ｑに入力される符号化データの系列をｘ
（ｎＴ−ｋＴ）と表し、フィルタ処理部７０−Ｉ又は７
０−Ｑから出り出力される系列をｙ（ｎＴ）と表すこと
とする。但し、Ｔはシンボル速度ｆｓｙｍの逆数（すな
わちシンボル周期）、ｎは入力される符号の番号、ｋは
１シンボル周期中におけるサンプル番号（ただし、図
６、図８及び図１２〜図１４におけるｋとは別の数であ
る）であり、タップ係数ｈはこのｋの関数として表すこ
とができる。このように仮定した場合、出力系列ｙ（ｎ
Ｔ）は、次の式で表すことができる。
【００４８】
【数２】ｉ（ｎＴ）＝Σｈ（ｋ）・ｘ（ｎＴ−ｋＴ） また、同期ワードＳ１〜Ｓ３やパイロットシンボルＰ１
〜Ｐ７をダミーシンボルと補正分に分割し、ダミー成分
をｕ（ｎＴ−ｋＴ）と表し、補正分をｖ（ｎＴ−ｋＴ）
と表すこととすると、
〜Ｐ７をダミーシンボルと補正分に分割し、ダミー成分
をｕ（ｎＴ−ｋＴ）と表し、補正分をｖ（ｎＴ−ｋＴ）
と表すこととすると、
【数３】ｘ（ｎＴ−ｋＴ）＝ｕ（ｎＴ−ｋＴ）＋ｖ（ｎ
Ｔ−ｋＴ） と表されることから、上述の出力系列ｙ（ｎＴ）は、次
のように表すことができる。
Ｔ−ｋＴ） と表されることから、上述の出力系列ｙ（ｎＴ）は、次
のように表すことができる。
【００４９】
【数４】ｙ（ｎＴ）＝Σｈ（ｋ）・ｕ（ｎＴ−ｋＴ）＋
Σｈ（ｋ）・ｖ（ｎＴ−ｋＴ） このように、必要とする系列ｙ（ｎＴ）は、ダミーシン
ボルｕ（ｎＴ−ｋＴ）についての応答と補正分ｖ（ｎＴ
−ｋＴ）についての応答とを加算することにより得るこ
とができる。従って、図７又は図８に示される回路によ
り、Ｉｃｈ又はＱｃｈについての帯域制限特性を、好適
に実現することができる。
Σｈ（ｋ）・ｖ（ｎＴ−ｋＴ） このように、必要とする系列ｙ（ｎＴ）は、ダミーシン
ボルｕ（ｎＴ−ｋＴ）についての応答と補正分ｖ（ｎＴ
−ｋＴ）についての応答とを加算することにより得るこ
とができる。従って、図７又は図８に示される回路によ
り、Ｉｃｈ又はＱｃｈについての帯域制限特性を、好適
に実現することができる。
【００５０】図１１には、中心に既知シンボルが存在
し、それ以外のシンボルは全データシンボルであるよう
なタイミングにおける７シンボル長の例について本実施
例の効果がＤ／Ａ変換部６２出力のベースバンド信号の
波形により示されている。これらの図のうち、図１１
（ａ）はダミーシンボルを含んだ所定のシンボル配置に
ついての応答波形を、図１１（ｂ）は補正分についての
応答波形を、それぞれ示している。例えば、＋３．５と
いうＩｃｈ振幅を有する信号を送信しようとする場合、
ダミーシンボルとしては“＋３”を示す符号を、補正分
としては“＋０．５”を示す符号をそれぞれ用い、両者
に対応する応答を図７に示される回路によって加算す
る。この加算によって得られる図１１（ｃ）の応答波形
は、第１従来例の回路構成によって得られる応答波形
（図１１（ｄ））と同一のものとなる。従って、本実施
例によれば、第１従来例のように本格的なＦＩＲフィル
タとしての構成を採用することなく、また回路構成を顕
著に増大させることなく、同期ワードＳ１〜Ｓ３やパイ
ロットシンボルＰ１〜Ｐ７が挿入された符号系列につい
てＲＯＭ引き型のディジタルフィルタによって帯域制限
を施すことが可能になる。
し、それ以外のシンボルは全データシンボルであるよう
なタイミングにおける７シンボル長の例について本実施
例の効果がＤ／Ａ変換部６２出力のベースバンド信号の
波形により示されている。これらの図のうち、図１１
（ａ）はダミーシンボルを含んだ所定のシンボル配置に
ついての応答波形を、図１１（ｂ）は補正分についての
応答波形を、それぞれ示している。例えば、＋３．５と
いうＩｃｈ振幅を有する信号を送信しようとする場合、
ダミーシンボルとしては“＋３”を示す符号を、補正分
としては“＋０．５”を示す符号をそれぞれ用い、両者
に対応する応答を図７に示される回路によって加算す
る。この加算によって得られる図１１（ｃ）の応答波形
は、第１従来例の回路構成によって得られる応答波形
（図１１（ｄ））と同一のものとなる。従って、本実施
例によれば、第１従来例のように本格的なＦＩＲフィル
タとしての構成を採用することなく、また回路構成を顕
著に増大させることなく、同期ワードＳ１〜Ｓ３やパイ
ロットシンボルＰ１〜Ｐ７が挿入された符号系列につい
てＲＯＭ引き型のディジタルフィルタによって帯域制限
を施すことが可能になる。
【００５１】図１２には、この実施例におけるカウンタ
回路７４の一例構成が示されている。この回路において
は、シンボル速度ｆｓｙｍのＭ倍の速度を有するクロッ
ク、すなわちサンプル速度ｆｓａｍｐｌｅと同期したク
ロックが、ゲート８２によってゲートされている。すな
わち、ゲート信号がオンしているときにのみ、このクロ
ックがカウンタ群８４及び８６に供給される。ゲート信
号は、送信スロットの送信タイミングを与える信号であ
り、連続送信の場合には例えば電源投入等に応じてオン
し、バースト送信の場合にはバースト送信タイミングの
発生に応じてオンする。カウンタ群８４は、ゲート８２
を介して供給されるクロックを所定のウエイトカウント
数（Ｌ−１）／２×Ｍだけカウントし、ラッチ８８はカ
ウンタ群８４のカウンタ結果をラッチする。カウンタ群
８６は、ゲート８２を介して供給されるクロックを、ラ
ッチ８８上のカウント値がウエイトカウント数（Ｌ−
１）／２×Ｍに至った時点から計数し、ｋビットの計数
結果を補正用ＲＯＭ７６及び８０にアドレスとして供給
する。送信スロットフォーマットの繰返し周期が到来し
その結果カウンタ群８６から出力されるｋビットのアド
レスが所定値に至ると、このことがデコーダ８９によっ
てカウンタ群８６の出力に基づき検出され、これに応じ
てデコーダ８９からカウンタ群８６へリセット信号が供
給される。このリセット信号によりカウンタ群８６のカ
ウント値がリセットされる。その後は、同様の動作が繰
り返される。
回路７４の一例構成が示されている。この回路において
は、シンボル速度ｆｓｙｍのＭ倍の速度を有するクロッ
ク、すなわちサンプル速度ｆｓａｍｐｌｅと同期したク
ロックが、ゲート８２によってゲートされている。すな
わち、ゲート信号がオンしているときにのみ、このクロ
ックがカウンタ群８４及び８６に供給される。ゲート信
号は、送信スロットの送信タイミングを与える信号であ
り、連続送信の場合には例えば電源投入等に応じてオン
し、バースト送信の場合にはバースト送信タイミングの
発生に応じてオンする。カウンタ群８４は、ゲート８２
を介して供給されるクロックを所定のウエイトカウント
数（Ｌ−１）／２×Ｍだけカウントし、ラッチ８８はカ
ウンタ群８４のカウンタ結果をラッチする。カウンタ群
８６は、ゲート８２を介して供給されるクロックを、ラ
ッチ８８上のカウント値がウエイトカウント数（Ｌ−
１）／２×Ｍに至った時点から計数し、ｋビットの計数
結果を補正用ＲＯＭ７６及び８０にアドレスとして供給
する。送信スロットフォーマットの繰返し周期が到来し
その結果カウンタ群８６から出力されるｋビットのアド
レスが所定値に至ると、このことがデコーダ８９によっ
てカウンタ群８６の出力に基づき検出され、これに応じ
てデコーダ８９からカウンタ群８６へリセット信号が供
給される。このリセット信号によりカウンタ群８６のカ
ウント値がリセットされる。その後は、同様の動作が繰
り返される。
【００５２】従って、図１２に示されるカウンタ回路７
４においては、カウンタ群８４によってカウンタされる
ウエイトカウント数によって、同期ワードＳ１〜Ｓ３や
パイロットシンボルＰ１〜Ｐ７がシフトレジスタ群１０
の中央に至ったことが検出され、有効な帯域制限が実現
される。これと共に、デコーダ８９により、送信スロッ
トフォーマットの繰返しに従いカウンタ群８６のカウン
タ値が好適にリセットされる。これにより補正用ＲＯＭ
７６及び８０上には、フレーム又はスロットの繰返し周
期を見込んで必要最小限のデータを格納しておけばよ
く、このことは例えば、ディジタルＭＣＡにおける連続
送信の場合、各スロット毎に位相制御部６４における移
相量が９０°異なり、４スロットで位相が元に戻ること
から、補正用ＲＯＭ７６及び８０上には、６０シンボル
×Ｍ×４スロット分の応答を書き込んでおき、カウンタ
回路７４を４スロットで共用することもできることにな
る。バースト送信の場合には、位相制御が行われないた
め、補正用ＲＯＭ７６及び８０を各スロットで共用した
場合の記憶量は小さくなる。連続・バースト双方に共用
する場合には、カウンタ回路７４中に図１２の回路を２
系統設け、スイッチで切換え使用すると共に、補正用Ｒ
ＯＭ７６及び８０上に、両送信モードについての応答を
アドレスを別にして格納しておけばよい。スイッチによ
る切換は、制御部５０からのモード指定により行うよう
にし、この指定に応じてＲＯＭ７６及び８０のアドレス
指定を切換え、いずれかの送信モードに応じたアドレス
指定を行う。これは、例えばスイッチをアドレスの最上
位ビットに付加し、ＲＯＭ７６及び８０に対して合計
（ｋ＋１）ビットでアドレスを指定すればよいことを示
している。。
４においては、カウンタ群８４によってカウンタされる
ウエイトカウント数によって、同期ワードＳ１〜Ｓ３や
パイロットシンボルＰ１〜Ｐ７がシフトレジスタ群１０
の中央に至ったことが検出され、有効な帯域制限が実現
される。これと共に、デコーダ８９により、送信スロッ
トフォーマットの繰返しに従いカウンタ群８６のカウン
タ値が好適にリセットされる。これにより補正用ＲＯＭ
７６及び８０上には、フレーム又はスロットの繰返し周
期を見込んで必要最小限のデータを格納しておけばよ
く、このことは例えば、ディジタルＭＣＡにおける連続
送信の場合、各スロット毎に位相制御部６４における移
相量が９０°異なり、４スロットで位相が元に戻ること
から、補正用ＲＯＭ７６及び８０上には、６０シンボル
×Ｍ×４スロット分の応答を書き込んでおき、カウンタ
回路７４を４スロットで共用することもできることにな
る。バースト送信の場合には、位相制御が行われないた
め、補正用ＲＯＭ７６及び８０を各スロットで共用した
場合の記憶量は小さくなる。連続・バースト双方に共用
する場合には、カウンタ回路７４中に図１２の回路を２
系統設け、スイッチで切換え使用すると共に、補正用Ｒ
ＯＭ７６及び８０上に、両送信モードについての応答を
アドレスを別にして格納しておけばよい。スイッチによ
る切換は、制御部５０からのモード指定により行うよう
にし、この指定に応じてＲＯＭ７６及び８０のアドレス
指定を切換え、いずれかの送信モードに応じたアドレス
指定を行う。これは、例えばスイッチをアドレスの最上
位ビットに付加し、ＲＯＭ７６及び８０に対して合計
（ｋ＋１）ビットでアドレスを指定すればよいことを示
している。。
【００５３】図１３には、この実施例において使用可能
なカウンタ回路７４の他の構成が示されている。このカ
ウンタ回路７４は、前述のゲート８２の他に、カウンタ
群９０及びデコーダ９２を備えている。カウンタ群９０
に対しては、初期値として、ウエイトカウント数（Ｌ−
１）／２×Ｍが設定される。カウンタ群９０の計数値が
送信スロットフォーマットのサイズに相当する計数値に
至ると、デコーダ９２によってこのことが検出され、初
期値たるウエイトカウント数（Ｌ−１）／２×Ｍをロー
ドする旨のロード信号がカウンタ群９０に供給される。
カウンタ群９０は、このロード信号に応じてウエイトカ
ウント数（Ｌ−１）／２×Ｍを初期値としてロードす
る。このような構成においても図１２に示されるカウン
タ回路７４と同様の効果を得ることができる。
なカウンタ回路７４の他の構成が示されている。このカ
ウンタ回路７４は、前述のゲート８２の他に、カウンタ
群９０及びデコーダ９２を備えている。カウンタ群９０
に対しては、初期値として、ウエイトカウント数（Ｌ−
１）／２×Ｍが設定される。カウンタ群９０の計数値が
送信スロットフォーマットのサイズに相当する計数値に
至ると、デコーダ９２によってこのことが検出され、初
期値たるウエイトカウント数（Ｌ−１）／２×Ｍをロー
ドする旨のロード信号がカウンタ群９０に供給される。
カウンタ群９０は、このロード信号に応じてウエイトカ
ウント数（Ｌ−１）／２×Ｍを初期値としてロードす
る。このような構成においても図１２に示されるカウン
タ回路７４と同様の効果を得ることができる。
【００５４】図１４には、本発明を４相ＰＳＫに適応し
た場合の構成が示されている。この図に示されるよう
に、４ＰＳＫにおいては１６ＱＡＭと異なりＩｃｈ及び
Ｑｃｈ各相振幅が１ビットで表現されるため、データ用
のシフトレジスタ及びＲＯＭを１個（図中９４及び９
６）に設けるのみで足りる。また、図１４に示されるの
はＩｃｈについての構成であるが、Ｑｃｈについては、
図８と同様Ｉｃｈと共通する構成を省略することができ
る。
た場合の構成が示されている。この図に示されるよう
に、４ＰＳＫにおいては１６ＱＡＭと異なりＩｃｈ及び
Ｑｃｈ各相振幅が１ビットで表現されるため、データ用
のシフトレジスタ及びＲＯＭを１個（図中９４及び９
６）に設けるのみで足りる。また、図１４に示されるの
はＩｃｈについての構成であるが、Ｑｃｈについては、
図８と同様Ｉｃｈと共通する構成を省略することができ
る。
【００５５】図１５には、本発明をオフセット４相ＰＳ
Ｋに適応した場合のロールオフフィルタの構成が示され
ている。オフセット４ＰＳＫにおいては、ＩｃｈとＱｃ
ｈの送信タイミングが１／２シンボルずらされているた
め、これに対応すべくシンボル速度ｆｓｙｍに同期した
クロックが遅延回路９８によって１／２シンボル遅延さ
れている。遅延されたシンボルは、フィルタ処理部７０
−Ｑに供給されている。従って、このような構成を用い
ることにより、オフセット４相ＰＳＫについて本発明を
適用することができる。
Ｋに適応した場合のロールオフフィルタの構成が示され
ている。オフセット４ＰＳＫにおいては、ＩｃｈとＱｃ
ｈの送信タイミングが１／２シンボルずらされているた
め、これに対応すべくシンボル速度ｆｓｙｍに同期した
クロックが遅延回路９８によって１／２シンボル遅延さ
れている。遅延されたシンボルは、フィルタ処理部７０
−Ｑに供給されている。従って、このような構成を用い
ることにより、オフセット４相ＰＳＫについて本発明を
適用することができる。
【００５６】なお、以上の説明では、１６ＱＡＭの実施
例における同期ワードＳ１〜Ｓ３やパイロットシンボル
Ｐ１〜Ｐ７の振幅の絶対値が１８１／２に設定されてい
るが、同期ワード、パイロットシンボル等の既知シンボ
ルの振幅の絶対値は一定である必要はない。また、複数
の既知シンボル（同期ワードやパイロットシンボル）に
ついて同一のダミーシンボルを使用する必要はない。す
なわち、挿入される複数の既知シンボルについて相異な
るダミーシンボルを設定しても構わず、該当の既知シン
ボルと設定したダミーシンボルとの差を補正分として準
備すればよい。
例における同期ワードＳ１〜Ｓ３やパイロットシンボル
Ｐ１〜Ｐ７の振幅の絶対値が１８１／２に設定されてい
るが、同期ワード、パイロットシンボル等の既知シンボ
ルの振幅の絶対値は一定である必要はない。また、複数
の既知シンボル（同期ワードやパイロットシンボル）に
ついて同一のダミーシンボルを使用する必要はない。す
なわち、挿入される複数の既知シンボルについて相異な
るダミーシンボルを設定しても構わず、該当の既知シン
ボルと設定したダミーシンボルとの差を補正分として準
備すればよい。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
制御用シンボルが挿入された符号系列を瀘波しようとす
る場合に、これに先立ち、制御用シンボルをデータ用シ
ンボルに係るシンボル配置に属する所定のダミーシンボ
ルとこのダミーシンボルとの差である補正分とに分割
し、補正分に対応する応答を補正用記憶手段上に記憶さ
れておくようにしたため、制御用シンボルについての応
答を、記憶手段上から読み出したダミーシンボルに対応
する応答と補正用記憶手段上から読み出した補正分に対
応する応答との合成により得ることができる。従って、
制御用シンボルがデータ用シンボル列中に挿入された符
号系列を好適に瀘波することができ、例えばディジタル
ＭＣＡにおいて帯域制限に用いられるロールオフフィル
タに好適にディジタルフィルタを実現することができ
る。すなわち、隣接する送信チャネルの間隔が非常に小
さい用途において小さいロールオフ率が要求される場合
に、そのようなフィルタ特性を満たすのに必要なインパ
ルス応答時間を比較的長くしなければならない構成にお
いて、当該チャネルの帯域制限を好適に確保することが
でき、かつ回路規模が小さい安価なロールオフフィルタ
を実現することができる。
制御用シンボルが挿入された符号系列を瀘波しようとす
る場合に、これに先立ち、制御用シンボルをデータ用シ
ンボルに係るシンボル配置に属する所定のダミーシンボ
ルとこのダミーシンボルとの差である補正分とに分割
し、補正分に対応する応答を補正用記憶手段上に記憶さ
れておくようにしたため、制御用シンボルについての応
答を、記憶手段上から読み出したダミーシンボルに対応
する応答と補正用記憶手段上から読み出した補正分に対
応する応答との合成により得ることができる。従って、
制御用シンボルがデータ用シンボル列中に挿入された符
号系列を好適に瀘波することができ、例えばディジタル
ＭＣＡにおいて帯域制限に用いられるロールオフフィル
タに好適にディジタルフィルタを実現することができ
る。すなわち、隣接する送信チャネルの間隔が非常に小
さい用途において小さいロールオフ率が要求される場合
に、そのようなフィルタ特性を満たすのに必要なインパ
ルス応答時間を比較的長くしなければならない構成にお
いて、当該チャネルの帯域制限を好適に確保することが
でき、かつ回路規模が小さい安価なロールオフフィルタ
を実現することができる。
【００５８】加えて、制御用シンボルの挿入タイミング
をカウンタによって与える構成とした場合、当該カウン
タを符号系列の繰返し周期でリセットすることにより補
正用記憶手段の記憶量を最低限に抑制することが可能と
なり、またこのカウンタをＩ／Ｑ各相成分で共用するこ
とにより回路構成を更に小規模なものとすることができ
る。
をカウンタによって与える構成とした場合、当該カウン
タを符号系列の繰返し周期でリセットすることにより補
正用記憶手段の記憶量を最低限に抑制することが可能と
なり、またこのカウンタをＩ／Ｑ各相成分で共用するこ
とにより回路構成を更に小規模なものとすることができ
る。
【図１】本発明の一実施例に係るディジタルフィルタを
ロールオフフィルタとして搭載するディジタルＭＣＡ送
信系の構成を示すブロック図である。
ロールオフフィルタとして搭載するディジタルＭＣＡ送
信系の構成を示すブロック図である。
【図２】この送信系における変調部の構成を連続送信の
場合について示すブロック図である。
場合について示すブロック図である。
【図３】この送信系における変調部の構成をバースト送
信の場合について示すブロック図である。
信の場合について示すブロック図である。
【図４】各サブキャリア処理部の構成を連続送信の場合
について示すブロック図である。
について示すブロック図である。
【図５】各サブキャリア処理部の構成をバースト送信の
場合について示すブロック図である。
場合について示すブロック図である。
【図６】各ロールオフフィルタの内部構成を示すブロッ
ク図である。
ク図である。
【図７】第１実施例におけるＩｃｈのフィルタ処理部の
構成を示すブロック図である。
構成を示すブロック図である。
【図８】第１実施例におけるＱｃｈのフィルタ処理部の
構成を示すブロック図である。
構成を示すブロック図である。
【図９】ディジタルＭＣＡにおけるあるサブキャリアに
係る送信スロットフォーマットの一例を示す図である。
係る送信スロットフォーマットの一例を示す図である。
【図１０】この送信スロットフォーマットにおける同期
ワード及びパイロットシンボルの配置を示すＩＱ平面図
である。
ワード及びパイロットシンボルの配置を示すＩＱ平面図
である。
【図１１】この第１実施例の効果をＤ／Ａ変換後の時間
領域波形によって示す波形図であり、特に図１１（ａ）
は補正分以外の部分（ダミーシンボル）に対応する応答
を示す図であり、図１１（ｂ）は補正分に対応する応答
を示す図であり、図１１（ｃ）は両者を加算した対応す
る応答を示す図であり、図１１（ｄ）は第１従来例にお
ける応答を示す図である。
領域波形によって示す波形図であり、特に図１１（ａ）
は補正分以外の部分（ダミーシンボル）に対応する応答
を示す図であり、図１１（ｂ）は補正分に対応する応答
を示す図であり、図１１（ｃ）は両者を加算した対応す
る応答を示す図であり、図１１（ｄ）は第１従来例にお
ける応答を示す図である。
【図１２】この実施例において使用可能なカウンタ回路
の一例構成を示すブロック図である。
の一例構成を示すブロック図である。
【図１３】この実施例において使用可能なカウンタ回路
の他の一例構成を示すブロック図である。
の他の一例構成を示すブロック図である。
【図１４】第２実施例におけるフィルタ処理部の内部構
成を示すブロック図である。
成を示すブロック図である。
【図１５】第３実施例におけるロールオフフィルタの構
成を示すブロック図である。
成を示すブロック図である。
【図１６】第１従来例に係るディジタルフィルタの構成
を示すブロック図である。
を示すブロック図である。
【図１７】この従来例におけるシフトレジスタ群の構成
を示すブロック図である。
を示すブロック図である。
【図１８】この従来例における乗算器群の構成を示すブ
ロック図である。
ロック図である。
【図１９】この従来例における加算器群の構成を示すブ
ロック図である。
ロック図である。
【図２０】第２従来例に係るディジタルフィルタの構成
を示すブロック図である。
を示すブロック図である。
【図２１】１６ＱＡＭにおけるシンボル配置及びそのグ
レイ符号表現を示すＩＱ平面図である。
レイ符号表現を示すＩＱ平面図である。
【符号の説明】 ２４ ＥＸＯＲ ２６，２８，９４ シフトレジスタ ３０ Ｍ逓倍器 ３２ カウンタ ３４，３６，９６ ＲＯＭ ３８ 加算器 ４０ 入力端子 ４２ 符号化部 ４４ 変調部 ４６ 無線部 ４８ 送信アンテナ ５０ 制御部 ５２ シリアル／パラレル変換部 ５４−１〜５４−４ サブキャリア処理部 ５６ 合成部 ５８ 窓関数処理部 ６０ 直交変調部 ６２ Ｄ／Ａ変換部 ６４ 位相制御部 ６６ ロールオフフィルタ ６８ サブキャリア変調部 ７０−Ｉ，７０−Ｑ フィルタ処理部 ７２，７８ 補正回路 ７４ カウンタ回路 ７６，８０ 補正用ＲＯＭ ８２ ゲート回路 ８４，８６，９０ カウンタ群 ８８ ラッチ ８９，９２ デコーダ ９８ 遅延回路 ｆｓｙｍ シンボル速度 ｆｓｍａｐｌｅ サンプル速度 Ｌ タップ数 Ｍ シンボル速度とサンプル速度の比 Ｓ１〜Ｓ３ 同期ワード Ｐ１〜Ｐ７ パイロットシンボル
Claims (10)
- 【請求項１】 そのＩ，Ｑ各相成分の振幅を整数比によ
り表現できるシンボル配置に従い符号化されたデータ用
シンボル及び当該シンボル配置に属さない所定の制御用
シンボルを含む符号系列を、要求される瀘波特性に従い
瀘波するディジタル瀘波方法において、 上記データ用シンボルを上記瀘波特性に従い瀘波した場
合に得られるべき応答を、当該シンボルに対応付けて
Ｉ，Ｑ各相成分毎に記憶手段上に予め記憶させておくス
テップと、 上記制御用シンボルから上記シンボル配置に属する所定
のダミーシンボルを減ずることにより補正分を生成し、
この補正分を上記瀘波特性に従い瀘波した場合に得られ
るべき応答を、当該制御用シンボルに対応付けてＩ，Ｑ
各相成分毎に補正用記憶手段上に予め記憶させておくス
テップと、 上記符号系列を上記瀘波特性に従い瀘波する場合に、デ
ータ用シンボルについてはこれに対応する応答を記憶手
段から読み出すと共に上記制御用シンボルからの干渉分
を補正用記憶手段から読み出し、制御用シンボルについ
ては上記ダミーシンボルに対応する応答を記憶手段から
読み出すと共にその補正分に対応する応答を補正用記憶
手段から読み出し、これらを合成するステップと、 を有することを特徴とするディジタル瀘波方法。 - 【請求項２】 そのＩ，Ｑ各相成分の振幅を整数比によ
り表現できるシンボル配置に従い符号化されたデータ用
シンボル及び当該シンボル配置に属さない所定の制御用
シンボルを含む符号系列を、要求される瀘波特性に従い
瀘波するディジタルフィルタにおいて、 上記データ用シンボルを上記瀘波特性に従い瀘波した場
合に得られるべき応答を、当該シンボルに対応付けて
Ｉ，Ｑ各相成分毎に記憶する記憶手段と、 上記制御用シンボルから上記シンボル配置に属する所定
のダミーシンボルを減ずることにより補正分を生成し、
この補正分を上記瀘波特性に従い瀘波した場合に得られ
るべき応答を、当該制御用シンボルに対応付けてＩ，Ｑ
各相成分毎に記憶する補正用記憶手段と、 上記符号系列を上記瀘波特性に従い瀘波する場合に、デ
ータ用シンボルについてはこれに対応する応答を記憶手
段から読み出すと共に上記制御用シンボルからの干渉分
を補正用記憶手段から読み出し、制御用シンボルについ
ては上記ダミーシンボルに対応する応答を記憶手段から
読み出すと共にその補正分に対応する応答を補正用記憶
手段から読み出し、これらを合成する手段と、 を備えることを特徴とするディジタルフィルタ。 - 【請求項３】 所定のシンボル配置に属するデータ用シ
ンボルを要求される瀘波特性に従い瀘波した場合に得ら
れるべき応答を、当該データ用シンボルに対応付けて
Ｉ，Ｑ各相成分毎に記憶手段上に予め記憶させておくス
テップと、 上記所定のシンボル配置に属さない所定の制御用シンボ
ルと上記所定のシンボル配置に属する所定のダミーシン
ボルとの差である補正分を上記瀘波特性に従い瀘波した
場合に得られるべき応答を、当該制御用シンボルに対応
付けてＩ，Ｑ各相成分毎に補正用記憶手段上に予め記憶
させておくステップと、 を有し、 請求項２記載のディジタルフィルタを構築することを特
徴とするディジタルフィルタ構築方法。 - 【請求項４】 請求項１乃至３記載の方法又はフィルタ
において、 上記瀘波特性が、上記符号系列を当該瀘波特性に従い瀘
波しさらに直交変調した後の周波数帯域を所定の帯域に
制限する帯域制限特性であることを特徴とする方法又は
フィルタ。 - 【請求項５】 請求項１乃至４記載の方法又はフィルタ
において、 上記瀘波特性が、ＦＩＲ特性であることを特徴とする方
法又はフィルタ。 - 【請求項６】 請求項１乃至５記載の方法又はフィルタ
において、 上記記憶手段及び／又は補正用記憶手段が、データ用シ
ンボル又は補正分のＩ，Ｑ各相成分値に対応するアドレ
スによりアドレス指定した場合に、これに対応する応答
をデータとして出力するよう、Ｉ，Ｑ各相成分毎に設け
られたＲＯＭであることを特徴とする方法又はフィル
タ。 - 【請求項７】 請求項１乃至６記載の方法又はフィルタ
において、 瀘波後の上記符号系列を後段の回路においてシンボル速
度より高速で標本化し、 データ用シンボル又はダミーシンボルの値を記憶手段の
アドレスの上位ビットとして使用し、当該アドレスの下
位ビットを標本化と同速度で変化させることを特徴とす
る方法又はフィルタ。 - 【請求項８】 請求項１乃至７記載の方法又はフィルタ
において、 瀘波の対象となる符号系列における制御用シンボルの挿
入タイミングをカウンタによって与えることを特徴とす
る方法又はフィルタ。 - 【請求項９】 請求項８記載の方法又はフィルタにおい
て、 上記カウンタが、符号系列の繰返し周期でリセットされ
ることを特徴とする方法又はフィルタ。 - 【請求項１０】 請求項８又は９記載の方法又はフィル
タにおいて、 上記カウンタが、Ｉ，Ｑ各相成分に共用されることを特
徴とする方法又はフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04928094A JP3357454B2 (ja) | 1994-03-18 | 1994-03-18 | ロールオフフィルタ及びこれに適する方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04928094A JP3357454B2 (ja) | 1994-03-18 | 1994-03-18 | ロールオフフィルタ及びこれに適する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07264258A true JPH07264258A (ja) | 1995-10-13 |
| JP3357454B2 JP3357454B2 (ja) | 2002-12-16 |
Family
ID=12826463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04928094A Expired - Lifetime JP3357454B2 (ja) | 1994-03-18 | 1994-03-18 | ロールオフフィルタ及びこれに適する方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3357454B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120204B2 (en) | 2001-01-10 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Waveform generator operable in accordance with a plurality of band limitation characteristics |
-
1994
- 1994-03-18 JP JP04928094A patent/JP3357454B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120204B2 (en) | 2001-01-10 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Waveform generator operable in accordance with a plurality of band limitation characteristics |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3357454B2 (ja) | 2002-12-16 |
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