JP2005094541A

JP2005094541A - デジタルフィルタ

Info

Publication number: JP2005094541A
Application number: JP2003327209A
Authority: JP
Inventors: Yasushi Nakayama; 裕史中山; Kenya Tomaru; 賢也戸丸; Takehiko Kobayashi; 岳彦小林
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2003-09-19
Filing date: 2003-09-19
Publication date: 2005-04-07

Abstract

【課題】ＦＩＲフィルタの回路規模を縮小することによって得られる安価なデジタルフィルタを提供すること。
【解決手段】変調方式のシンボルに対応するパラレルのビット列を入力するアドレッシング部102と、ビット列に対応したシンボルマッピングデータとタップ係数の乗算結果を予め記憶したメモリ103と、後段からのデータ及びレジスタを介して入力した前段からのデータを加算する加算器105とを備え、上記前段からのデータは、初段のメモリ103-1からの出力データ又は加算器105からの出力データであり、また、上記後段からのデータは、その段のメモリ103からの出力データあり、更に、メモリ103は、上記アドレッシング部102がビット列をメモリ103へのアドレスとしてメモリ103の各々に伝達することにより、前段から後段に順次遅延してデータを出力する。
【選択図】図１

Description

本発明は、デジタル無線通信装置の送信部に用いるＦＩＲ（Finite Impulse Response）フィルタの構成に関する。

直交変調によりデータを伝送するデジタル無線通信装置の送信部において、通常、伝送データを同相成分と直交成分に変換する変調部にデジタルフィルタであるＦＩＲフィルタ（例えば特許文献１参照）が用いられる。

図２にＦＩＲフィルタを含む変調部の構成例を示す。変調部で、伝送ビット入力は、Ｓ／Ｐ変換器201でシリアル／パラレル変換され、続いてシンボルマッパ202でシンボルマップ上にマッピングされる。そのマッピングされた値が、同相成分及び直交成分毎に、ＦＩＲフィルタ203の入力データとなる。

例えば、変調方式が１６ＱＡＭ（Quadrature Amplitude Modulation）の場合、シリアル／パラレル変換後、入力データは、図２に示すように、４ビット（ｂ_０，ｂ_１，ｂ_２，ｂ_３）のデータとなる。その４ビットのデータが１６通りのシンボルにマッピングされ、各シンボルが同相成分及び直交成分毎に、それぞれ同相側ＦＩＲフィルタ203-1及び直交側ＦＩＲフィルタ203-2への入力データとなる。

ＦＩＲフィルタは、例えば図３に示すように、乗算器302とレジスタ303と加算器304で構成される。ＦＩＲフィルタは、タップ係数C[0]，C[1]，C[2]とする３タップを持ち、入力データを遅延させながら各タップ係数と乗算を行なって加算し、フィルタの出力値を得る。一般的に、タップ数がｎ個のフィルタの入出力関係は、

で示される。

特開２００１−２８５０３０号公報

図３に示すＦＩＲフィルタでは、乗算を行なってから加算器304で一斉に加算が行なわれる。そのため、タップ数が増えるに従って加算処理の規模が大になり、長い処理時間が掛かることとなる。

加算を分散させて加算処理の大規模化を防ぐＦＩＲフィルタとして、図４に示すような構成が考えられる。これは、図３の構成と同様の処理結果となるフィルタである。図４に示した３タップのフィルタでは、３個の乗算器402-1〜402-3、２個のレジスタ403-1，403-2及び２個の加算器404-1，404-2が用いられる。このように、ｎタップの場合は、ｎ個の乗算器402-1〜402-n、ｎ−１個のレジスタ403-1〜403-(n−1)及びｎ−１個の加算器404-1〜404-(n−1)が必要となる。

この構成において、x[0]，x[1]…x[n]が入力された場合、タップ係数C[0]，C[1]，C[2]とする３タップのＦＩＲフィルタにおける入出力は、レジスタ403の初期値を「０」とすると、表１に示すようになる。

送信部では、伝送ビット入力データをシンボルマッピングし、その同相成分及び直交成分毎の送信シンボルについてフィルタ処理を行なうため、ＦＩＲフィルタは２個必要である。そのため、図３に示した従来のＦＩＲフィルタは勿論、図４の加算処理を改善したＦＩＲフィルタでも、乗算器はフィルタのタップ数ｎ個の２倍である２ｎ個が必要となる。乗算器は、他の演算器に比べて回路規模が大きく、タップ数が１個増える毎にそのような乗算器が２個ずつ増え、全体として回路規模の増大を招くこととなる。

本発明の目的は、上記の課題を解決し、ＦＩＲフィルタの回路規模を縮小することによって得られる安価なデジタルフィルタを提供することにある。

上記目的を達成するための本発明のデジタルフィルタは、変調方式のシンボルに対応するパラレルのビット列を入力するアドレッシング部と、上記ビット列に対応したシンボルマッピングデータとタップ係数の乗算結果を予め記憶したｎ個（ｎは２以上の整数）のメモリと、後段からのデータ及びレジスタを介して入力した前段からのデータを加算する（ｎ−１）個の加算器とを備え、上記前段からのデータは、前段が初段である場合は、初段のメモリからの出力データであり、前段が２段目及びそれ以降の場合は加算器からの出力データであり、また、上記後段からのデータは、その段のメモリからの出力データあり、更に、上記ｎ個のメモリは、上記アドレッシング部が上記ビット列を上記ｎ個のメモリへのアドレスとして上記ｎ個のメモリの各々に伝達することにより、前段から後段に順次遅延してデータを出力することを特徴とする。

本発明により、シンボルマッピングと乗算の処理をメモリで行なうことができるので、乗算器を用いることなくデジタルフィルタを構成することができる。それにより、回路規模を縮小し、安価なデジタルフィルタを提供することが可能となる。

本発明によれば、シンボルマッピングと乗算の処理をメモリで行なうことができ、回路規模を縮小し、安価なデジタルフィルタを提供することが可能となる。

以下、本発明に係るデジタルフィルタを図面に示した実施形態を参照して更に詳細に説明する。

図１に、本実施形態であるＦＩＲフィルタを含む変調部の構成を示す。オーバーサンプル数は２に設定されている。変調部は、Ｓ／Ｐ変換器101と２倍オーバーサンプルＦＩＲフィルタ108によって構成される。ＦＩＲフィルタ108は、同相成分ＦＩＲフィルタ108-1と直交成分ＦＩＲフィルタ108-2からなる。ＦＩＲフィルタ108-1，108-2の各々は、アドレッシング部102、フィルタ部106及びデータ切替部107を備えている。また、フィルタ部106は、メモリ103、レジスタ104、加算器105によって構成される。

Ｓ／Ｐ変換器101は、入力されるシリアルデータを変調方式のシンボルに対応するビット列にパラレル変換する。入力データは、例えば、１６ＱＡＭ変調方式では４ビット、６４ＱＡＭ変調方式では６ビットのビット列となる。パラレル変換されたビット列は、アドレッシング部102に入力され、同相成分フィルタ108-1では同相成分のビット列を、直交成分フィルタ108-2では直交成分のビット列を、メモリ103へのアドレスとして出力される。

ここで、本発明においては、メモリ103に上記のビット列に対応したシンボルマッピングデータとタップ係数の乗算結果が予め記憶される。メモリ103の出力データは、順次遅延して加算され、データ切替部107で、各単位フィルタ部からの出力データが順に切り替えられる。これにより、フィルタ処理した信号が出力される。

上記したように、メモリ103において、Ｓ／Ｐ変換されたビット列に対応するアドレスに、マッピングデータと各フィルタのタップ係数の乗算結果がフィルタ部毎に格納されている。そして、オーバーサンプル数がＮ倍のＦＩＲフィルタの場合は、フィルタ部106をＮ個用意し、フィルタ108の各々のアドレッシング部が入力されたパラレルデータの同相直交成分毎のデータをメモリ103に対して出力することにより、Ｎ倍オーバーサンプルＦＩＲフィルタを実現することができる。

従って、シンボルマッピングと乗算の処理がメモリで行なわれることになる。以上の構成により、シンボルマッパと乗算器をメモリによって実現することができ、ＦＩＲフィルタの回路規模を縮小することが可能となる。

また、メモリで行なわれるシンボルマッピングは、従来は送信部の変調部において行なわれていた処理であり、それがメモリで行なわれることになるので、変調部の回路規模縮小が同時に実現することとなる。

なお、２倍（或いはＮ倍）オーバーサンプルによって大幅な精度向上が得られるが、フィルタ部が２個（Ｎ個）になる。しかし、本発明によって回路規模縮小が得られるので、２倍（Ｎ倍）オーバーサンプルでフィルタ部が２個（Ｎ個）になっても全体として回路規模増大にならずに済む。勿論、図２、３に示した場合のように、オーバーサンプル無しとすることは可能であり、その場合はフィルタ部が１個になり、データ切替部107が不要になる。

本発明に係るデジタルフィルタの実施形態を変調部と共に説明するための構成図。従来の変調部の例を説明するための構成図。従来のデジタルフィルタの例を説明するための構成図。本発明に先立って考察したデジタルフィルタの例を説明するための構成図。

符号の説明

101…Ｓ／Ｐ（シリアル/パラレル）変換器、102…アドレッシング部、103…メモリ、104…レジスタ、105…加算器、106…フィルタ部、107…データ切替部、108…ＦＩＲフィルタ、108-1…同相成分ＦＩＲフィルタ、108-2…直交成分ＦＩＲフィルタ。

Claims

変調方式のシンボルに対応するパラレルのビット列を入力するアドレッシング部と、上記ビット列に対応したシンボルマッピングデータとタップ係数の乗算結果を予め記憶したｎ個（ｎは２以上の整数）のメモリと、後段からのデータ及びレジスタを介して入力した前段からのデータを加算する（ｎ−１）個の加算器とを備え、
上記前段からのデータは、前段が初段である場合は、初段のメモリからの出力データであり、前段が２段目及びそれ以降の場合は加算器からの出力データであり、
上記後段からのデータは、その段のメモリからの出力データあり、更に、
上記ｎ個のメモリは、上記アドレッシング部が上記ビット列を上記ｎ個のメモリへのアドレスとして上記ｎ個のメモリの各々に伝達することにより、前段から後段に順次遅延してデータを出力することを特徴とするデジタルフィルタ。