JP2002208971A - 波形発生装置 - Google Patents
波形発生装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0607—Non-recursive filters comprising a ROM addressed by the input data signals
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Picture Signal Circuits (AREA)
- Magnetic Resonance Imaging Apparatus (AREA)
Abstract
(57)【要約】
【課題】 複数の帯域制限特性に対応して動作可能な、
回路規模の小さい波形発生装置を提供すること。 【解決手段】 波形発生装置は、入力信号系列に応じて
第１の帯域制限特性で帯域制限された波形信号を発生さ
せる波形発生手段２と、前記入力信号系列に対する第１
の帯域制限特性で帯域制限された波形信号と、前記入力
信号系列に対する第２の帯域制限特性で帯域制限された
波形信号との差分信号が予め格納されており、前記入力
信号系列に応じて前記差分信号を出力するメモリ手段１
と、前記波形発生手段２からの波形信号と前記メモリ手
段１からの差分信号との加算処理を行い、第２の帯域制
限特性で帯域制限された波形信号を出力する加算手段６
と、前記波形発生手段２からの波形信号および前記加算
手段６からの波形信号のいずれか一方を選択的に出力す
る切換えスイッチ手段５と、を備えている。
回路規模の小さい波形発生装置を提供すること。 【解決手段】 波形発生装置は、入力信号系列に応じて
第１の帯域制限特性で帯域制限された波形信号を発生さ
せる波形発生手段２と、前記入力信号系列に対する第１
の帯域制限特性で帯域制限された波形信号と、前記入力
信号系列に対する第２の帯域制限特性で帯域制限された
波形信号との差分信号が予め格納されており、前記入力
信号系列に応じて前記差分信号を出力するメモリ手段１
と、前記波形発生手段２からの波形信号と前記メモリ手
段１からの差分信号との加算処理を行い、第２の帯域制
限特性で帯域制限された波形信号を出力する加算手段６
と、前記波形発生手段２からの波形信号および前記加算
手段６からの波形信号のいずれか一方を選択的に出力す
る切換えスイッチ手段５と、を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信端末装
置に設けられ、デジタル信号を変調するための変調装置
において、複数の帯域制限特性に対応して動作可能な波
形発生装置に関する。
置に設けられ、デジタル信号を変調するための変調装置
において、複数の帯域制限特性に対応して動作可能な波
形発生装置に関する。
【０００２】
【従来の技術】近年、通信や放送のデジタル化が進めら
れているなかで、デジタル変調技術はより多くの情報を
正確に伝送する上で必要不可欠な技術である。また、Ｌ
ＳＩ（大規模集積回路）技術の進歩によって、これまで
複数のチップで構成されていた機能・システムが、１チ
ップに集積される傾向にある。このような背景の下、移
動体通信分野においては、１台の端末装置で複数の通信
方式に対応することが可能な共用端末装置が求められて
いる。一般的に変調装置において必要不可欠な帯域制限
フィルタの特性は各通信方式の規格で定められている
が、それぞれ異なるため、共用端末装置には複数の帯域
制限特性を有する波形発生装置を設ける必要がある。
れているなかで、デジタル変調技術はより多くの情報を
正確に伝送する上で必要不可欠な技術である。また、Ｌ
ＳＩ（大規模集積回路）技術の進歩によって、これまで
複数のチップで構成されていた機能・システムが、１チ
ップに集積される傾向にある。このような背景の下、移
動体通信分野においては、１台の端末装置で複数の通信
方式に対応することが可能な共用端末装置が求められて
いる。一般的に変調装置において必要不可欠な帯域制限
フィルタの特性は各通信方式の規格で定められている
が、それぞれ異なるため、共用端末装置には複数の帯域
制限特性を有する波形発生装置を設ける必要がある。
【０００３】ところで、デジタル信号を帯域制限して伝
送する場合、その帯域制限フィルタによって生じるデジ
タル信号間の干渉（符号間干渉）を防ぐために、ロール
オフフィルタが使用される。ここで、帯域制限特性の異
なる場合とは、遮断特性を決定するロールオフ率が異な
る場合や、ナイキストフィルタとルートナイキストフィ
ルタのように特性関数自体が異なる場合である。図２
（ａ）は、ロールオフ率（α）が０．５と０．２５のナ
イキストフィルタのインパルス応答波形（±３シンボル
周期分）を示しており、図２（ｂ）は、ロールオフ率が
ともに０．５のナイキストフィルタとルートナイキスト
フィルタのインパルス応答波形（±３シンボル周期分）
を示している。同図から明らかなように、ロールオフフ
ィルタには、共通してインパルス応答波形の中心振幅が
１付近で、残りのシンボル点では、振幅が０付近となる
という性質がある。この性質によって、入力信号系列に
対する符号間干渉を抑えて情報を正確に伝送することが
可能となる。図３（ａ）および（ｂ）は、図２（ａ）お
よび（ｂ）に示された帯域制限特性で２値信号系列｛−
１，−１，−１，−１，＋１，＋１，＋１｝の計７シン
ボルをそれぞれ帯域制限した場合の各出力波形と出力波
形間の振幅値の差分（差分信号）を示している。同図か
ら明らかなように、いずれの帯域制限特性で帯域制限し
た場合の出力波形においても、各シンボル点において入
力されたシンボル値の振幅値付近を通過している。その
結果、帯域制限特性が多少異なっていても、差分信号は
各出力波形の振幅値よりも遥かに小さいものである。
送する場合、その帯域制限フィルタによって生じるデジ
タル信号間の干渉（符号間干渉）を防ぐために、ロール
オフフィルタが使用される。ここで、帯域制限特性の異
なる場合とは、遮断特性を決定するロールオフ率が異な
る場合や、ナイキストフィルタとルートナイキストフィ
ルタのように特性関数自体が異なる場合である。図２
（ａ）は、ロールオフ率（α）が０．５と０．２５のナ
イキストフィルタのインパルス応答波形（±３シンボル
周期分）を示しており、図２（ｂ）は、ロールオフ率が
ともに０．５のナイキストフィルタとルートナイキスト
フィルタのインパルス応答波形（±３シンボル周期分）
を示している。同図から明らかなように、ロールオフフ
ィルタには、共通してインパルス応答波形の中心振幅が
１付近で、残りのシンボル点では、振幅が０付近となる
という性質がある。この性質によって、入力信号系列に
対する符号間干渉を抑えて情報を正確に伝送することが
可能となる。図３（ａ）および（ｂ）は、図２（ａ）お
よび（ｂ）に示された帯域制限特性で２値信号系列｛−
１，−１，−１，−１，＋１，＋１，＋１｝の計７シン
ボルをそれぞれ帯域制限した場合の各出力波形と出力波
形間の振幅値の差分（差分信号）を示している。同図か
ら明らかなように、いずれの帯域制限特性で帯域制限し
た場合の出力波形においても、各シンボル点において入
力されたシンボル値の振幅値付近を通過している。その
結果、帯域制限特性が多少異なっていても、差分信号は
各出力波形の振幅値よりも遥かに小さいものである。
【０００４】上述したようなロールオフフィルタはデジ
タルフィルタで実現可能であるが、複数のデジタル乗算
器を使用するため回路規模が大きくなる。従って、小さ
い回路規模で実現する手段としては、ＲＯＭ（読み出し
専用メモリ）を使用した構成が一般的である。
タルフィルタで実現可能であるが、複数のデジタル乗算
器を使用するため回路規模が大きくなる。従って、小さ
い回路規模で実現する手段としては、ＲＯＭ（読み出し
専用メモリ）を使用した構成が一般的である。
【０００５】ＲＯＭを用いたロールオフフィルタでは、
帯域制限特性に応じたインパルス応答と入力信号系列と
のたたみ込み演算を予め行い、その結果をＲＯＭに格納
しておく。そして、入力信号系列に応じてＲＯＭからデ
ータ（たたみ込み演算の結果）を読み出し、帯域制限さ
れた信号として出力する。帯域制限特性に応じた演算結
果をＲＯＭに格納するため、複数の帯域制限特性を有す
るロールオフフィルタが必要な場合には、複数のＲＯＭ
を設ける必要がある。
帯域制限特性に応じたインパルス応答と入力信号系列と
のたたみ込み演算を予め行い、その結果をＲＯＭに格納
しておく。そして、入力信号系列に応じてＲＯＭからデ
ータ（たたみ込み演算の結果）を読み出し、帯域制限さ
れた信号として出力する。帯域制限特性に応じた演算結
果をＲＯＭに格納するため、複数の帯域制限特性を有す
るロールオフフィルタが必要な場合には、複数のＲＯＭ
を設ける必要がある。
【０００６】図９は、複数の帯域制限特性に対応して動
作可能な従来の波形発生装置の一例を示すブロック図で
ある。同図において、この波形発生装置には、第１の帯
域制限特性を有する波形発生装置９２と、第２の帯域制
限特性を有する波形発生装置９３とが設けられている。
そして、第１の帯域制限特性が要求される場合には、入
力端子９１から入力された信号系列は切換えスイッチ９
４を介して波形発生装置９２に供給され、この波形発生
装置９２からの出力が切換えスイッチ９５および出力端
子９６を介して、第１の帯域制限特性で帯域制限された
信号として出力されるようになっている。一方、第２の
帯域制限特性が要求される場合には、切換えスイッチ９
４および９５が切換えられる。そして、入力端子９１か
ら入力された信号系列は切換えスイッチ９４を介して波
形発生装置９３に供給され、この波形発生装置９３から
の出力が切換えスイッチ９５および出力端子９６を介し
て、第２の帯域制限特性で帯域制限された信号として出
力されるようになっている。
作可能な従来の波形発生装置の一例を示すブロック図で
ある。同図において、この波形発生装置には、第１の帯
域制限特性を有する波形発生装置９２と、第２の帯域制
限特性を有する波形発生装置９３とが設けられている。
そして、第１の帯域制限特性が要求される場合には、入
力端子９１から入力された信号系列は切換えスイッチ９
４を介して波形発生装置９２に供給され、この波形発生
装置９２からの出力が切換えスイッチ９５および出力端
子９６を介して、第１の帯域制限特性で帯域制限された
信号として出力されるようになっている。一方、第２の
帯域制限特性が要求される場合には、切換えスイッチ９
４および９５が切換えられる。そして、入力端子９１か
ら入力された信号系列は切換えスイッチ９４を介して波
形発生装置９３に供給され、この波形発生装置９３から
の出力が切換えスイッチ９５および出力端子９６を介し
て、第２の帯域制限特性で帯域制限された信号として出
力されるようになっている。
【０００７】図１０は、図９に示した波形発生装置の具
体的な構成例を示すブロック図である。なお、この構成
例は、第１の帯域制限フィルタと第２の帯域制限フィル
タとで、帯域制限特性、演算時のデータ補間率、演算結
果のビット精度が異なる場合のものである。図１０にお
いて、波形発生装置９２は、カウンタ１０１ａと、アド
レス発生装置１０２ａと、第１の帯域制限フィルタとし
てのＲＯＭ１０３ａと、Ｄ／Ａ（デジタル／アナログ）
変換器１０４ａと、ポストフィルタ１０５ａとから構成
されており、波形発生装置９３は、カウンタ１０１ｂ
と、アドレス発生装置１０２ｂと、第２の帯域制限フィ
ルタとしてのＲＯＭ１０３ｂと、Ｄ／Ａ変換器１０４ｂ
と、ポストフィルタ１０５ｂとから構成されている。
体的な構成例を示すブロック図である。なお、この構成
例は、第１の帯域制限フィルタと第２の帯域制限フィル
タとで、帯域制限特性、演算時のデータ補間率、演算結
果のビット精度が異なる場合のものである。図１０にお
いて、波形発生装置９２は、カウンタ１０１ａと、アド
レス発生装置１０２ａと、第１の帯域制限フィルタとし
てのＲＯＭ１０３ａと、Ｄ／Ａ（デジタル／アナログ）
変換器１０４ａと、ポストフィルタ１０５ａとから構成
されており、波形発生装置９３は、カウンタ１０１ｂ
と、アドレス発生装置１０２ｂと、第２の帯域制限フィ
ルタとしてのＲＯＭ１０３ｂと、Ｄ／Ａ変換器１０４ｂ
と、ポストフィルタ１０５ｂとから構成されている。
【０００８】次に、第１の帯域制限特性が要求される場
合の動作について説明する。入力端子９１から入力され
たシンボル周期Ｔの信号系列はシフトレジスタ１００に
供給され、クロック信号ＣＬＫ１（１／Ｔの周波数）に
応じて順次シフトされる。アドレス発生装置１０２ａに
は、このシフトレジスタ１００からの出力が切換えスイ
ッチ９４を介して供給されるとともに、第１の帯域制限
特性でのデータ補間率に対応したクロック信号ＣＬＫ２
（ＣＬＫ１の自然数倍の周波数）をカウントするカウン
タ１０１ａからの出力が供給される。アドレス発生装置
１０２ａでは、シフトレジスタ１００からの出力および
カウンタ１０１ａからの出力に応じてアドレスデータが
発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ
１０３ａからは、供給されたアドレスデータに応じて、
予め格納された波形データが読み出され、ｎビット（ｎ
は自然数）のデジタルデータとして出力される。従っ
て、ＲＯＭ１０３ａには、（２のｎ乗）通りの波形デー
タを格納しておく必要がある。分解能ｎビットのＤ／Ａ
変換器１０４ａには、ＲＯＭ１０３ａからのデジタルデ
ータが供給されるとともに、クロック信号ＣＬＫ２が供
給される。このＤ／Ａ変換器１０４ａでは、ＲＯＭ１０
３ａから供給されたデジタルデータがクロック信号ＣＬ
Ｋ２の周期でアナログ信号に変換され、このアナログ信
号がポストフィルタ１０５ａに供給される。ポストフィ
ルタ１０５ａでは、供給されたアナログ信号から折り返
しノイズが除去され、その結果得られた信号が切換えス
イッチ９５および出力端子９６を介して、第１の帯域制
限特性で帯域制限された信号として出力されるようにな
っている。
合の動作について説明する。入力端子９１から入力され
たシンボル周期Ｔの信号系列はシフトレジスタ１００に
供給され、クロック信号ＣＬＫ１（１／Ｔの周波数）に
応じて順次シフトされる。アドレス発生装置１０２ａに
は、このシフトレジスタ１００からの出力が切換えスイ
ッチ９４を介して供給されるとともに、第１の帯域制限
特性でのデータ補間率に対応したクロック信号ＣＬＫ２
（ＣＬＫ１の自然数倍の周波数）をカウントするカウン
タ１０１ａからの出力が供給される。アドレス発生装置
１０２ａでは、シフトレジスタ１００からの出力および
カウンタ１０１ａからの出力に応じてアドレスデータが
発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ
１０３ａからは、供給されたアドレスデータに応じて、
予め格納された波形データが読み出され、ｎビット（ｎ
は自然数）のデジタルデータとして出力される。従っ
て、ＲＯＭ１０３ａには、（２のｎ乗）通りの波形デー
タを格納しておく必要がある。分解能ｎビットのＤ／Ａ
変換器１０４ａには、ＲＯＭ１０３ａからのデジタルデ
ータが供給されるとともに、クロック信号ＣＬＫ２が供
給される。このＤ／Ａ変換器１０４ａでは、ＲＯＭ１０
３ａから供給されたデジタルデータがクロック信号ＣＬ
Ｋ２の周期でアナログ信号に変換され、このアナログ信
号がポストフィルタ１０５ａに供給される。ポストフィ
ルタ１０５ａでは、供給されたアナログ信号から折り返
しノイズが除去され、その結果得られた信号が切換えス
イッチ９５および出力端子９６を介して、第１の帯域制
限特性で帯域制限された信号として出力されるようにな
っている。
【０００９】続いて、第２の帯域制限特性が要求される
場合の動作について説明する。この場合には、切換えス
イッチ９４および９５が切換えられる。そして、アドレ
ス発生装置１０２ｂには、シフトレジスタ１００からの
出力が切換えスイッチ９４を介して供給されるととも
に、第２の帯域制限特性でのデータ補間率に対応したク
ロック信号ＣＬＫ３（ＣＬＫ１の自然数倍の周波数）を
カウントするカウンタ１０１ｂからの出力が供給され
る。アドレス発生装置１０２ｂでは、シフトレジスタ１
００からの出力およびカウンタ１０１ｂからの出力に応
じてアドレスデータが発生され、これがＲＯＭ１０３ｂ
に供給される。ＲＯＭ１０３ｂからは、供給されたアド
レスデータに応じて、予め格納された波形データが読み
出され、ｍビット（ｍは自然数）のデジタルデータとし
て出力される。従って、ＲＯＭ１０３ｂには、（２のｍ
乗）通りの波形データを格納しておく必要がある。分解
能ｍビットのＤ／Ａ変換器１０４ｂには、ＲＯＭ１０３
ｂからのデジタルデータが供給されるとともに、クロッ
ク信号ＣＬＫ３が供給される。このＤ／Ａ変換器１０４
ｂでは、ＲＯＭ１０３ｂから供給されたデジタルデータ
がクロック信号ＣＬＫ３の周期でアナログ信号に変換さ
れ、このアナログ信号がポストフィルタ１０５ｂに供給
される。ポストフィルタ１０５ｂでは、供給されたアナ
ログ信号から折り返しノイズが除去され、その結果得ら
れた信号が切換えスイッチ９５および出力端子９６を介
して、第２の帯域制限特性で帯域制限された信号として
出力されるようになっている。
場合の動作について説明する。この場合には、切換えス
イッチ９４および９５が切換えられる。そして、アドレ
ス発生装置１０２ｂには、シフトレジスタ１００からの
出力が切換えスイッチ９４を介して供給されるととも
に、第２の帯域制限特性でのデータ補間率に対応したク
ロック信号ＣＬＫ３（ＣＬＫ１の自然数倍の周波数）を
カウントするカウンタ１０１ｂからの出力が供給され
る。アドレス発生装置１０２ｂでは、シフトレジスタ１
００からの出力およびカウンタ１０１ｂからの出力に応
じてアドレスデータが発生され、これがＲＯＭ１０３ｂ
に供給される。ＲＯＭ１０３ｂからは、供給されたアド
レスデータに応じて、予め格納された波形データが読み
出され、ｍビット（ｍは自然数）のデジタルデータとし
て出力される。従って、ＲＯＭ１０３ｂには、（２のｍ
乗）通りの波形データを格納しておく必要がある。分解
能ｍビットのＤ／Ａ変換器１０４ｂには、ＲＯＭ１０３
ｂからのデジタルデータが供給されるとともに、クロッ
ク信号ＣＬＫ３が供給される。このＤ／Ａ変換器１０４
ｂでは、ＲＯＭ１０３ｂから供給されたデジタルデータ
がクロック信号ＣＬＫ３の周期でアナログ信号に変換さ
れ、このアナログ信号がポストフィルタ１０５ｂに供給
される。ポストフィルタ１０５ｂでは、供給されたアナ
ログ信号から折り返しノイズが除去され、その結果得ら
れた信号が切換えスイッチ９５および出力端子９６を介
して、第２の帯域制限特性で帯域制限された信号として
出力されるようになっている。
【００１０】図１１は、図９に示した波形発生装置の他
の具体的な構成例を示すブロック図である。なお、この
構成例は、第１の帯域制限フィルタと第２の帯域制限フ
ィルタとで、演算時のデータ補間率、演算結果のビット
精度は等しく、帯域制限特性のみが異なる場合のもので
ある。図１１において、波形発生装置９２は、カウンタ
１０１ａと、アドレス発生装置１０２ａと、第１の帯域
制限フィルタとしてのＲＯＭ１０３ａと、Ｄ／Ａ変換器
１０４ａと、ポストフィルタ１０５ａとから構成されて
おり、波形発生装置９３は、カウンタ１０１ａと、アド
レス発生装置１０２ａと、第２の帯域制限フィルタとし
てのＲＯＭ１０３ｂと、Ｄ／Ａ変換器１０４ａと、ポス
トフィルタ１０５ａとから構成されている。すなわち、
カウンタ１０１ａ、アドレス発生装置１０２ａ、Ｄ／Ａ
変換器１０４ａ、ポストフィルタ１０５ａは、波形発生
装置９２および９３に共通の構成要素となっている。
の具体的な構成例を示すブロック図である。なお、この
構成例は、第１の帯域制限フィルタと第２の帯域制限フ
ィルタとで、演算時のデータ補間率、演算結果のビット
精度は等しく、帯域制限特性のみが異なる場合のもので
ある。図１１において、波形発生装置９２は、カウンタ
１０１ａと、アドレス発生装置１０２ａと、第１の帯域
制限フィルタとしてのＲＯＭ１０３ａと、Ｄ／Ａ変換器
１０４ａと、ポストフィルタ１０５ａとから構成されて
おり、波形発生装置９３は、カウンタ１０１ａと、アド
レス発生装置１０２ａと、第２の帯域制限フィルタとし
てのＲＯＭ１０３ｂと、Ｄ／Ａ変換器１０４ａと、ポス
トフィルタ１０５ａとから構成されている。すなわち、
カウンタ１０１ａ、アドレス発生装置１０２ａ、Ｄ／Ａ
変換器１０４ａ、ポストフィルタ１０５ａは、波形発生
装置９２および９３に共通の構成要素となっている。
【００１１】次に、第１の帯域制限特性が要求される場
合の動作について説明する。入力端子９１から入力され
たシンボル周期Ｔの信号系列はシフトレジスタ１００に
供給され、クロック信号ＣＬＫ１（１／Ｔの周波数）に
応じて順次シフトされる。アドレス発生装置１０２ａに
は、このシフトレジスタ１００からの出力が供給される
とともに、データ補間率に対応したクロック信号ＣＬＫ
２（ＣＬＫ１の自然数倍の周波数）をカウントするカウ
ンタ１０１ａからの出力が供給される。アドレス発生装
置１０２ａでは、シフトレジスタ１００からの出力およ
びカウンタ１０１ａからの出力に応じてアドレスデータ
が発生され、これが切換えスイッチ９４を介してＲＯＭ
１０３ａに供給される。ＲＯＭ１０３ａからは、供給さ
れたアドレスデータに応じて、予め格納された波形デー
タが読み出され、ｎビット（ｎは自然数）のデジタルデ
ータとして出力される。分解能ｎビットのＤ／Ａ変換器
１０４ａには、ＲＯＭ１０３ａからのデジタルデータが
切換えスイッチ９５を介して供給されるとともに、クロ
ック信号ＣＬＫ２が供給される。このＤ／Ａ変換器１０
４ａでは、ＲＯＭ１０３ａから供給されたデジタルデー
タがクロック信号ＣＬＫ２の周期でアナログ信号に変換
され、このアナログ信号がポストフィルタ１０５ａに供
給される。ポストフィルタ１０５ａでは、供給されたア
ナログ信号から折り返しノイズが除去され、その結果得
られた信号が出力端子９６から、第１の帯域制限特性で
帯域制限された信号として出力されるようになってい
る。
合の動作について説明する。入力端子９１から入力され
たシンボル周期Ｔの信号系列はシフトレジスタ１００に
供給され、クロック信号ＣＬＫ１（１／Ｔの周波数）に
応じて順次シフトされる。アドレス発生装置１０２ａに
は、このシフトレジスタ１００からの出力が供給される
とともに、データ補間率に対応したクロック信号ＣＬＫ
２（ＣＬＫ１の自然数倍の周波数）をカウントするカウ
ンタ１０１ａからの出力が供給される。アドレス発生装
置１０２ａでは、シフトレジスタ１００からの出力およ
びカウンタ１０１ａからの出力に応じてアドレスデータ
が発生され、これが切換えスイッチ９４を介してＲＯＭ
１０３ａに供給される。ＲＯＭ１０３ａからは、供給さ
れたアドレスデータに応じて、予め格納された波形デー
タが読み出され、ｎビット（ｎは自然数）のデジタルデ
ータとして出力される。分解能ｎビットのＤ／Ａ変換器
１０４ａには、ＲＯＭ１０３ａからのデジタルデータが
切換えスイッチ９５を介して供給されるとともに、クロ
ック信号ＣＬＫ２が供給される。このＤ／Ａ変換器１０
４ａでは、ＲＯＭ１０３ａから供給されたデジタルデー
タがクロック信号ＣＬＫ２の周期でアナログ信号に変換
され、このアナログ信号がポストフィルタ１０５ａに供
給される。ポストフィルタ１０５ａでは、供給されたア
ナログ信号から折り返しノイズが除去され、その結果得
られた信号が出力端子９６から、第１の帯域制限特性で
帯域制限された信号として出力されるようになってい
る。
【００１２】続いて、第２の帯域制限特性が要求される
場合の動作について説明する。この場合には、切換えス
イッチ９４および９５が切換えられる。そして、アドレ
ス発生装置１０２ａからのアドレスデータが、切換えス
イッチ９４を介してＲＯＭ１０３ｂに供給される。ＲＯ
Ｍ１０３ｂからは、供給されたアドレスデータに応じ
て、予め格納された波形データが読み出され、ｎビット
のデジタルデータとして出力される。Ｄ／Ａ変換器１０
４ａには、ＲＯＭ１０３ｂからのデジタルデータが切換
えスイッチ９５を介して供給されるとともに、クロック
信号ＣＬＫ２が供給される。このＤ／Ａ変換器１０４ａ
では、ＲＯＭ１０３ｂから供給されたデジタルデータが
クロック信号ＣＬＫ２の周期でアナログ信号に変換さ
れ、このアナログ信号がポストフィルタ１０５ａに供給
される。ポストフィルタ１０５ａでは、供給されたアナ
ログ信号から折り返しノイズが除去され、その結果得ら
れた信号が出力端子９６から、第２の帯域制限特性で帯
域制限された信号として出力されるようになっている。
場合の動作について説明する。この場合には、切換えス
イッチ９４および９５が切換えられる。そして、アドレ
ス発生装置１０２ａからのアドレスデータが、切換えス
イッチ９４を介してＲＯＭ１０３ｂに供給される。ＲＯ
Ｍ１０３ｂからは、供給されたアドレスデータに応じ
て、予め格納された波形データが読み出され、ｎビット
のデジタルデータとして出力される。Ｄ／Ａ変換器１０
４ａには、ＲＯＭ１０３ｂからのデジタルデータが切換
えスイッチ９５を介して供給されるとともに、クロック
信号ＣＬＫ２が供給される。このＤ／Ａ変換器１０４ａ
では、ＲＯＭ１０３ｂから供給されたデジタルデータが
クロック信号ＣＬＫ２の周期でアナログ信号に変換さ
れ、このアナログ信号がポストフィルタ１０５ａに供給
される。ポストフィルタ１０５ａでは、供給されたアナ
ログ信号から折り返しノイズが除去され、その結果得ら
れた信号が出力端子９６から、第２の帯域制限特性で帯
域制限された信号として出力されるようになっている。
【００１３】
【発明が解決しようとする課題】上述したように、第１
の帯域制限フィルタと第２の帯域制限フィルタとで、演
算時のデータ補間率、演算結果のビット精度は等しく、
帯域制限特性のみが異なる場合には、図１１に示したよ
うな構成を採用することにより、図１０に示したものよ
り多少は回路規模を小さくすることができる。しかしな
がら、いずれにしても帯域制限フィルタは２個設けるこ
とが必要であり、これらのフィルタをＲＯＭで実現した
としても、あまり回路規模を小さくすることはできな
い。
の帯域制限フィルタと第２の帯域制限フィルタとで、演
算時のデータ補間率、演算結果のビット精度は等しく、
帯域制限特性のみが異なる場合には、図１１に示したよ
うな構成を採用することにより、図１０に示したものよ
り多少は回路規模を小さくすることができる。しかしな
がら、いずれにしても帯域制限フィルタは２個設けるこ
とが必要であり、これらのフィルタをＲＯＭで実現した
としても、あまり回路規模を小さくすることはできな
い。
【００１４】本発明は、このような従来の問題点に鑑み
て為されたものであり、複数の帯域制限特性に対応して
動作可能な、回路規模の小さい波形発生装置を提供する
ことを目的としている。
て為されたものであり、複数の帯域制限特性に対応して
動作可能な、回路規模の小さい波形発生装置を提供する
ことを目的としている。
【００１５】
【課題を解決するための手段】上述した目的を達成する
ため、第１に、本発明の波形発生装置は、複数の帯域制
限特性に対応して動作可能な波形発生装置において、入
力信号系列に応じて第１の帯域制限特性で帯域制限され
た波形信号を発生させる波形発生手段と、前記入力信号
系列に対する第１の帯域制限特性で帯域制限された波形
信号と、前記入力信号系列に対する第２の帯域制限特性
で帯域制限された波形信号との差分信号が予め格納され
ており、前記入力信号系列に応じて前記差分信号を出力
するメモリ手段と、前記波形発生手段からの波形信号と
前記メモリ手段からの差分信号との加算処理を行い、第
２の帯域制限特性で帯域制限された波形信号を出力する
加算手段と、前記波形発生手段からの波形信号および前
記加算手段からの波形信号のいずれか一方を選択的に出
力する切換えスイッチ手段と、を備えてなることを特徴
としている。
ため、第１に、本発明の波形発生装置は、複数の帯域制
限特性に対応して動作可能な波形発生装置において、入
力信号系列に応じて第１の帯域制限特性で帯域制限され
た波形信号を発生させる波形発生手段と、前記入力信号
系列に対する第１の帯域制限特性で帯域制限された波形
信号と、前記入力信号系列に対する第２の帯域制限特性
で帯域制限された波形信号との差分信号が予め格納され
ており、前記入力信号系列に応じて前記差分信号を出力
するメモリ手段と、前記波形発生手段からの波形信号と
前記メモリ手段からの差分信号との加算処理を行い、第
２の帯域制限特性で帯域制限された波形信号を出力する
加算手段と、前記波形発生手段からの波形信号および前
記加算手段からの波形信号のいずれか一方を選択的に出
力する切換えスイッチ手段と、を備えてなることを特徴
としている。
【００１６】第２に、本発明の波形発生装置は、複数の
帯域制限特性に対応して動作可能な波形発生装置におい
て、入力信号系列に応じてアドレスデータを発生させる
第１のアドレス発生手段と、第１の帯域制限特性で帯域
制限された結果を示す波形データが予め格納されてお
り、前記第１のアドレス発生手段からのアドレスデータ
に応じて前記波形データを出力する第１のメモリ手段
と、前記入力信号系列に応じてアドレスデータを発生さ
せる第２のアドレス発生手段と、第１の帯域制限特性で
帯域制限された結果を示す波形データと第２の帯域制限
特性で帯域制限された結果を示す波形データとの差分デ
ータが予め格納されており、前記第２のアドレス発生手
段からのアドレスデータに応じて前記差分データを出力
する第２のメモリ手段と、前記第１のメモリ手段からの
波形データと前記第２のメモリ手段からの差分データと
の加算処理を行い、第２の帯域制限特性で帯域制限され
た結果を示す波形データを出力するデジタル加算手段
と、前記第１のメモリ手段からの波形データおよび前記
デジタル加算手段からの波形データのいずれか一方をア
ナログ信号に変換するデジタル／アナログ変換手段と、
前記デジタル／アナログ変換手段からのアナログ信号か
ら折り返しノイズを除去して出力するフィルタ手段と、
を備えてなることを特徴としている。
帯域制限特性に対応して動作可能な波形発生装置におい
て、入力信号系列に応じてアドレスデータを発生させる
第１のアドレス発生手段と、第１の帯域制限特性で帯域
制限された結果を示す波形データが予め格納されてお
り、前記第１のアドレス発生手段からのアドレスデータ
に応じて前記波形データを出力する第１のメモリ手段
と、前記入力信号系列に応じてアドレスデータを発生さ
せる第２のアドレス発生手段と、第１の帯域制限特性で
帯域制限された結果を示す波形データと第２の帯域制限
特性で帯域制限された結果を示す波形データとの差分デ
ータが予め格納されており、前記第２のアドレス発生手
段からのアドレスデータに応じて前記差分データを出力
する第２のメモリ手段と、前記第１のメモリ手段からの
波形データと前記第２のメモリ手段からの差分データと
の加算処理を行い、第２の帯域制限特性で帯域制限され
た結果を示す波形データを出力するデジタル加算手段
と、前記第１のメモリ手段からの波形データおよび前記
デジタル加算手段からの波形データのいずれか一方をア
ナログ信号に変換するデジタル／アナログ変換手段と、
前記デジタル／アナログ変換手段からのアナログ信号か
ら折り返しノイズを除去して出力するフィルタ手段と、
を備えてなることを特徴としている。
【００１７】第３に、本発明の波形発生装置は、複数の
帯域制限特性に対応して動作可能な波形発生装置におい
て、入力信号系列に応じてアドレスデータを発生させる
第１のアドレス発生手段と、第１の帯域制限特性で帯域
制限された結果を示す波形データが予め格納されてお
り、前記第１のアドレス発生手段からのアドレスデータ
に応じて前記波形データを出力する第１のメモリ手段
と、前記第１のメモリ手段からの波形データをアナログ
信号に変換する第１のデジタル／アナログ変換手段と、
前記入力信号系列に応じてアドレスデータを発生させる
第２のアドレス発生手段と、第１の帯域制限特性で帯域
制限された結果を示す波形データと第２の帯域制限特性
で帯域制限された結果を示す波形データとの差分データ
が予め格納されており、前記第２のアドレス発生手段か
らのアドレスデータに応じて前記差分データを出力する
第２のメモリ手段と、前記第２のメモリ手段からの差分
データをアナログ信号に変換する第２のデジタル／アナ
ログ変換手段と、前記第１のデジタル／アナログ変換手
段からの波形データに基づくアナログ信号と前記第２の
デジタル／アナログ変換手段からの差分データに基づく
アナログ信号との加算処理を行い、第２の帯域制限特性
で帯域制限された結果を示す波形データに相当するアナ
ログ信号を出力するアナログ加算手段と、前記第１のデ
ジタル／アナログ変換手段からのアナログ信号および前
記アナログ加算手段からのアナログ信号のいずれか一方
から折り返しノイズを除去して出力するフィルタ手段
と、を備えてなることを特徴としている。
帯域制限特性に対応して動作可能な波形発生装置におい
て、入力信号系列に応じてアドレスデータを発生させる
第１のアドレス発生手段と、第１の帯域制限特性で帯域
制限された結果を示す波形データが予め格納されてお
り、前記第１のアドレス発生手段からのアドレスデータ
に応じて前記波形データを出力する第１のメモリ手段
と、前記第１のメモリ手段からの波形データをアナログ
信号に変換する第１のデジタル／アナログ変換手段と、
前記入力信号系列に応じてアドレスデータを発生させる
第２のアドレス発生手段と、第１の帯域制限特性で帯域
制限された結果を示す波形データと第２の帯域制限特性
で帯域制限された結果を示す波形データとの差分データ
が予め格納されており、前記第２のアドレス発生手段か
らのアドレスデータに応じて前記差分データを出力する
第２のメモリ手段と、前記第２のメモリ手段からの差分
データをアナログ信号に変換する第２のデジタル／アナ
ログ変換手段と、前記第１のデジタル／アナログ変換手
段からの波形データに基づくアナログ信号と前記第２の
デジタル／アナログ変換手段からの差分データに基づく
アナログ信号との加算処理を行い、第２の帯域制限特性
で帯域制限された結果を示す波形データに相当するアナ
ログ信号を出力するアナログ加算手段と、前記第１のデ
ジタル／アナログ変換手段からのアナログ信号および前
記アナログ加算手段からのアナログ信号のいずれか一方
から折り返しノイズを除去して出力するフィルタ手段
と、を備えてなることを特徴としている。
【００１８】第４に、本発明の波形発生装置は、複数の
帯域制限特性に対応して動作可能な波形発生装置におい
て、入力信号系列に応じてアドレスデータを発生させる
第１のアドレス発生手段と、第１の帯域制限特性で帯域
制限された結果を示す波形データが第１のデータ補間率
で予め格納されており、前記第１のアドレス発生手段か
らのアドレスデータに応じて前記波形データを出力する
第１のメモリ手段と、前記第１のメモリ手段からの波形
データを第１のデータ補間率に対応した第１のクロック
信号の周期でアナログ信号に変換する第１のデジタル／
アナログ変換手段と、前記入力信号系列に応じてアドレ
スデータを発生させる第２のアドレス発生手段と、第１
の帯域制限特性で帯域制限された結果を示す波形データ
と第２の帯域制限特性で帯域制限された結果を示す波形
データとの差分データが第２のデータ補間率で予め格納
されており、前記第２のアドレス発生手段からのアドレ
スデータに応じて前記差分データを出力する第２のメモ
リ手段と、前記第２のメモリ手段からの差分データを第
２のデータ補間率に対応した第２のクロック信号の周期
でアナログ信号に変換する第２のデジタル／アナログ変
換手段と、前記第１のデジタル／アナログ変換手段から
の波形データに基づくアナログ信号と前記第２のデジタ
ル／アナログ変換手段からの差分データに基づくアナロ
グ信号との加算処理を行い、第２の帯域制限特性で帯域
制限された結果を示す波形データに相当するアナログ信
号を出力するアナログ加算手段と、前記第１のデジタル
／アナログ変換手段からのアナログ信号から折り返しノ
イズを除去する第１のフィルタ手段と、前記アナログ加
算手段からのアナログ信号から折り返しノイズを除去す
る第２のフィルタ手段と、前記第１のフィルタ手段から
の信号および前記第２のフィルタ手段からの信号のいず
れか一方を選択的に出力する切換えスイッチ手段と、を
備えてなることを特徴としている。
帯域制限特性に対応して動作可能な波形発生装置におい
て、入力信号系列に応じてアドレスデータを発生させる
第１のアドレス発生手段と、第１の帯域制限特性で帯域
制限された結果を示す波形データが第１のデータ補間率
で予め格納されており、前記第１のアドレス発生手段か
らのアドレスデータに応じて前記波形データを出力する
第１のメモリ手段と、前記第１のメモリ手段からの波形
データを第１のデータ補間率に対応した第１のクロック
信号の周期でアナログ信号に変換する第１のデジタル／
アナログ変換手段と、前記入力信号系列に応じてアドレ
スデータを発生させる第２のアドレス発生手段と、第１
の帯域制限特性で帯域制限された結果を示す波形データ
と第２の帯域制限特性で帯域制限された結果を示す波形
データとの差分データが第２のデータ補間率で予め格納
されており、前記第２のアドレス発生手段からのアドレ
スデータに応じて前記差分データを出力する第２のメモ
リ手段と、前記第２のメモリ手段からの差分データを第
２のデータ補間率に対応した第２のクロック信号の周期
でアナログ信号に変換する第２のデジタル／アナログ変
換手段と、前記第１のデジタル／アナログ変換手段から
の波形データに基づくアナログ信号と前記第２のデジタ
ル／アナログ変換手段からの差分データに基づくアナロ
グ信号との加算処理を行い、第２の帯域制限特性で帯域
制限された結果を示す波形データに相当するアナログ信
号を出力するアナログ加算手段と、前記第１のデジタル
／アナログ変換手段からのアナログ信号から折り返しノ
イズを除去する第１のフィルタ手段と、前記アナログ加
算手段からのアナログ信号から折り返しノイズを除去す
る第２のフィルタ手段と、前記第１のフィルタ手段から
の信号および前記第２のフィルタ手段からの信号のいず
れか一方を選択的に出力する切換えスイッチ手段と、を
備えてなることを特徴としている。
【００１９】第５に、本発明の波形発生装置は、複数の
帯域制限特性に対応して動作可能な波形発生装置におい
て、入力信号系列に応じてアドレスデータを発生させる
第１のアドレス発生手段と、第１の帯域制限特性で帯域
制限された結果を示す波形データが第１のデータ補間率
で予め格納されており、前記第１のアドレス発生手段か
らのアドレスデータに応じて前記波形データを出力する
第１のメモリ手段と、前記入力信号系列に応じてアドレ
スデータを発生させる第２のアドレス発生手段と、第１
の帯域制限特性で帯域制限された結果を示す波形データ
と第２の帯域制限特性で帯域制限された結果を示す波形
データとの差分データが第２のデータ補間率で予め格納
されており、前記第２のアドレス発生手段からのアドレ
スデータに応じて前記差分データを出力する第２のメモ
リ手段と、前記第１のメモリ手段から出力される波形デ
ータの第１のデータ補間率を第２のデータ補間率に変換
する補間フィルタ手段と、前記補間フィルタ手段からの
第２のデータ補間率に変換された波形データと前記第２
のメモリ手段からの差分データとの加算処理を行い、第
２の帯域制限特性で帯域制限された結果を示す波形デー
タを出力するデジタル加算手段と、前記第１のメモリ手
段からの波形データおよび前記デジタル加算手段からの
波形データのいずれか一方をデータ補間率に対応したク
ロック信号の周期でアナログ信号に変換するデジタル／
アナログ変換手段と、前記デジタル／アナログ変換手段
からのアナログ信号が第１のデータ補間率のデータに基
づくものである時、該アナログ信号から折り返しノイズ
を除去する第１のフィルタ手段と、前記デジタル／アナ
ログ変換手段からのアナログ信号が第２のデータ補間率
のデータに基づくものである時、該アナログ信号から折
り返しノイズを除去する第２のフィルタ手段と、前記第
１のフィルタ手段からの信号および前記第２のフィルタ
手段からの信号のいずれか一方を選択的に出力する切換
えスイッチ手段と、を備えてなることを特徴としてい
る。
帯域制限特性に対応して動作可能な波形発生装置におい
て、入力信号系列に応じてアドレスデータを発生させる
第１のアドレス発生手段と、第１の帯域制限特性で帯域
制限された結果を示す波形データが第１のデータ補間率
で予め格納されており、前記第１のアドレス発生手段か
らのアドレスデータに応じて前記波形データを出力する
第１のメモリ手段と、前記入力信号系列に応じてアドレ
スデータを発生させる第２のアドレス発生手段と、第１
の帯域制限特性で帯域制限された結果を示す波形データ
と第２の帯域制限特性で帯域制限された結果を示す波形
データとの差分データが第２のデータ補間率で予め格納
されており、前記第２のアドレス発生手段からのアドレ
スデータに応じて前記差分データを出力する第２のメモ
リ手段と、前記第１のメモリ手段から出力される波形デ
ータの第１のデータ補間率を第２のデータ補間率に変換
する補間フィルタ手段と、前記補間フィルタ手段からの
第２のデータ補間率に変換された波形データと前記第２
のメモリ手段からの差分データとの加算処理を行い、第
２の帯域制限特性で帯域制限された結果を示す波形デー
タを出力するデジタル加算手段と、前記第１のメモリ手
段からの波形データおよび前記デジタル加算手段からの
波形データのいずれか一方をデータ補間率に対応したク
ロック信号の周期でアナログ信号に変換するデジタル／
アナログ変換手段と、前記デジタル／アナログ変換手段
からのアナログ信号が第１のデータ補間率のデータに基
づくものである時、該アナログ信号から折り返しノイズ
を除去する第１のフィルタ手段と、前記デジタル／アナ
ログ変換手段からのアナログ信号が第２のデータ補間率
のデータに基づくものである時、該アナログ信号から折
り返しノイズを除去する第２のフィルタ手段と、前記第
１のフィルタ手段からの信号および前記第２のフィルタ
手段からの信号のいずれか一方を選択的に出力する切換
えスイッチ手段と、を備えてなることを特徴としてい
る。
【００２０】第６に、本発明の波形発生装置は、複数の
帯域制限特性に対応して動作可能な直交変調用波形発生
装置において、シリアル送信データをパラレルデータに
変換するシリアル／パラレル変換手段と、前記シリアル
／パラレル変換手段からのパラレルデータを振幅位相情
報に変換し、ＩチャネルのシンボルデータおよびＱチャ
ネルのシンボルデータとして出力するマッピング手段
と、前記マッピング手段からのＩチャネルのシンボルデ
ータに応じて第１の帯域制限特性で帯域制限された波形
信号を発生させる第１の波形発生手段と、前記Ｉチャネ
ルのシンボルデータに対する第１の帯域制限特性で帯域
制限された波形信号と、前記シンボルデータに対する第
２の帯域制限特性で帯域制限された波形信号との差分信
号が予め格納されており、前記シンボルデータに応じて
前記差分信号を出力する第１のメモリ手段と、前記第１
の波形発生手段からの波形信号と前記第１のメモリ手段
からの差分信号との加算処理を行い、第２の帯域制限特
性で帯域制限された波形信号を出力する第１の加算手段
と、前記第１の波形発生手段からの波形信号および前記
第１の加算手段からの波形信号のいずれか一方を選択的
に出力する第１の切換えスイッチ手段と、前記マッピン
グ手段からのＱチャネルのシンボルデータに応じて第１
の帯域制限特性で帯域制限された波形信号を発生させる
第２の波形発生手段と、前記Ｑチャネルのシンボルデー
タに対する第１の帯域制限特性で帯域制限された波形信
号と、前記シンボルデータに対する第２の帯域制限特性
で帯域制限された波形信号との差分信号が予め格納され
ており、前記シンボルデータに応じて前記差分信号を出
力する第２のメモリ手段と、前記第２の波形発生手段か
らの波形信号と前記第２のメモリ手段からの差分信号と
の加算処理を行い、第２の帯域制限特性で帯域制限され
た波形信号を出力する第２の加算手段と、前記第２の波
形発生手段からの波形信号および前記第２の加算手段か
らの波形信号のいずれか一方を選択的に出力する第２の
切換えスイッチ手段と、を備えてなることを特徴として
いる。
帯域制限特性に対応して動作可能な直交変調用波形発生
装置において、シリアル送信データをパラレルデータに
変換するシリアル／パラレル変換手段と、前記シリアル
／パラレル変換手段からのパラレルデータを振幅位相情
報に変換し、ＩチャネルのシンボルデータおよびＱチャ
ネルのシンボルデータとして出力するマッピング手段
と、前記マッピング手段からのＩチャネルのシンボルデ
ータに応じて第１の帯域制限特性で帯域制限された波形
信号を発生させる第１の波形発生手段と、前記Ｉチャネ
ルのシンボルデータに対する第１の帯域制限特性で帯域
制限された波形信号と、前記シンボルデータに対する第
２の帯域制限特性で帯域制限された波形信号との差分信
号が予め格納されており、前記シンボルデータに応じて
前記差分信号を出力する第１のメモリ手段と、前記第１
の波形発生手段からの波形信号と前記第１のメモリ手段
からの差分信号との加算処理を行い、第２の帯域制限特
性で帯域制限された波形信号を出力する第１の加算手段
と、前記第１の波形発生手段からの波形信号および前記
第１の加算手段からの波形信号のいずれか一方を選択的
に出力する第１の切換えスイッチ手段と、前記マッピン
グ手段からのＱチャネルのシンボルデータに応じて第１
の帯域制限特性で帯域制限された波形信号を発生させる
第２の波形発生手段と、前記Ｑチャネルのシンボルデー
タに対する第１の帯域制限特性で帯域制限された波形信
号と、前記シンボルデータに対する第２の帯域制限特性
で帯域制限された波形信号との差分信号が予め格納され
ており、前記シンボルデータに応じて前記差分信号を出
力する第２のメモリ手段と、前記第２の波形発生手段か
らの波形信号と前記第２のメモリ手段からの差分信号と
の加算処理を行い、第２の帯域制限特性で帯域制限され
た波形信号を出力する第２の加算手段と、前記第２の波
形発生手段からの波形信号および前記第２の加算手段か
らの波形信号のいずれか一方を選択的に出力する第２の
切換えスイッチ手段と、を備えてなることを特徴として
いる。
【００２１】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【００２２】（第１実施形態）図１は、本発明の第１実
施形態に係る波形発生装置の構成を示すブロック図であ
る。図１において、信号系列が入力される入力端子９１
は、第１の帯域制限特性を有する波形発生装置２に接続
されているとともに、スイッチ３を介してメモリ１に接
続されている。波形発生装置２は、供給された信号系列
に応じて第１の帯域制限特性で帯域制限された波形信号
を発生させるものである。また、メモリ１には、供給さ
れた信号系列に対する第１の帯域制限特性で帯域制限さ
れた波形信号と、該信号系列に対する第２の帯域制限特
性で帯域制限された波形信号との差分信号が予め演算に
より求められ、この差分信号が格納されている。波形発
生装置２は、切換えスイッチ５の一方の被選択端子に接
続されているとともに、スイッチ４を介して加算器６に
接続されている。メモリ１はこの加算器６に接続されて
おり、該加算器６は切換えスイッチ５の他方の被選択端
子に接続されている。切換えスイッチ５の選択端子は出
力端子９６に接続されている。ここで、波形発生装置
２、メモリ１、スイッチ４、および加算器６により第２
の帯域制限特性を有する波形発生装置７が構成されてい
る。
施形態に係る波形発生装置の構成を示すブロック図であ
る。図１において、信号系列が入力される入力端子９１
は、第１の帯域制限特性を有する波形発生装置２に接続
されているとともに、スイッチ３を介してメモリ１に接
続されている。波形発生装置２は、供給された信号系列
に応じて第１の帯域制限特性で帯域制限された波形信号
を発生させるものである。また、メモリ１には、供給さ
れた信号系列に対する第１の帯域制限特性で帯域制限さ
れた波形信号と、該信号系列に対する第２の帯域制限特
性で帯域制限された波形信号との差分信号が予め演算に
より求められ、この差分信号が格納されている。波形発
生装置２は、切換えスイッチ５の一方の被選択端子に接
続されているとともに、スイッチ４を介して加算器６に
接続されている。メモリ１はこの加算器６に接続されて
おり、該加算器６は切換えスイッチ５の他方の被選択端
子に接続されている。切換えスイッチ５の選択端子は出
力端子９６に接続されている。ここで、波形発生装置
２、メモリ１、スイッチ４、および加算器６により第２
の帯域制限特性を有する波形発生装置７が構成されてい
る。
【００２３】次に、第１の帯域制限特性が要求される場
合の動作について説明する。入力端子９１から入力され
た信号系列は波形発生装置２に供給される。波形発生装
置２では、供給された信号系列に応じて第１の帯域制限
特性で帯域制限された波形信号が発生され、これが切換
えスイッチ５を介して出力端子９６から出力されるよう
になっている。なお、スイッチ３および４は開かれたま
まである。
合の動作について説明する。入力端子９１から入力され
た信号系列は波形発生装置２に供給される。波形発生装
置２では、供給された信号系列に応じて第１の帯域制限
特性で帯域制限された波形信号が発生され、これが切換
えスイッチ５を介して出力端子９６から出力されるよう
になっている。なお、スイッチ３および４は開かれたま
まである。
【００２４】続いて、第２の帯域制限特性が要求される
場合の動作について説明する。この場合には、スイッチ
３および４が閉じられる。また、切換えスイッチ５が図
中下側の被選択端子側に切換えられる。入力端子９１か
ら入力された信号系列は波形発生装置２に供給されると
ともに、スイッチ３を介してメモリ１に供給される。波
形発生装置２では、供給された信号系列に応じて第１の
帯域制限特性で帯域制限された波形信号が発生され、こ
れがスイッチ４を介して加算器６に供給される。メモリ
１からは、供給された信号系列に応じて予め格納された
差分信号（第１の帯域制限特性で帯域制限された波形信
号と第２の帯域制限特性で帯域制限された波形信号との
差分信号）が読み出され、これが加算器６に供給され
る。加算器６では、波形発生装置２からの波形信号とメ
モリ１からの差分信号との加算処理が行われ、この結果
得られた第２の帯域制限特性で帯域制限された波形信号
が切換えスイッチ５を介して出力端子９６から出力され
るようになっている。
場合の動作について説明する。この場合には、スイッチ
３および４が閉じられる。また、切換えスイッチ５が図
中下側の被選択端子側に切換えられる。入力端子９１か
ら入力された信号系列は波形発生装置２に供給されると
ともに、スイッチ３を介してメモリ１に供給される。波
形発生装置２では、供給された信号系列に応じて第１の
帯域制限特性で帯域制限された波形信号が発生され、こ
れがスイッチ４を介して加算器６に供給される。メモリ
１からは、供給された信号系列に応じて予め格納された
差分信号（第１の帯域制限特性で帯域制限された波形信
号と第２の帯域制限特性で帯域制限された波形信号との
差分信号）が読み出され、これが加算器６に供給され
る。加算器６では、波形発生装置２からの波形信号とメ
モリ１からの差分信号との加算処理が行われ、この結果
得られた第２の帯域制限特性で帯域制限された波形信号
が切換えスイッチ５を介して出力端子９６から出力され
るようになっている。
【００２５】本実施形態の波形発生装置によれば、図３
を参照しながら説明したように、メモリ１に格納する差
分信号は帯域制限された出力波形の振幅値よりも遥かに
小さいため、第２の帯域制限特性に対応した波形信号を
格納する場合と比較してメモリ１の容量を大幅に削減す
ることができ、同一機能を小さい回路規模で実現するこ
とができる。
を参照しながら説明したように、メモリ１に格納する差
分信号は帯域制限された出力波形の振幅値よりも遥かに
小さいため、第２の帯域制限特性に対応した波形信号を
格納する場合と比較してメモリ１の容量を大幅に削減す
ることができ、同一機能を小さい回路規模で実現するこ
とができる。
【００２６】（第２実施形態）図４は、本発明の第２実
施形態に係る波形発生装置の構成を示すブロック図であ
る。図４において、シンボル周期Ｔの信号系列が入力さ
れる入力端子９１は、シフトレジスタ１００に接続され
ている。シフトレジスタ１００は、入力されたシンボル
周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周
波数）に応じて順次シフトするものである。このシフト
レジスタ１００は、アドレス発生装置１０２ａに接続さ
れているとともに、スイッチ３ａを介してアドレス発生
装置１０２ｂに接続されている。また、第１および第２
の帯域制限特性でのデータ補間率に対応したクロック信
号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウント
するカウンタ１０１ａは、アドレス発生装置１０２ａに
接続されているとともに、スイッチ３ｂを介してアドレ
ス発生装置１０２ｂに接続されている。アドレス発生装
置１０２ａおよび１０２ｂは、それぞれシフトレジスタ
１００の出力およびカウンタ１０１ａの出力に応じてア
ドレスデータを発生させるものである。アドレス発生装
置１０２ａは、第１の帯域制限特性を有する第１の帯域
制限フィルタとしてのＲＯＭ１０３ａに接続されてい
る。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制
限された結果を示す波形データがｎビット（ｎは自然
数）精度で格納されている。このＲＯＭ１０３ａは、切
換えスイッチ５の一方の被選択端子に接続されていると
ともに、スイッチ４を介してデジタル加算器４１に接続
されている。一方、アドレス発生装置１０２ｂは、ＲＯ
Ｍ４０に接続されている。ＲＯＭ４０には、第１の帯域
制限特性で帯域制限された結果を示す波形データと第２
の帯域制限特性で帯域制限された結果を示す波形データ
との差分データがｋビット（ｋは自然数であり、ｋ＜＜
ｎ）精度で格納されている。このＲＯＭ４０はデジタル
加算器４１に接続されており、該デジタル加算器４１は
切換えスイッチ５の他方の被選択端子に接続されてい
る。切換えスイッチ５の選択端子は、供給されたデジタ
ルデータをクロック信号ＣＬＫ２の周期でアナログ信号
に変換するＤ／Ａ変換器１０４ａに接続されている。Ｄ
／Ａ変換器１０４ａは折り返しノイズを除去するための
ポストフィルタ１０５ａに接続されており、該ポストフ
ィルタ１０５ａは出力端子９６に接続されている。
施形態に係る波形発生装置の構成を示すブロック図であ
る。図４において、シンボル周期Ｔの信号系列が入力さ
れる入力端子９１は、シフトレジスタ１００に接続され
ている。シフトレジスタ１００は、入力されたシンボル
周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周
波数）に応じて順次シフトするものである。このシフト
レジスタ１００は、アドレス発生装置１０２ａに接続さ
れているとともに、スイッチ３ａを介してアドレス発生
装置１０２ｂに接続されている。また、第１および第２
の帯域制限特性でのデータ補間率に対応したクロック信
号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウント
するカウンタ１０１ａは、アドレス発生装置１０２ａに
接続されているとともに、スイッチ３ｂを介してアドレ
ス発生装置１０２ｂに接続されている。アドレス発生装
置１０２ａおよび１０２ｂは、それぞれシフトレジスタ
１００の出力およびカウンタ１０１ａの出力に応じてア
ドレスデータを発生させるものである。アドレス発生装
置１０２ａは、第１の帯域制限特性を有する第１の帯域
制限フィルタとしてのＲＯＭ１０３ａに接続されてい
る。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制
限された結果を示す波形データがｎビット（ｎは自然
数）精度で格納されている。このＲＯＭ１０３ａは、切
換えスイッチ５の一方の被選択端子に接続されていると
ともに、スイッチ４を介してデジタル加算器４１に接続
されている。一方、アドレス発生装置１０２ｂは、ＲＯ
Ｍ４０に接続されている。ＲＯＭ４０には、第１の帯域
制限特性で帯域制限された結果を示す波形データと第２
の帯域制限特性で帯域制限された結果を示す波形データ
との差分データがｋビット（ｋは自然数であり、ｋ＜＜
ｎ）精度で格納されている。このＲＯＭ４０はデジタル
加算器４１に接続されており、該デジタル加算器４１は
切換えスイッチ５の他方の被選択端子に接続されてい
る。切換えスイッチ５の選択端子は、供給されたデジタ
ルデータをクロック信号ＣＬＫ２の周期でアナログ信号
に変換するＤ／Ａ変換器１０４ａに接続されている。Ｄ
／Ａ変換器１０４ａは折り返しノイズを除去するための
ポストフィルタ１０５ａに接続されており、該ポストフ
ィルタ１０５ａは出力端子９６に接続されている。
【００２７】次に、第１の帯域制限特性が要求される場
合の動作について説明する。この場合には、アドレス発
生装置１０２ｂ、ＲＯＭ４０、およびデジタル加算器４
１は動作させない。入力端子９１から入力されたシンボ
ル周期Ｔの信号系列はシフトレジスタ１００に供給さ
れ、クロック信号ＣＬＫ１に応じて順次シフトされる。
アドレス発生装置１０２ａには、このシフトレジスタ１
００からの出力が供給されるとともに、クロック信号Ｃ
ＬＫ２をカウントするカウンタ１０１ａからの出力が供
給される。アドレス発生装置１０２ａでは、シフトレジ
スタ１００からの出力およびカウンタ１０１ａからの出
力に応じてアドレスデータが発生され、これがＲＯＭ１
０３ａに供給される。ＲＯＭ１０３ａからは、供給され
たアドレスデータに応じて、予め格納された波形データ
が読み出され、ｎビットのデジタルデータとして出力さ
れる。このデジタルデータは、切換えスイッチ５を介し
てＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１
０４ａでは、供給されたデジタルデータがクロック信号
ＣＬＫ２の周期でアナログ信号に変換され、このアナロ
グ信号がポストフィルタ１０５ａに供給される。ポスト
フィルタ１０５ａでは、供給されたアナログ信号から折
り返しノイズが除去され、その結果得られた信号が出力
端子９６から、第１の帯域制限特性で帯域制限された信
号として出力されるようになっている。なお、スイッチ
３ａ、３ｂおよび４は開かれたままである。
合の動作について説明する。この場合には、アドレス発
生装置１０２ｂ、ＲＯＭ４０、およびデジタル加算器４
１は動作させない。入力端子９１から入力されたシンボ
ル周期Ｔの信号系列はシフトレジスタ１００に供給さ
れ、クロック信号ＣＬＫ１に応じて順次シフトされる。
アドレス発生装置１０２ａには、このシフトレジスタ１
００からの出力が供給されるとともに、クロック信号Ｃ
ＬＫ２をカウントするカウンタ１０１ａからの出力が供
給される。アドレス発生装置１０２ａでは、シフトレジ
スタ１００からの出力およびカウンタ１０１ａからの出
力に応じてアドレスデータが発生され、これがＲＯＭ１
０３ａに供給される。ＲＯＭ１０３ａからは、供給され
たアドレスデータに応じて、予め格納された波形データ
が読み出され、ｎビットのデジタルデータとして出力さ
れる。このデジタルデータは、切換えスイッチ５を介し
てＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１
０４ａでは、供給されたデジタルデータがクロック信号
ＣＬＫ２の周期でアナログ信号に変換され、このアナロ
グ信号がポストフィルタ１０５ａに供給される。ポスト
フィルタ１０５ａでは、供給されたアナログ信号から折
り返しノイズが除去され、その結果得られた信号が出力
端子９６から、第１の帯域制限特性で帯域制限された信
号として出力されるようになっている。なお、スイッチ
３ａ、３ｂおよび４は開かれたままである。
【００２８】続いて、第２の帯域制限特性が要求される
場合の動作について説明する。この場合には、スイッチ
３ａ、３ｂおよび４が閉じられる。また、切換えスイッ
チ５が図中下側の被選択端子側に切換えられる。入力端
子９１から入力されたシンボル周期Ｔの信号系列はシフ
トレジスタ１００に供給され、クロック信号ＣＬＫ１に
応じて順次シフトされる。アドレス発生装置１０２ａに
は、このシフトレジスタ１００からの出力が供給される
とともに、クロック信号ＣＬＫ２をカウントするカウン
タ１０１ａからの出力が供給される。アドレス発生装置
１０２ａでは、シフトレジスタ１００からの出力および
カウンタ１０１ａからの出力に応じてアドレスデータが
発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ
１０３ａからは、供給されたアドレスデータに応じて、
予め格納された波形データが読み出され、ｎビットのデ
ジタルデータとして出力される。このデジタルデータ
は、スイッチ４を介してデジタル加算器４１に供給され
る。一方、アドレス発生装置１０２ｂには、シフトレジ
スタ１００からの出力がスイッチ３ａを介して供給され
るとともに、カウンタ１０１ａからの出力がスイッチ３
ｂを介して供給される。アドレス発生装置１０２ｂで
は、シフトレジスタ１００からの出力およびカウンタ１
０１ａからの出力に応じてアドレスデータが発生され、
これがＲＯＭ４０に供給される。ＲＯＭ４０からは、供
給されたアドレスデータに応じて、予め格納された差分
データが読み出され、ｋビットのデジタルデータとして
出力される。このデジタルデータは、デジタル加算器４
１に供給される。デジタル加算器４１では、ＲＯＭ１０
３ａからの波形データとＲＯＭ４０からの差分データと
の加算処理が行われ、この加算結果が切換えスイッチ５
を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変
換器１０４ａでは、供給された加算結果（デジタルデー
タ）がクロック信号ＣＬＫ２の周期でアナログ信号に変
換され、このアナログ信号がポストフィルタ１０５ａに
供給される。ポストフィルタ１０５ａでは、供給された
アナログ信号から折り返しノイズが除去され、その結果
得られた信号が出力端子９６から、第２の帯域制限特性
で帯域制限された信号として出力されるようになってい
る。
場合の動作について説明する。この場合には、スイッチ
３ａ、３ｂおよび４が閉じられる。また、切換えスイッ
チ５が図中下側の被選択端子側に切換えられる。入力端
子９１から入力されたシンボル周期Ｔの信号系列はシフ
トレジスタ１００に供給され、クロック信号ＣＬＫ１に
応じて順次シフトされる。アドレス発生装置１０２ａに
は、このシフトレジスタ１００からの出力が供給される
とともに、クロック信号ＣＬＫ２をカウントするカウン
タ１０１ａからの出力が供給される。アドレス発生装置
１０２ａでは、シフトレジスタ１００からの出力および
カウンタ１０１ａからの出力に応じてアドレスデータが
発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ
１０３ａからは、供給されたアドレスデータに応じて、
予め格納された波形データが読み出され、ｎビットのデ
ジタルデータとして出力される。このデジタルデータ
は、スイッチ４を介してデジタル加算器４１に供給され
る。一方、アドレス発生装置１０２ｂには、シフトレジ
スタ１００からの出力がスイッチ３ａを介して供給され
るとともに、カウンタ１０１ａからの出力がスイッチ３
ｂを介して供給される。アドレス発生装置１０２ｂで
は、シフトレジスタ１００からの出力およびカウンタ１
０１ａからの出力に応じてアドレスデータが発生され、
これがＲＯＭ４０に供給される。ＲＯＭ４０からは、供
給されたアドレスデータに応じて、予め格納された差分
データが読み出され、ｋビットのデジタルデータとして
出力される。このデジタルデータは、デジタル加算器４
１に供給される。デジタル加算器４１では、ＲＯＭ１０
３ａからの波形データとＲＯＭ４０からの差分データと
の加算処理が行われ、この加算結果が切換えスイッチ５
を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変
換器１０４ａでは、供給された加算結果（デジタルデー
タ）がクロック信号ＣＬＫ２の周期でアナログ信号に変
換され、このアナログ信号がポストフィルタ１０５ａに
供給される。ポストフィルタ１０５ａでは、供給された
アナログ信号から折り返しノイズが除去され、その結果
得られた信号が出力端子９６から、第２の帯域制限特性
で帯域制限された信号として出力されるようになってい
る。
【００２９】本実施形態の波形発生装置によれば、ＲＯ
Ｍ４０には差分データを格納しており、第２の帯域制限
特性に対応した波形データを格納する場合と比較してＲ
ＯＭ４０の容量を大幅に削減することができ、同一機能
を小さい回路規模で実現することができる。
Ｍ４０には差分データを格納しており、第２の帯域制限
特性に対応した波形データを格納する場合と比較してＲ
ＯＭ４０の容量を大幅に削減することができ、同一機能
を小さい回路規模で実現することができる。
【００３０】（第３実施形態）図５は、本発明の第３実
施形態に係る波形発生装置の構成を示すブロック図であ
る。図５において、シンボル周期Ｔの信号系列が入力さ
れる入力端子９１は、シフトレジスタ１００に接続され
ている。シフトレジスタ１００は、入力されたシンボル
周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周
波数）に応じて順次シフトするものである。このシフト
レジスタ１００は、アドレス発生装置１０２ａに接続さ
れているとともに、スイッチ３ａを介してアドレス発生
装置１０２ｂに接続されている。また、第１および第２
の帯域制限特性でのデータ補間率に対応したクロック信
号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウント
するカウンタ１０１ａは、アドレス発生装置１０２ａに
接続されているとともに、スイッチ３ｂを介してアドレ
ス発生装置１０２ｂに接続されている。アドレス発生装
置１０２ａおよび１０２ｂは、それぞれシフトレジスタ
１００の出力およびカウンタ１０１ａの出力に応じてア
ドレスデータを発生させるものである。アドレス発生装
置１０２ａは、第１の帯域制限特性を有する第１の帯域
制限フィルタとしてのＲＯＭ１０３ａに接続されてい
る。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制
限された結果を示す波形データがｎビット（ｎは自然
数）精度で格納されている。このＲＯＭ１０３ａは、供
給されたデジタルデータをクロック信号ＣＬＫ２の周期
でアナログ信号に変換するＤ／Ａ変換器１０４ａに接続
されている。Ｄ／Ａ変換器１０４ａは、切換えスイッチ
５の一方の被選択端子に接続されているとともに、スイ
ッチ４を介してアナログ加算器５１に接続されている。
一方、アドレス発生装置１０２ｂは、ＲＯＭ４０に接続
されている。ＲＯＭ４０には、第１の帯域制限特性で帯
域制限された結果を示す波形データと第２の帯域制限特
性で帯域制限された結果を示す波形データとの差分デー
タがｋビット（ｋは自然数であり、ｋ＜＜ｎ）精度で格
納されている。このＲＯＭ４０は、供給されたデジタル
データをクロック信号ＣＬＫ２の周期でアナログ信号に
変換するＤ／Ａ変換器５０に接続されている。Ｄ／Ａ変
換器５０はアナログ加算器５１に接続されており、該ア
ナログ加算器５１は切換えスイッチ５の他方の被選択端
子に接続されている。切換えスイッチ５の選択端子は、
折り返しノイズを除去するためのポストフィルタ１０５
ａに接続されており、該ポストフィルタ１０５ａは出力
端子９６に接続されている。
施形態に係る波形発生装置の構成を示すブロック図であ
る。図５において、シンボル周期Ｔの信号系列が入力さ
れる入力端子９１は、シフトレジスタ１００に接続され
ている。シフトレジスタ１００は、入力されたシンボル
周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周
波数）に応じて順次シフトするものである。このシフト
レジスタ１００は、アドレス発生装置１０２ａに接続さ
れているとともに、スイッチ３ａを介してアドレス発生
装置１０２ｂに接続されている。また、第１および第２
の帯域制限特性でのデータ補間率に対応したクロック信
号ＣＬＫ２（ＣＬＫ１の自然数倍の周波数）をカウント
するカウンタ１０１ａは、アドレス発生装置１０２ａに
接続されているとともに、スイッチ３ｂを介してアドレ
ス発生装置１０２ｂに接続されている。アドレス発生装
置１０２ａおよび１０２ｂは、それぞれシフトレジスタ
１００の出力およびカウンタ１０１ａの出力に応じてア
ドレスデータを発生させるものである。アドレス発生装
置１０２ａは、第１の帯域制限特性を有する第１の帯域
制限フィルタとしてのＲＯＭ１０３ａに接続されてい
る。ＲＯＭ１０３ａには、第１の帯域制限特性で帯域制
限された結果を示す波形データがｎビット（ｎは自然
数）精度で格納されている。このＲＯＭ１０３ａは、供
給されたデジタルデータをクロック信号ＣＬＫ２の周期
でアナログ信号に変換するＤ／Ａ変換器１０４ａに接続
されている。Ｄ／Ａ変換器１０４ａは、切換えスイッチ
５の一方の被選択端子に接続されているとともに、スイ
ッチ４を介してアナログ加算器５１に接続されている。
一方、アドレス発生装置１０２ｂは、ＲＯＭ４０に接続
されている。ＲＯＭ４０には、第１の帯域制限特性で帯
域制限された結果を示す波形データと第２の帯域制限特
性で帯域制限された結果を示す波形データとの差分デー
タがｋビット（ｋは自然数であり、ｋ＜＜ｎ）精度で格
納されている。このＲＯＭ４０は、供給されたデジタル
データをクロック信号ＣＬＫ２の周期でアナログ信号に
変換するＤ／Ａ変換器５０に接続されている。Ｄ／Ａ変
換器５０はアナログ加算器５１に接続されており、該ア
ナログ加算器５１は切換えスイッチ５の他方の被選択端
子に接続されている。切換えスイッチ５の選択端子は、
折り返しノイズを除去するためのポストフィルタ１０５
ａに接続されており、該ポストフィルタ１０５ａは出力
端子９６に接続されている。
【００３１】次に、第１の帯域制限特性が要求される場
合の動作について説明する。この場合には、アドレス発
生装置１０２ｂ、ＲＯＭ４０、Ｄ／Ａ変換器５０、およ
びアナログ加算器５１は動作させない。入力端子９１か
ら入力されたシンボル周期Ｔの信号系列はシフトレジス
タ１００に供給され、クロック信号ＣＬＫ１に応じて順
次シフトされる。アドレス発生装置１０２ａには、この
シフトレジスタ１００からの出力が供給されるととも
に、クロック信号ＣＬＫ２をカウントするカウンタ１０
１ａからの出力が供給される。アドレス発生装置１０２
ａでは、シフトレジスタ１００からの出力およびカウン
タ１０１ａからの出力に応じてアドレスデータが発生さ
れ、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３
ａからは、供給されたアドレスデータに応じて、予め格
納された波形データが読み出され、ｎビットのデジタル
データとして出力される。このデジタルデータは、Ｄ／
Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａ
では、供給されたデジタルデータがクロック信号ＣＬＫ
２の周期でアナログ信号に変換され、このアナログ信号
が切換えスイッチ５を介してポストフィルタ１０５ａに
供給される。ポストフィルタ１０５ａでは、供給された
アナログ信号から折り返しノイズが除去され、その結果
得られた信号が出力端子９６から、第１の帯域制限特性
で帯域制限された信号として出力されるようになってい
る。なお、スイッチ３ａ、３ｂおよび４は開かれたまま
である。
合の動作について説明する。この場合には、アドレス発
生装置１０２ｂ、ＲＯＭ４０、Ｄ／Ａ変換器５０、およ
びアナログ加算器５１は動作させない。入力端子９１か
ら入力されたシンボル周期Ｔの信号系列はシフトレジス
タ１００に供給され、クロック信号ＣＬＫ１に応じて順
次シフトされる。アドレス発生装置１０２ａには、この
シフトレジスタ１００からの出力が供給されるととも
に、クロック信号ＣＬＫ２をカウントするカウンタ１０
１ａからの出力が供給される。アドレス発生装置１０２
ａでは、シフトレジスタ１００からの出力およびカウン
タ１０１ａからの出力に応じてアドレスデータが発生さ
れ、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３
ａからは、供給されたアドレスデータに応じて、予め格
納された波形データが読み出され、ｎビットのデジタル
データとして出力される。このデジタルデータは、Ｄ／
Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａ
では、供給されたデジタルデータがクロック信号ＣＬＫ
２の周期でアナログ信号に変換され、このアナログ信号
が切換えスイッチ５を介してポストフィルタ１０５ａに
供給される。ポストフィルタ１０５ａでは、供給された
アナログ信号から折り返しノイズが除去され、その結果
得られた信号が出力端子９６から、第１の帯域制限特性
で帯域制限された信号として出力されるようになってい
る。なお、スイッチ３ａ、３ｂおよび４は開かれたまま
である。
【００３２】続いて、第２の帯域制限特性が要求される
場合の動作について説明する。この場合には、スイッチ
３ａ、３ｂおよび４が閉じられる。また、切換えスイッ
チ５が図中下側の被選択端子側に切換えられる。入力端
子９１から入力されたシンボル周期Ｔの信号系列はシフ
トレジスタ１００に供給され、クロック信号ＣＬＫ１に
応じて順次シフトされる。アドレス発生装置１０２ａに
は、このシフトレジスタ１００からの出力が供給される
とともに、クロック信号ＣＬＫ２をカウントするカウン
タ１０１ａからの出力が供給される。アドレス発生装置
１０２ａでは、シフトレジスタ１００からの出力および
カウンタ１０１ａからの出力に応じてアドレスデータが
発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ
１０３ａからは、供給されたアドレスデータに応じて、
予め格納された波形データが読み出され、ｎビットのデ
ジタルデータとして出力される。このデジタルデータ
は、Ｄ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器
１０４ａでは、供給されたデジタルデータがクロック信
号ＣＬＫ２の周期でアナログ信号に変換され、このアナ
ログ信号がスイッチ４を介してアナログ加算器５１に供
給される。一方、アドレス発生装置１０２ｂには、シフ
トレジスタ１００からの出力がスイッチ３ａを介して供
給されるとともに、カウンタ１０１ａからの出力がスイ
ッチ３ｂを介して供給される。アドレス発生装置１０２
ｂでは、シフトレジスタ１００からの出力およびカウン
タ１０１ａからの出力に応じてアドレスデータが発生さ
れ、これがＲＯＭ４０に供給される。ＲＯＭ４０から
は、供給されたアドレスデータに応じて、予め格納され
た差分データが読み出され、ｋビットのデジタルデータ
として出力される。このデジタルデータは、Ｄ／Ａ変換
器５０に供給される。Ｄ／Ａ変換器５０では、供給され
たデジタルデータがクロック信号ＣＬＫ２の周期でアナ
ログ信号に変換され、このアナログ信号がアナログ加算
器５１に供給される。アナログ加算器５１では、Ｄ／Ａ
変換器１０４ａからの波形データに基づくアナログ信号
とＤ／Ａ変換器５０からの差分データに基づくアナログ
信号との加算処理が行われ、この加算結果が切換えスイ
ッチ５を介してポストフィルタ１０５ａに供給される。
ポストフィルタ１０５ａでは、供給された加算結果から
折り返しノイズが除去され、その結果得られた信号が出
力端子９６から、第２の帯域制限特性で帯域制限された
信号として出力されるようになっている。
場合の動作について説明する。この場合には、スイッチ
３ａ、３ｂおよび４が閉じられる。また、切換えスイッ
チ５が図中下側の被選択端子側に切換えられる。入力端
子９１から入力されたシンボル周期Ｔの信号系列はシフ
トレジスタ１００に供給され、クロック信号ＣＬＫ１に
応じて順次シフトされる。アドレス発生装置１０２ａに
は、このシフトレジスタ１００からの出力が供給される
とともに、クロック信号ＣＬＫ２をカウントするカウン
タ１０１ａからの出力が供給される。アドレス発生装置
１０２ａでは、シフトレジスタ１００からの出力および
カウンタ１０１ａからの出力に応じてアドレスデータが
発生され、これがＲＯＭ１０３ａに供給される。ＲＯＭ
１０３ａからは、供給されたアドレスデータに応じて、
予め格納された波形データが読み出され、ｎビットのデ
ジタルデータとして出力される。このデジタルデータ
は、Ｄ／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器
１０４ａでは、供給されたデジタルデータがクロック信
号ＣＬＫ２の周期でアナログ信号に変換され、このアナ
ログ信号がスイッチ４を介してアナログ加算器５１に供
給される。一方、アドレス発生装置１０２ｂには、シフ
トレジスタ１００からの出力がスイッチ３ａを介して供
給されるとともに、カウンタ１０１ａからの出力がスイ
ッチ３ｂを介して供給される。アドレス発生装置１０２
ｂでは、シフトレジスタ１００からの出力およびカウン
タ１０１ａからの出力に応じてアドレスデータが発生さ
れ、これがＲＯＭ４０に供給される。ＲＯＭ４０から
は、供給されたアドレスデータに応じて、予め格納され
た差分データが読み出され、ｋビットのデジタルデータ
として出力される。このデジタルデータは、Ｄ／Ａ変換
器５０に供給される。Ｄ／Ａ変換器５０では、供給され
たデジタルデータがクロック信号ＣＬＫ２の周期でアナ
ログ信号に変換され、このアナログ信号がアナログ加算
器５１に供給される。アナログ加算器５１では、Ｄ／Ａ
変換器１０４ａからの波形データに基づくアナログ信号
とＤ／Ａ変換器５０からの差分データに基づくアナログ
信号との加算処理が行われ、この加算結果が切換えスイ
ッチ５を介してポストフィルタ１０５ａに供給される。
ポストフィルタ１０５ａでは、供給された加算結果から
折り返しノイズが除去され、その結果得られた信号が出
力端子９６から、第２の帯域制限特性で帯域制限された
信号として出力されるようになっている。
【００３３】本実施形態の波形発生装置によれば、ＲＯ
Ｍ４０には差分データを格納しており、第２の帯域制限
特性に対応した波形データを格納する場合と比較してＲ
ＯＭ４０の容量を大幅に削減することができ、同一機能
を小さい回路規模で実現することができる。
Ｍ４０には差分データを格納しており、第２の帯域制限
特性に対応した波形データを格納する場合と比較してＲ
ＯＭ４０の容量を大幅に削減することができ、同一機能
を小さい回路規模で実現することができる。
【００３４】また、本実施形態の波形発生装置によれ
ば、ＲＯＭ１０３ａからの波形データとＲＯＭ４０から
の差分データをそれぞれアナログ信号に変換してから加
算するようにしているため、ＲＯＭ４０に格納する差分
データのビット精度とＤ／Ａ変換器５０の分解能を調整
することができる。従って、第２の帯域制限特性を有す
る波形発生装置を独立に設ける場合に比べて、Ｄ／Ａ変
換器５０の分解能を小さくすることができ、更に回路規
模を小さくすることができる。
ば、ＲＯＭ１０３ａからの波形データとＲＯＭ４０から
の差分データをそれぞれアナログ信号に変換してから加
算するようにしているため、ＲＯＭ４０に格納する差分
データのビット精度とＤ／Ａ変換器５０の分解能を調整
することができる。従って、第２の帯域制限特性を有す
る波形発生装置を独立に設ける場合に比べて、Ｄ／Ａ変
換器５０の分解能を小さくすることができ、更に回路規
模を小さくすることができる。
【００３５】（第４実施形態）図６は、本発明の第４実
施形態に係る波形発生装置の構成を示すブロック図であ
る。図６において、シンボル周期Ｔの信号系列が入力さ
れる入力端子９１は、シフトレジスタ１００に接続され
ている。シフトレジスタ１００は、入力されたシンボル
周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周
波数）に応じて順次シフトするものである。このシフト
レジスタ１００は、アドレス発生装置１０２ａに接続さ
れているとともに、スイッチ３を介してアドレス発生装
置６１に接続されている。また、第１の帯域制限特性で
のデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬ
Ｋ１の自然数倍の周波数）をカウントするカウンタ１０
１ａは、アドレス発生装置１０２ａに接続されている。
アドレス発生装置１０２ａは、シフトレジスタ１００の
出力およびカウンタ１０１ａの出力に応じてアドレスデ
ータを発生させるものである。アドレス発生装置１０２
ａは、第１の帯域制限特性を有する第１の帯域制限フィ
ルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ
１０３ａには、第１の帯域制限特性で帯域制限された結
果を示す波形データがｎビット（ｎは自然数）精度で、
クロック信号ＣＬＫ２に対応したデータ補間率で格納さ
れている。このＲＯＭ１０３ａは、供給されたデジタル
データをクロック信号ＣＬＫ２の周期でアナログ信号に
変換するＤ／Ａ変換器１０４ａに接続されている。Ｄ／
Ａ変換器１０４ａは、折り返しノイズを除去するための
ポストフィルタ１０５ａに接続されているとともに、ス
イッチ４を介してアナログ加算器５１に接続されてい
る。ポストフィルタ１０５ａは、切換えスイッチ５の一
方の被選択端子に接続されている。一方、第２の帯域制
限特性でのデータ補間率に対応したクロック信号ＣＬＫ
３（ＣＬＫ１の自然数倍の周波数）をカウントするカウ
ンタ６０は、アドレス発生装置６１に接続されている。
アドレス発生装置６１は、シフトレジスタ１００の出力
およびカウンタ６０の出力に応じてアドレスデータを発
生させるものである。アドレス発生装置６１は、ＲＯＭ
６２に接続されている。ＲＯＭ６２には、第１の帯域制
限特性で帯域制限された結果を示す波形データと第２の
帯域制限特性で帯域制限された結果を示す波形データと
の差分データがｋビット（ｋは自然数であり、ｋ＜＜
ｎ）精度で、クロック信号ＣＬＫ３に対応したデータ補
間率で格納されている。このＲＯＭ６２は、供給された
デジタルデータをクロック信号ＣＬＫ３の周期でアナロ
グ信号に変換するＤ／Ａ変換器５０に接続されている。
Ｄ／Ａ変換器５０はアナログ加算器５１に接続されてお
り、該アナログ加算器５１は、折り返しノイズを除去す
るためのポストフィルタ６３に接続されている。ポスト
フィルタ６３は、切換えスイッチ５の他方の被選択端子
に接続されている。切換えスイッチ５の選択端子は、出
力端子９６に接続されている。
施形態に係る波形発生装置の構成を示すブロック図であ
る。図６において、シンボル周期Ｔの信号系列が入力さ
れる入力端子９１は、シフトレジスタ１００に接続され
ている。シフトレジスタ１００は、入力されたシンボル
周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周
波数）に応じて順次シフトするものである。このシフト
レジスタ１００は、アドレス発生装置１０２ａに接続さ
れているとともに、スイッチ３を介してアドレス発生装
置６１に接続されている。また、第１の帯域制限特性で
のデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬ
Ｋ１の自然数倍の周波数）をカウントするカウンタ１０
１ａは、アドレス発生装置１０２ａに接続されている。
アドレス発生装置１０２ａは、シフトレジスタ１００の
出力およびカウンタ１０１ａの出力に応じてアドレスデ
ータを発生させるものである。アドレス発生装置１０２
ａは、第１の帯域制限特性を有する第１の帯域制限フィ
ルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ
１０３ａには、第１の帯域制限特性で帯域制限された結
果を示す波形データがｎビット（ｎは自然数）精度で、
クロック信号ＣＬＫ２に対応したデータ補間率で格納さ
れている。このＲＯＭ１０３ａは、供給されたデジタル
データをクロック信号ＣＬＫ２の周期でアナログ信号に
変換するＤ／Ａ変換器１０４ａに接続されている。Ｄ／
Ａ変換器１０４ａは、折り返しノイズを除去するための
ポストフィルタ１０５ａに接続されているとともに、ス
イッチ４を介してアナログ加算器５１に接続されてい
る。ポストフィルタ１０５ａは、切換えスイッチ５の一
方の被選択端子に接続されている。一方、第２の帯域制
限特性でのデータ補間率に対応したクロック信号ＣＬＫ
３（ＣＬＫ１の自然数倍の周波数）をカウントするカウ
ンタ６０は、アドレス発生装置６１に接続されている。
アドレス発生装置６１は、シフトレジスタ１００の出力
およびカウンタ６０の出力に応じてアドレスデータを発
生させるものである。アドレス発生装置６１は、ＲＯＭ
６２に接続されている。ＲＯＭ６２には、第１の帯域制
限特性で帯域制限された結果を示す波形データと第２の
帯域制限特性で帯域制限された結果を示す波形データと
の差分データがｋビット（ｋは自然数であり、ｋ＜＜
ｎ）精度で、クロック信号ＣＬＫ３に対応したデータ補
間率で格納されている。このＲＯＭ６２は、供給された
デジタルデータをクロック信号ＣＬＫ３の周期でアナロ
グ信号に変換するＤ／Ａ変換器５０に接続されている。
Ｄ／Ａ変換器５０はアナログ加算器５１に接続されてお
り、該アナログ加算器５１は、折り返しノイズを除去す
るためのポストフィルタ６３に接続されている。ポスト
フィルタ６３は、切換えスイッチ５の他方の被選択端子
に接続されている。切換えスイッチ５の選択端子は、出
力端子９６に接続されている。
【００３６】次に、第１の帯域制限特性が要求される場
合の動作について説明する。この場合には、カウンタ６
０、アドレス発生装置６１、ＲＯＭ６２、Ｄ／Ａ変換器
５０、アナログ加算器５１およびポストフィルタ６３は
動作させない。入力端子９１から入力されたシンボル周
期Ｔの信号系列はシフトレジスタ１００に供給され、ク
ロック信号ＣＬＫ１に応じて順次シフトされる。アドレ
ス発生装置１０２ａには、このシフトレジスタ１００か
らの出力が供給されるとともに、クロック信号ＣＬＫ２
をカウントするカウンタ１０１ａからの出力が供給され
る。アドレス発生装置１０２ａでは、シフトレジスタ１
００からの出力およびカウンタ１０１ａからの出力に応
じてアドレスデータが発生され、これがＲＯＭ１０３ａ
に供給される。ＲＯＭ１０３ａからは、供給されたアド
レスデータに応じて、予め格納された波形データが読み
出され、ｎビットのデジタルデータとして出力される。
このデジタルデータは、Ｄ／Ａ変換器１０４ａに供給さ
れる。Ｄ／Ａ変換器１０４ａでは、供給されたデジタル
データがクロック信号ＣＬＫ２の周期でアナログ信号に
変換され、このアナログ信号がポストフィルタ１０５ａ
に供給される。ポストフィルタ１０５ａでは、供給され
たアナログ信号から折り返しノイズが除去され、その結
果得られた信号が切換えスイッチ５を介して出力端子９
６から、第１の帯域制限特性で帯域制限された信号とし
て出力されるようになっている。なお、スイッチ３およ
び４は開かれたままである。
合の動作について説明する。この場合には、カウンタ６
０、アドレス発生装置６１、ＲＯＭ６２、Ｄ／Ａ変換器
５０、アナログ加算器５１およびポストフィルタ６３は
動作させない。入力端子９１から入力されたシンボル周
期Ｔの信号系列はシフトレジスタ１００に供給され、ク
ロック信号ＣＬＫ１に応じて順次シフトされる。アドレ
ス発生装置１０２ａには、このシフトレジスタ１００か
らの出力が供給されるとともに、クロック信号ＣＬＫ２
をカウントするカウンタ１０１ａからの出力が供給され
る。アドレス発生装置１０２ａでは、シフトレジスタ１
００からの出力およびカウンタ１０１ａからの出力に応
じてアドレスデータが発生され、これがＲＯＭ１０３ａ
に供給される。ＲＯＭ１０３ａからは、供給されたアド
レスデータに応じて、予め格納された波形データが読み
出され、ｎビットのデジタルデータとして出力される。
このデジタルデータは、Ｄ／Ａ変換器１０４ａに供給さ
れる。Ｄ／Ａ変換器１０４ａでは、供給されたデジタル
データがクロック信号ＣＬＫ２の周期でアナログ信号に
変換され、このアナログ信号がポストフィルタ１０５ａ
に供給される。ポストフィルタ１０５ａでは、供給され
たアナログ信号から折り返しノイズが除去され、その結
果得られた信号が切換えスイッチ５を介して出力端子９
６から、第１の帯域制限特性で帯域制限された信号とし
て出力されるようになっている。なお、スイッチ３およ
び４は開かれたままである。
【００３７】続いて、第２の帯域制限特性が要求される
場合の動作について説明する。この場合には、スイッチ
３および４が閉じられる。また、切換えスイッチ５が図
中下側の被選択端子側に切換えられる。入力端子９１か
ら入力されたシンボル周期Ｔの信号系列はシフトレジス
タ１００に供給され、クロック信号ＣＬＫ１に応じて順
次シフトされる。アドレス発生装置１０２ａには、この
シフトレジスタ１００からの出力が供給されるととも
に、クロック信号ＣＬＫ２をカウントするカウンタ１０
１ａからの出力が供給される。アドレス発生装置１０２
ａでは、シフトレジスタ１００からの出力およびカウン
タ１０１ａからの出力に応じてアドレスデータが発生さ
れ、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３
ａからは、供給されたアドレスデータに応じて、予め格
納された波形データが読み出され、ｎビットのデジタル
データとして出力される。このデジタルデータは、Ｄ／
Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａ
では、供給されたデジタルデータがクロック信号ＣＬＫ
２の周期でアナログ信号に変換され、このアナログ信号
がスイッチ４を介してアナログ加算器５１に供給され
る。一方、アドレス発生装置６１には、シフトレジスタ
１００からの出力がスイッチ３を介して供給されるとと
もに、クロック信号ＣＬＫ３をカウントするカウンタ６
０からの出力が供給される。アドレス発生装置６１で
は、シフトレジスタ１００からの出力およびカウンタ６
０からの出力に応じてアドレスデータが発生され、これ
がＲＯＭ６２に供給される。ＲＯＭ６２からは、供給さ
れたアドレスデータに応じて、予め格納された差分デー
タが読み出され、ｋビットのデジタルデータとして出力
される。このデジタルデータは、Ｄ／Ａ変換器５０に供
給される。Ｄ／Ａ変換器５０では、供給されたデジタル
データがクロック信号ＣＬＫ３の周期でアナログ信号に
変換され、このアナログ信号がアナログ加算器５１に供
給される。アナログ加算器５１では、Ｄ／Ａ変換器１０
４ａからの波形データに基づくアナログ信号とＤ／Ａ変
換器５０からの差分データに基づくアナログ信号との加
算処理が行われ、この加算結果がポストフィルタ６３に
供給される。ポストフィルタ６３では、供給された加算
結果から折り返しノイズが除去され、その結果得られた
信号が切換えスイッチ５を介して出力端子９６から、第
２の帯域制限特性で帯域制限された信号として出力され
るようになっている。
場合の動作について説明する。この場合には、スイッチ
３および４が閉じられる。また、切換えスイッチ５が図
中下側の被選択端子側に切換えられる。入力端子９１か
ら入力されたシンボル周期Ｔの信号系列はシフトレジス
タ１００に供給され、クロック信号ＣＬＫ１に応じて順
次シフトされる。アドレス発生装置１０２ａには、この
シフトレジスタ１００からの出力が供給されるととも
に、クロック信号ＣＬＫ２をカウントするカウンタ１０
１ａからの出力が供給される。アドレス発生装置１０２
ａでは、シフトレジスタ１００からの出力およびカウン
タ１０１ａからの出力に応じてアドレスデータが発生さ
れ、これがＲＯＭ１０３ａに供給される。ＲＯＭ１０３
ａからは、供給されたアドレスデータに応じて、予め格
納された波形データが読み出され、ｎビットのデジタル
データとして出力される。このデジタルデータは、Ｄ／
Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４ａ
では、供給されたデジタルデータがクロック信号ＣＬＫ
２の周期でアナログ信号に変換され、このアナログ信号
がスイッチ４を介してアナログ加算器５１に供給され
る。一方、アドレス発生装置６１には、シフトレジスタ
１００からの出力がスイッチ３を介して供給されるとと
もに、クロック信号ＣＬＫ３をカウントするカウンタ６
０からの出力が供給される。アドレス発生装置６１で
は、シフトレジスタ１００からの出力およびカウンタ６
０からの出力に応じてアドレスデータが発生され、これ
がＲＯＭ６２に供給される。ＲＯＭ６２からは、供給さ
れたアドレスデータに応じて、予め格納された差分デー
タが読み出され、ｋビットのデジタルデータとして出力
される。このデジタルデータは、Ｄ／Ａ変換器５０に供
給される。Ｄ／Ａ変換器５０では、供給されたデジタル
データがクロック信号ＣＬＫ３の周期でアナログ信号に
変換され、このアナログ信号がアナログ加算器５１に供
給される。アナログ加算器５１では、Ｄ／Ａ変換器１０
４ａからの波形データに基づくアナログ信号とＤ／Ａ変
換器５０からの差分データに基づくアナログ信号との加
算処理が行われ、この加算結果がポストフィルタ６３に
供給される。ポストフィルタ６３では、供給された加算
結果から折り返しノイズが除去され、その結果得られた
信号が切換えスイッチ５を介して出力端子９６から、第
２の帯域制限特性で帯域制限された信号として出力され
るようになっている。
【００３８】本実施形態の波形発生装置によれば、ＲＯ
Ｍ６２には差分データを格納しており、第２の帯域制限
特性に対応した波形データを格納する場合と比較してＲ
ＯＭ６２の容量を大幅に削減することができ、同一機能
を小さい回路規模で実現することができる。
Ｍ６２には差分データを格納しており、第２の帯域制限
特性に対応した波形データを格納する場合と比較してＲ
ＯＭ６２の容量を大幅に削減することができ、同一機能
を小さい回路規模で実現することができる。
【００３９】また、本実施形態の波形発生装置によれ
ば、ＲＯＭ１０３ａからの波形データとＲＯＭ６２から
の差分データをそれぞれアナログ信号に変換してから加
算するようにしているため、ＲＯＭ６２に格納する差分
データのビット精度とデータ補間率、Ｄ／Ａ変換器５０
の分解能と入力クロック信号を調整することができる。
従って、第２の帯域制限特性を有する波形発生装置を独
立に設ける場合に比べて、Ｄ／Ａ変換器５０の分解能を
小さくすることができ、更に回路規模を小さくすること
ができる。
ば、ＲＯＭ１０３ａからの波形データとＲＯＭ６２から
の差分データをそれぞれアナログ信号に変換してから加
算するようにしているため、ＲＯＭ６２に格納する差分
データのビット精度とデータ補間率、Ｄ／Ａ変換器５０
の分解能と入力クロック信号を調整することができる。
従って、第２の帯域制限特性を有する波形発生装置を独
立に設ける場合に比べて、Ｄ／Ａ変換器５０の分解能を
小さくすることができ、更に回路規模を小さくすること
ができる。
【００４０】（第５実施形態）図７は、本発明の第５実
施形態に係る波形発生装置の構成を示すブロック図であ
る。図７において、シンボル周期Ｔの信号系列が入力さ
れる入力端子９１は、シフトレジスタ１００に接続され
ている。シフトレジスタ１００は、入力されたシンボル
周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周
波数）に応じて順次シフトするものである。このシフト
レジスタ１００は、アドレス発生装置１０２ａに接続さ
れているとともに、スイッチ３を介してアドレス発生装
置６１に接続されている。また、第１の帯域制限特性で
のデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬ
Ｋ１の自然数倍の周波数）をカウントするカウンタ１０
１ａは、アドレス発生装置１０２ａに接続されている。
アドレス発生装置１０２ａは、シフトレジスタ１００の
出力およびカウンタ１０１ａの出力に応じてアドレスデ
ータを発生させるものである。アドレス発生装置１０２
ａは、第１の帯域制限特性を有する第１の帯域制限フィ
ルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ
１０３ａには、第１の帯域制限特性で帯域制限された結
果を示す波形データがｎビット（ｎは自然数）精度で、
クロック信号ＣＬＫ２に対応したデータ補間率で格納さ
れている。このＲＯＭ１０３ａは、切換えスイッチ７２
の一方の被選択端子に接続されているとともに、スイッ
チ４を介して補間フィルタ７０に接続されている。補間
フィルタ７０は、ＲＯＭ１０３ａから出力される波形デ
ータの、クロック信号ＣＬＫ２に対応したデータ補間率
をクロック信号ＣＬＫ３に対応したデータ補間率に変換
するフィルタである。この補間フィルタ７０は、デジタ
ル加算器７１に接続されている。一方、第２の帯域制限
特性でのデータ補間率に対応したクロック信号ＣＬＫ３
（ＣＬＫ１の自然数倍の周波数）をカウントするカウン
タ６０は、アドレス発生装置６１に接続されている。ア
ドレス発生装置６１は、シフトレジスタ１００の出力お
よびカウンタ６０の出力に応じてアドレスデータを発生
させるものである。アドレス発生装置６１は、ＲＯＭ６
２に接続されている。ＲＯＭ６２には、第１の帯域制限
特性で帯域制限された結果を示す波形データと第２の帯
域制限特性で帯域制限された結果を示す波形データとの
差分データがｋビット（ｋは自然数であり、ｋ＜＜ｎ）
精度で、クロック信号ＣＬＫ３に対応したデータ補間率
で格納されている。このＲＯＭ６２はデジタル加算器７
１に接続されており、該デジタル加算器７１は切換えス
イッチ７２の他方の被選択端子に接続されている。切換
えスイッチ７２の選択端子はＤ／Ａ変換器１０４ａに接
続されている。Ｄ／Ａ変換器１０４ａには、該Ｄ／Ａ変
換器１０４ａにクロック信号ＣＬＫ２およびＣＬＫ３の
いずれか一方を供給するための切換えスイッチ７３が接
続されている。Ｄ／Ａ変換器１０４ａは、供給されたデ
ジタルデータを切換えスイッチ７３からのクロック信号
の周期でアナログ信号に変換するものである。このＤ／
Ａ変換器１０４ａは、クロック信号ＣＬＫ２に対応した
データ補間率で発生する折り返しノイズを除去するため
のポストフィルタ１０５ａに接続されているとともに、
スイッチ７４を介してクロック信号ＣＬＫ３に対応した
データ補間率で発生する折り返しノイズを除去するため
のポストフィルタ６３に接続されている。ポストフィル
タ１０５ａは、切換えスイッチ５の一方の被選択端子に
接続されており、ポストフィルタ６３は、切換えスイッ
チ５の他方の被選択端子に接続されている。切換えスイ
ッチ５の選択端子は、出力端子９６に接続されている。
施形態に係る波形発生装置の構成を示すブロック図であ
る。図７において、シンボル周期Ｔの信号系列が入力さ
れる入力端子９１は、シフトレジスタ１００に接続され
ている。シフトレジスタ１００は、入力されたシンボル
周期Ｔの信号系列をクロック信号ＣＬＫ１（１／Ｔの周
波数）に応じて順次シフトするものである。このシフト
レジスタ１００は、アドレス発生装置１０２ａに接続さ
れているとともに、スイッチ３を介してアドレス発生装
置６１に接続されている。また、第１の帯域制限特性で
のデータ補間率に対応したクロック信号ＣＬＫ２（ＣＬ
Ｋ１の自然数倍の周波数）をカウントするカウンタ１０
１ａは、アドレス発生装置１０２ａに接続されている。
アドレス発生装置１０２ａは、シフトレジスタ１００の
出力およびカウンタ１０１ａの出力に応じてアドレスデ
ータを発生させるものである。アドレス発生装置１０２
ａは、第１の帯域制限特性を有する第１の帯域制限フィ
ルタとしてのＲＯＭ１０３ａに接続されている。ＲＯＭ
１０３ａには、第１の帯域制限特性で帯域制限された結
果を示す波形データがｎビット（ｎは自然数）精度で、
クロック信号ＣＬＫ２に対応したデータ補間率で格納さ
れている。このＲＯＭ１０３ａは、切換えスイッチ７２
の一方の被選択端子に接続されているとともに、スイッ
チ４を介して補間フィルタ７０に接続されている。補間
フィルタ７０は、ＲＯＭ１０３ａから出力される波形デ
ータの、クロック信号ＣＬＫ２に対応したデータ補間率
をクロック信号ＣＬＫ３に対応したデータ補間率に変換
するフィルタである。この補間フィルタ７０は、デジタ
ル加算器７１に接続されている。一方、第２の帯域制限
特性でのデータ補間率に対応したクロック信号ＣＬＫ３
（ＣＬＫ１の自然数倍の周波数）をカウントするカウン
タ６０は、アドレス発生装置６１に接続されている。ア
ドレス発生装置６１は、シフトレジスタ１００の出力お
よびカウンタ６０の出力に応じてアドレスデータを発生
させるものである。アドレス発生装置６１は、ＲＯＭ６
２に接続されている。ＲＯＭ６２には、第１の帯域制限
特性で帯域制限された結果を示す波形データと第２の帯
域制限特性で帯域制限された結果を示す波形データとの
差分データがｋビット（ｋは自然数であり、ｋ＜＜ｎ）
精度で、クロック信号ＣＬＫ３に対応したデータ補間率
で格納されている。このＲＯＭ６２はデジタル加算器７
１に接続されており、該デジタル加算器７１は切換えス
イッチ７２の他方の被選択端子に接続されている。切換
えスイッチ７２の選択端子はＤ／Ａ変換器１０４ａに接
続されている。Ｄ／Ａ変換器１０４ａには、該Ｄ／Ａ変
換器１０４ａにクロック信号ＣＬＫ２およびＣＬＫ３の
いずれか一方を供給するための切換えスイッチ７３が接
続されている。Ｄ／Ａ変換器１０４ａは、供給されたデ
ジタルデータを切換えスイッチ７３からのクロック信号
の周期でアナログ信号に変換するものである。このＤ／
Ａ変換器１０４ａは、クロック信号ＣＬＫ２に対応した
データ補間率で発生する折り返しノイズを除去するため
のポストフィルタ１０５ａに接続されているとともに、
スイッチ７４を介してクロック信号ＣＬＫ３に対応した
データ補間率で発生する折り返しノイズを除去するため
のポストフィルタ６３に接続されている。ポストフィル
タ１０５ａは、切換えスイッチ５の一方の被選択端子に
接続されており、ポストフィルタ６３は、切換えスイッ
チ５の他方の被選択端子に接続されている。切換えスイ
ッチ５の選択端子は、出力端子９６に接続されている。
【００４１】次に、第１の帯域制限特性が要求される場
合の動作について説明する。この場合には、カウンタ６
０、アドレス発生装置６１、ＲＯＭ６２、補間フィルタ
７０、デジタル加算器７１およびポストフィルタ６３は
動作させない。入力端子９１から入力されたシンボル周
期Ｔの信号系列はシフトレジスタ１００に供給され、ク
ロック信号ＣＬＫ１に応じて順次シフトされる。アドレ
ス発生装置１０２ａには、このシフトレジスタ１００か
らの出力が供給されるとともに、クロック信号ＣＬＫ２
をカウントするカウンタ１０１ａからの出力が供給され
る。アドレス発生装置１０２ａでは、シフトレジスタ１
００からの出力およびカウンタ１０１ａからの出力に応
じてアドレスデータが発生され、これがＲＯＭ１０３ａ
に供給される。ＲＯＭ１０３ａからは、供給されたアド
レスデータに応じて、予め格納された波形データが読み
出され、ｎビットのデジタルデータとして出力される。
このデジタルデータは、切換えスイッチ７２を介してＤ
／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４
ａでは、供給されたデジタルデータが切換えスイッチ７
３からのクロック信号ＣＬＫ２の周期でアナログ信号に
変換され、このアナログ信号がポストフィルタ１０５ａ
に供給される。ポストフィルタ１０５ａでは、供給され
たアナログ信号から折り返しノイズが除去され、その結
果得られた信号が切換えスイッチ５を介して出力端子９
６から、第１の帯域制限特性で帯域制限された信号とし
て出力されるようになっている。なお、スイッチ３、４
および７４は開かれたままである。
合の動作について説明する。この場合には、カウンタ６
０、アドレス発生装置６１、ＲＯＭ６２、補間フィルタ
７０、デジタル加算器７１およびポストフィルタ６３は
動作させない。入力端子９１から入力されたシンボル周
期Ｔの信号系列はシフトレジスタ１００に供給され、ク
ロック信号ＣＬＫ１に応じて順次シフトされる。アドレ
ス発生装置１０２ａには、このシフトレジスタ１００か
らの出力が供給されるとともに、クロック信号ＣＬＫ２
をカウントするカウンタ１０１ａからの出力が供給され
る。アドレス発生装置１０２ａでは、シフトレジスタ１
００からの出力およびカウンタ１０１ａからの出力に応
じてアドレスデータが発生され、これがＲＯＭ１０３ａ
に供給される。ＲＯＭ１０３ａからは、供給されたアド
レスデータに応じて、予め格納された波形データが読み
出され、ｎビットのデジタルデータとして出力される。
このデジタルデータは、切換えスイッチ７２を介してＤ
／Ａ変換器１０４ａに供給される。Ｄ／Ａ変換器１０４
ａでは、供給されたデジタルデータが切換えスイッチ７
３からのクロック信号ＣＬＫ２の周期でアナログ信号に
変換され、このアナログ信号がポストフィルタ１０５ａ
に供給される。ポストフィルタ１０５ａでは、供給され
たアナログ信号から折り返しノイズが除去され、その結
果得られた信号が切換えスイッチ５を介して出力端子９
６から、第１の帯域制限特性で帯域制限された信号とし
て出力されるようになっている。なお、スイッチ３、４
および７４は開かれたままである。
【００４２】続いて、第２の帯域制限特性が要求される
場合の動作について説明する。この場合には、スイッチ
３、４および７４が閉じられる。また、切換えスイッチ
７２が図中下側の被選択端子側に切換えられ、切換えス
イッチ７３が図中右側の被選択端子側に切換えられると
ともに、切換えスイッチ５が図中下側の被選択端子側に
切換えられる。入力端子９１から入力されたシンボル周
期Ｔの信号系列はシフトレジスタ１００に供給され、ク
ロック信号ＣＬＫ１に応じて順次シフトされる。アドレ
ス発生装置１０２ａには、このシフトレジスタ１００か
らの出力が供給されるとともに、クロック信号ＣＬＫ２
をカウントするカウンタ１０１ａからの出力が供給され
る。アドレス発生装置１０２ａでは、シフトレジスタ１
００からの出力およびカウンタ１０１ａからの出力に応
じてアドレスデータが発生され、これがＲＯＭ１０３ａ
に供給される。ＲＯＭ１０３ａからは、供給されたアド
レスデータに応じて、予め格納された波形データが読み
出され、ｎビットのデジタルデータとして出力される。
このデジタルデータは、スイッチ４を介して補間フィル
タ７０に供給され、クロック信号ＣＬＫ２に対応したデ
ータ補間率がクロック信号ＣＬＫ３に対応したデータ補
間率に変換される。データ補間率が変換されたデータ
は、デジタル加算器７１に供給される。一方、アドレス
発生装置６１には、シフトレジスタ１００からの出力が
スイッチ３を介して供給されるとともに、クロック信号
ＣＬＫ３をカウントするカウンタ６０からの出力が供給
される。アドレス発生装置６１では、シフトレジスタ１
００からの出力およびカウンタ６０からの出力に応じて
アドレスデータが発生され、これがＲＯＭ６２に供給さ
れる。ＲＯＭ６２からは、供給されたアドレスデータに
応じて、予め格納された差分データが読み出され、ｋビ
ットのデジタルデータとして出力される。このデジタル
データはデジタル加算器７１に供給される。デジタル加
算器７１では、補間フィルタ７０からのデータ補間率が
変換された波形データとＲＯＭ６２からの差分データと
の加算処理が行われ、この加算結果が切換えスイッチ７
２を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ
変換器１０４ａでは、供給された加算結果（デジタルデ
ータ）が切換えスイッチ７３からのクロック信号ＣＬＫ
３の周期でアナログ信号に変換され、このアナログ信号
がスイッチ７４を介してポストフィルタ６３に供給され
る。ポストフィルタ６３では、供給されたアナログ信号
から折り返しノイズが除去され、その結果得られた信号
が切換えスイッチ５を介して出力端子９６から、第２の
帯域制限特性で帯域制限された信号として出力されるよ
うになっている。
場合の動作について説明する。この場合には、スイッチ
３、４および７４が閉じられる。また、切換えスイッチ
７２が図中下側の被選択端子側に切換えられ、切換えス
イッチ７３が図中右側の被選択端子側に切換えられると
ともに、切換えスイッチ５が図中下側の被選択端子側に
切換えられる。入力端子９１から入力されたシンボル周
期Ｔの信号系列はシフトレジスタ１００に供給され、ク
ロック信号ＣＬＫ１に応じて順次シフトされる。アドレ
ス発生装置１０２ａには、このシフトレジスタ１００か
らの出力が供給されるとともに、クロック信号ＣＬＫ２
をカウントするカウンタ１０１ａからの出力が供給され
る。アドレス発生装置１０２ａでは、シフトレジスタ１
００からの出力およびカウンタ１０１ａからの出力に応
じてアドレスデータが発生され、これがＲＯＭ１０３ａ
に供給される。ＲＯＭ１０３ａからは、供給されたアド
レスデータに応じて、予め格納された波形データが読み
出され、ｎビットのデジタルデータとして出力される。
このデジタルデータは、スイッチ４を介して補間フィル
タ７０に供給され、クロック信号ＣＬＫ２に対応したデ
ータ補間率がクロック信号ＣＬＫ３に対応したデータ補
間率に変換される。データ補間率が変換されたデータ
は、デジタル加算器７１に供給される。一方、アドレス
発生装置６１には、シフトレジスタ１００からの出力が
スイッチ３を介して供給されるとともに、クロック信号
ＣＬＫ３をカウントするカウンタ６０からの出力が供給
される。アドレス発生装置６１では、シフトレジスタ１
００からの出力およびカウンタ６０からの出力に応じて
アドレスデータが発生され、これがＲＯＭ６２に供給さ
れる。ＲＯＭ６２からは、供給されたアドレスデータに
応じて、予め格納された差分データが読み出され、ｋビ
ットのデジタルデータとして出力される。このデジタル
データはデジタル加算器７１に供給される。デジタル加
算器７１では、補間フィルタ７０からのデータ補間率が
変換された波形データとＲＯＭ６２からの差分データと
の加算処理が行われ、この加算結果が切換えスイッチ７
２を介してＤ／Ａ変換器１０４ａに供給される。Ｄ／Ａ
変換器１０４ａでは、供給された加算結果（デジタルデ
ータ）が切換えスイッチ７３からのクロック信号ＣＬＫ
３の周期でアナログ信号に変換され、このアナログ信号
がスイッチ７４を介してポストフィルタ６３に供給され
る。ポストフィルタ６３では、供給されたアナログ信号
から折り返しノイズが除去され、その結果得られた信号
が切換えスイッチ５を介して出力端子９６から、第２の
帯域制限特性で帯域制限された信号として出力されるよ
うになっている。
【００４３】本実施形態の波形発生装置によれば、ＲＯ
Ｍ６２には差分データを格納しており、第２の帯域制限
特性に対応した波形データを格納する場合と比較してＲ
ＯＭ６２の容量を大幅に削減することができ、同一機能
を小さい回路規模で実現することができる。
Ｍ６２には差分データを格納しており、第２の帯域制限
特性に対応した波形データを格納する場合と比較してＲ
ＯＭ６２の容量を大幅に削減することができ、同一機能
を小さい回路規模で実現することができる。
【００４４】また、本実施形態の波形発生装置によれ
ば、補間フィルタ７０を挿入することにより、Ｄ／Ａ変
換器１０４ａを共有できるようにしているため、第２の
帯域制限特性を有する波形発生装置を独立に設ける場合
に比べて、更に回路規模を小さくすることができる。
ば、補間フィルタ７０を挿入することにより、Ｄ／Ａ変
換器１０４ａを共有できるようにしているため、第２の
帯域制限特性を有する波形発生装置を独立に設ける場合
に比べて、更に回路規模を小さくすることができる。
【００４５】なお、本実施形態では、ＲＯＭ１０３ａか
ら出力される波形データについて、クロック信号ＣＬＫ
２に対応したデータ補間率をクロック信号ＣＬＫ３に対
応したデータ補間率に変換する補間フィルタ７０が設け
られているが、この補間フィルタ７０の替わりに、ＲＯ
Ｍ６２から出力される差分データについて、クロック信
号ＣＬＫ３に対応したデータ補間率をクロック信号ＣＬ
Ｋ２に対応したデータ補間率に変換する補間フィルタを
設けるようにしてもよい。
ら出力される波形データについて、クロック信号ＣＬＫ
２に対応したデータ補間率をクロック信号ＣＬＫ３に対
応したデータ補間率に変換する補間フィルタ７０が設け
られているが、この補間フィルタ７０の替わりに、ＲＯ
Ｍ６２から出力される差分データについて、クロック信
号ＣＬＫ３に対応したデータ補間率をクロック信号ＣＬ
Ｋ２に対応したデータ補間率に変換する補間フィルタを
設けるようにしてもよい。
【００４６】（第６実施形態）図８は、本発明の第６実
施形態に係る直交変調用波形発生装置の構成を示すブロ
ック図である。図８において、シリアル送信データが入
力される入力端子９１は、該シリアル送信データをパラ
レルデータに変換するシリアル／パラレル変換装置８０
に接続されている。このシリアル／パラレル変換装置８
０は、マッピング装置８１に接続されている。マッピン
グ装置８１は、シリアル／パラレル変換装置８０からの
パラレルデータを振幅位相情報に変換し、Ｉチャネルの
シンボルデータおよびＱチャネルのシンボルデータとし
て出力するものである。このマッピング装置８１は、第
１の帯域制限特性を有する波形発生装置２ａに接続され
ているとともに、スイッチ３ａを介してメモリ１ａに接
続されている。波形発生装置２ａは、供給されたＩチャ
ネルのシンボルデータに応じて第１の帯域制限特性で帯
域制限された波形信号を発生させるものである。また、
メモリ１ａには、供給されたＩチャネルのシンボルデー
タに対する第１の帯域制限特性で帯域制限された波形信
号と、該シンボルデータに対する第２の帯域制限特性で
帯域制限された波形信号との差分信号が予め演算により
求められ、この差分信号が格納されている。波形発生装
置２ａは、切換えスイッチ５ａの一方の被選択端子に接
続されているとともに、スイッチ４ａを介して加算器６
ａに接続されている。メモリ１ａはこの加算器６ａに接
続されており、該加算器６ａは切換えスイッチ５ａの他
方の被選択端子に接続されている。切換えスイッチ５ａ
の選択端子は出力端子９６ａに接続されている。ここ
で、波形発生装置２ａ、メモリ１ａ、スイッチ４ａ、お
よび加算器６ａにより第２の帯域制限特性を有する波形
発生装置７ａが構成されている。また、マッピング装置
８１は、第１の帯域制限特性を有する波形発生装置２ｂ
に接続されているとともに、スイッチ３ｂを介してメモ
リ１ｂに接続されている。波形発生装置２ｂは、供給さ
れたＱチャネルのシンボルデータに応じて第１の帯域制
限特性で帯域制限された波形信号を発生させるものであ
る。また、メモリ１ｂには、供給されたＱチャネルのシ
ンボルデータに対する第１の帯域制限特性で帯域制限さ
れた波形信号と、該シンボルデータに対する第２の帯域
制限特性で帯域制限された波形信号との差分信号が予め
演算により求められ、この差分信号が格納されている。
波形発生装置２ｂは、切換えスイッチ５ｂの一方の被選
択端子に接続されているとともに、スイッチ４ｂを介し
て加算器６ｂに接続されている。メモリ１ｂはこの加算
器６ｂに接続されており、該加算器６ｂは切換えスイッ
チ５ｂの他方の被選択端子に接続されている。切換えス
イッチ５ｂの選択端子は出力端子９６ｂに接続されてい
る。ここで、波形発生装置２ｂ、メモリ１ｂ、スイッチ
４ｂ、および加算器６ｂにより第２の帯域制限特性を有
する波形発生装置７ｂが構成されている。
施形態に係る直交変調用波形発生装置の構成を示すブロ
ック図である。図８において、シリアル送信データが入
力される入力端子９１は、該シリアル送信データをパラ
レルデータに変換するシリアル／パラレル変換装置８０
に接続されている。このシリアル／パラレル変換装置８
０は、マッピング装置８１に接続されている。マッピン
グ装置８１は、シリアル／パラレル変換装置８０からの
パラレルデータを振幅位相情報に変換し、Ｉチャネルの
シンボルデータおよびＱチャネルのシンボルデータとし
て出力するものである。このマッピング装置８１は、第
１の帯域制限特性を有する波形発生装置２ａに接続され
ているとともに、スイッチ３ａを介してメモリ１ａに接
続されている。波形発生装置２ａは、供給されたＩチャ
ネルのシンボルデータに応じて第１の帯域制限特性で帯
域制限された波形信号を発生させるものである。また、
メモリ１ａには、供給されたＩチャネルのシンボルデー
タに対する第１の帯域制限特性で帯域制限された波形信
号と、該シンボルデータに対する第２の帯域制限特性で
帯域制限された波形信号との差分信号が予め演算により
求められ、この差分信号が格納されている。波形発生装
置２ａは、切換えスイッチ５ａの一方の被選択端子に接
続されているとともに、スイッチ４ａを介して加算器６
ａに接続されている。メモリ１ａはこの加算器６ａに接
続されており、該加算器６ａは切換えスイッチ５ａの他
方の被選択端子に接続されている。切換えスイッチ５ａ
の選択端子は出力端子９６ａに接続されている。ここ
で、波形発生装置２ａ、メモリ１ａ、スイッチ４ａ、お
よび加算器６ａにより第２の帯域制限特性を有する波形
発生装置７ａが構成されている。また、マッピング装置
８１は、第１の帯域制限特性を有する波形発生装置２ｂ
に接続されているとともに、スイッチ３ｂを介してメモ
リ１ｂに接続されている。波形発生装置２ｂは、供給さ
れたＱチャネルのシンボルデータに応じて第１の帯域制
限特性で帯域制限された波形信号を発生させるものであ
る。また、メモリ１ｂには、供給されたＱチャネルのシ
ンボルデータに対する第１の帯域制限特性で帯域制限さ
れた波形信号と、該シンボルデータに対する第２の帯域
制限特性で帯域制限された波形信号との差分信号が予め
演算により求められ、この差分信号が格納されている。
波形発生装置２ｂは、切換えスイッチ５ｂの一方の被選
択端子に接続されているとともに、スイッチ４ｂを介し
て加算器６ｂに接続されている。メモリ１ｂはこの加算
器６ｂに接続されており、該加算器６ｂは切換えスイッ
チ５ｂの他方の被選択端子に接続されている。切換えス
イッチ５ｂの選択端子は出力端子９６ｂに接続されてい
る。ここで、波形発生装置２ｂ、メモリ１ｂ、スイッチ
４ｂ、および加算器６ｂにより第２の帯域制限特性を有
する波形発生装置７ｂが構成されている。
【００４７】次に、第１の帯域制限特性が要求される場
合の動作について説明する。この場合には、メモリ１
ａ、１ｂおよび加算器６ａ、６ｂは動作させない。入力
端子９１から入力されたシリアル送信データはシリアル
／パラレル変換装置８０に供給される。シリアル／パラ
レル変換装置８０では、供給されたシリアル送信データ
がパラレルデータに変換されて、これがマッピング装置
８１に供給される。マッピング装置８１では、供給され
たパラレルデータが振幅位相情報に変換され、Ｉチャネ
ルのシンボルデータおよびＱチャネルのシンボルデータ
として出力される。Ｉチャネルのシンボルデータは波形
発生装置２ａに供給される。波形発生装置２ａでは、供
給されたＩチャネルのシンボルデータに応じて第１の帯
域制限特性で帯域制限された波形信号が発生され、これ
が切換えスイッチ５ａを介して出力端子９６ａから出力
されるようになっている。一方、マッピング装置８１か
らのＱチャネルのシンボルデータは波形発生装置２ｂに
供給される。波形発生装置２ｂでは、供給されたＱチャ
ネルのシンボルデータに応じて第１の帯域制限特性で帯
域制限された波形信号が発生され、これが切換えスイッ
チ５ｂを介して出力端子９６ｂから出力されるようにな
っている。なお、スイッチ３ａ、３ｂおよび４ａ、４ｂ
は開かれたままである。
合の動作について説明する。この場合には、メモリ１
ａ、１ｂおよび加算器６ａ、６ｂは動作させない。入力
端子９１から入力されたシリアル送信データはシリアル
／パラレル変換装置８０に供給される。シリアル／パラ
レル変換装置８０では、供給されたシリアル送信データ
がパラレルデータに変換されて、これがマッピング装置
８１に供給される。マッピング装置８１では、供給され
たパラレルデータが振幅位相情報に変換され、Ｉチャネ
ルのシンボルデータおよびＱチャネルのシンボルデータ
として出力される。Ｉチャネルのシンボルデータは波形
発生装置２ａに供給される。波形発生装置２ａでは、供
給されたＩチャネルのシンボルデータに応じて第１の帯
域制限特性で帯域制限された波形信号が発生され、これ
が切換えスイッチ５ａを介して出力端子９６ａから出力
されるようになっている。一方、マッピング装置８１か
らのＱチャネルのシンボルデータは波形発生装置２ｂに
供給される。波形発生装置２ｂでは、供給されたＱチャ
ネルのシンボルデータに応じて第１の帯域制限特性で帯
域制限された波形信号が発生され、これが切換えスイッ
チ５ｂを介して出力端子９６ｂから出力されるようにな
っている。なお、スイッチ３ａ、３ｂおよび４ａ、４ｂ
は開かれたままである。
【００４８】続いて、第２の帯域制限特性が要求される
場合の動作について説明する。この場合には、スイッチ
３ａ、３ｂおよび４ａ、４ｂが閉じられる。また、切換
えスイッチ５ａ、５ｂがそれぞれ図中下側の被選択端子
側に切換えられる。入力端子９１から入力されたシリア
ル送信データはシリアル／パラレル変換装置８０に供給
される。シリアル／パラレル変換装置８０では、供給さ
れたシリアル送信データがパラレルデータに変換され
て、これがマッピング装置８１に供給される。マッピン
グ装置８１では、供給されたパラレルデータが振幅位相
情報に変換され、ＩチャネルのシンボルデータおよびＱ
チャネルのシンボルデータとして出力される。Ｉチャネ
ルのシンボルデータは波形発生装置２ａに供給されると
ともに、スイッチ３ａを介してメモリ１ａに供給され
る。波形発生装置２ａでは、供給されたＩチャネルのシ
ンボルデータに応じて第１の帯域制限特性で帯域制限さ
れた波形信号が発生され、これがスイッチ４ａを介して
加算器６ａに供給される。メモリ１ａからは、供給され
たＩチャネルのシンボルデータに応じて予め格納された
差分信号が読み出され、これが加算器６ａに供給され
る。加算器６ａでは、波形発生装置２ａからの波形信号
とメモリ１ａからの差分信号との加算処理が行われ、こ
の結果得られた第２の帯域制限特性で帯域制限された波
形信号が切換えスイッチ５ａを介して出力端子９６ａか
ら出力されるようになっている。一方、マッピング装置
８１からのＱチャネルのシンボルデータは波形発生装置
２ｂに供給されるとともに、スイッチ３ｂを介してメモ
リ１ｂに供給される。波形発生装置２ｂでは、供給され
たＱチャネルのシンボルデータに応じて第１の帯域制限
特性で帯域制限された波形信号が発生され、これがスイ
ッチ４ｂを介して加算器６ｂに供給される。メモリ１ｂ
からは、供給されたＱチャネルのシンボルデータに応じ
て予め格納された差分信号が読み出され、これが加算器
６ｂ供給される。加算器６ｂでは、波形発生装置２ｂか
らの波形信号とメモリ１ｂからの差分信号との加算処理
が行われ、この結果得られた第２の帯域制限特性で帯域
制限された波形信号が切換えスイッチ５ｂを介して出力
端子９６ｂから出力されるようになっている。
場合の動作について説明する。この場合には、スイッチ
３ａ、３ｂおよび４ａ、４ｂが閉じられる。また、切換
えスイッチ５ａ、５ｂがそれぞれ図中下側の被選択端子
側に切換えられる。入力端子９１から入力されたシリア
ル送信データはシリアル／パラレル変換装置８０に供給
される。シリアル／パラレル変換装置８０では、供給さ
れたシリアル送信データがパラレルデータに変換され
て、これがマッピング装置８１に供給される。マッピン
グ装置８１では、供給されたパラレルデータが振幅位相
情報に変換され、ＩチャネルのシンボルデータおよびＱ
チャネルのシンボルデータとして出力される。Ｉチャネ
ルのシンボルデータは波形発生装置２ａに供給されると
ともに、スイッチ３ａを介してメモリ１ａに供給され
る。波形発生装置２ａでは、供給されたＩチャネルのシ
ンボルデータに応じて第１の帯域制限特性で帯域制限さ
れた波形信号が発生され、これがスイッチ４ａを介して
加算器６ａに供給される。メモリ１ａからは、供給され
たＩチャネルのシンボルデータに応じて予め格納された
差分信号が読み出され、これが加算器６ａに供給され
る。加算器６ａでは、波形発生装置２ａからの波形信号
とメモリ１ａからの差分信号との加算処理が行われ、こ
の結果得られた第２の帯域制限特性で帯域制限された波
形信号が切換えスイッチ５ａを介して出力端子９６ａか
ら出力されるようになっている。一方、マッピング装置
８１からのＱチャネルのシンボルデータは波形発生装置
２ｂに供給されるとともに、スイッチ３ｂを介してメモ
リ１ｂに供給される。波形発生装置２ｂでは、供給され
たＱチャネルのシンボルデータに応じて第１の帯域制限
特性で帯域制限された波形信号が発生され、これがスイ
ッチ４ｂを介して加算器６ｂに供給される。メモリ１ｂ
からは、供給されたＱチャネルのシンボルデータに応じ
て予め格納された差分信号が読み出され、これが加算器
６ｂ供給される。加算器６ｂでは、波形発生装置２ｂか
らの波形信号とメモリ１ｂからの差分信号との加算処理
が行われ、この結果得られた第２の帯域制限特性で帯域
制限された波形信号が切換えスイッチ５ｂを介して出力
端子９６ｂから出力されるようになっている。
【００４９】本実施形態の直交変調用波形発生装置によ
れば、メモリ１ａ、１ｂには差分信号を格納しており、
第２の帯域制限特性に対応した波形信号を格納する場合
と比較してメモリ１ａ、１ｂの容量を大幅に削減するこ
とができ、同一機能を小さい回路規模で実現することが
できる。
れば、メモリ１ａ、１ｂには差分信号を格納しており、
第２の帯域制限特性に対応した波形信号を格納する場合
と比較してメモリ１ａ、１ｂの容量を大幅に削減するこ
とができ、同一機能を小さい回路規模で実現することが
できる。
【００５０】なお、本実施形態の構成において、Ｉチャ
ネル用の波形発生装置とＱチャネル用の波形発生装置を
時分割的に用いるようにすることも可能である。
ネル用の波形発生装置とＱチャネル用の波形発生装置を
時分割的に用いるようにすることも可能である。
【００５１】
【発明の効果】上述した説明から明らかなように、本発
明によれば、メモリ手段に格納する差分信号（差分デー
タ）は帯域制限された出力波形の振幅値よりも遥かに小
さいため、第２の帯域制限特性に対応した波形信号（波
形データ）を格納する場合と比較してメモリ手段の容量
を大幅に削減することができる。従って、複数の帯域制
限特性に対応して動作可能な波形発生装置を小さい回路
規模で実現することができる。
明によれば、メモリ手段に格納する差分信号（差分デー
タ）は帯域制限された出力波形の振幅値よりも遥かに小
さいため、第２の帯域制限特性に対応した波形信号（波
形データ）を格納する場合と比較してメモリ手段の容量
を大幅に削減することができる。従って、複数の帯域制
限特性に対応して動作可能な波形発生装置を小さい回路
規模で実現することができる。
【図１】本発明の第１実施形態に係る波形発生装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】ロールオフフィルタのインパルス応答を示す波
形図である。
形図である。
【図３】入力信号系列に対するロールオフフィルタの出
力を示す波形図である。
力を示す波形図である。
【図４】本発明の第２実施形態に係る波形発生装置の構
成を示すブロック図である。
成を示すブロック図である。
【図５】本発明の第３実施形態に係る波形発生装置の構
成を示すブロック図である。
成を示すブロック図である。
【図６】本発明の第４実施形態に係る波形発生装置の構
成を示すブロック図である。
成を示すブロック図である。
【図７】本発明の第５実施形態に係る波形発生装置の構
成を示すブロック図である。
成を示すブロック図である。
【図８】本発明の第６実施形態に係る直交変調用波形発
生装置の構成を示すブロック図である。
生装置の構成を示すブロック図である。
【図９】従来の波形発生装置の一例を示すブロック図で
ある。
ある。
【図１０】図９に示した波形発生装置の具体的な構成例
を示すブロック図である。
を示すブロック図である。
【図１１】図９に示した波形発生装置の他の具体的な構
成例を示すブロック図である。
成例を示すブロック図である。
１、１ａ、１ｂ メモリ ２、２ａ、２ｂ、７、７ａ、７ｂ 波形発生装置 ５、５ａ、５ｂ、７２、７３ 切換えスイッチ ６、６ａ、６ｂ 加算器 ４０、６２ ＲＯＭ ４１、７１ デジタル加算器 ５０、１０４ａ、１０４ｂ Ｄ／Ａ変換器 ５１ アナログ加算器 ６１、１０２ａ、１０２ｂ アドレス発生装置 ６３、１０５ａ ポストフィルタ ７０ 補間フィルタ ８０ シリアル／パラレル変換装置 ８１ マッピング装置
Claims (6)
- 【請求項１】 複数の帯域制限特性に対応して動作可能
な波形発生装置において、 入力信号系列に応じて第１の帯域制限特性で帯域制限さ
れた波形信号を発生させる波形発生手段と、 前記入力信号系列に対する第１の帯域制限特性で帯域制
限された波形信号と、前記入力信号系列に対する第２の
帯域制限特性で帯域制限された波形信号との差分信号が
予め格納されており、前記入力信号系列に応じて前記差
分信号を出力するメモリ手段と、 前記波形発生手段からの波形信号と前記メモリ手段から
の差分信号との加算処理を行い、第２の帯域制限特性で
帯域制限された波形信号を出力する加算手段と、 前記波形発生手段からの波形信号および前記加算手段か
らの波形信号のいずれか一方を選択的に出力する切換え
スイッチ手段と、 を備えてなることを特徴とする波形発生装置。 - 【請求項２】 複数の帯域制限特性に対応して動作可能
な波形発生装置において、 入力信号系列に応じてアドレスデータを発生させる第１
のアドレス発生手段と、 第１の帯域制限特性で帯域制限された結果を示す波形デ
ータが予め格納されており、前記第１のアドレス発生手
段からのアドレスデータに応じて前記波形データを出力
する第１のメモリ手段と、 前記入力信号系列に応じてアドレスデータを発生させる
第２のアドレス発生手段と、 第１の帯域制限特性で帯域制限された結果を示す波形デ
ータと第２の帯域制限特性で帯域制限された結果を示す
波形データとの差分データが予め格納されており、前記
第２のアドレス発生手段からのアドレスデータに応じて
前記差分データを出力する第２のメモリ手段と、 前記第１のメモリ手段からの波形データと前記第２のメ
モリ手段からの差分データとの加算処理を行い、第２の
帯域制限特性で帯域制限された結果を示す波形データを
出力するデジタル加算手段と、 前記第１のメモリ手段からの波形データおよび前記デジ
タル加算手段からの波形データのいずれか一方をアナロ
グ信号に変換するデジタル／アナログ変換手段と、 前記デジタル／アナログ変換手段からのアナログ信号か
ら折り返しノイズを除去して出力するフィルタ手段と、 を備えてなることを特徴とする波形発生装置。 - 【請求項３】 複数の帯域制限特性に対応して動作可能
な波形発生装置において、 入力信号系列に応じてアドレスデータを発生させる第１
のアドレス発生手段と、 第１の帯域制限特性で帯域制限された結果を示す波形デ
ータが予め格納されており、前記第１のアドレス発生手
段からのアドレスデータに応じて前記波形データを出力
する第１のメモリ手段と、 前記第１のメモリ手段からの波形データをアナログ信号
に変換する第１のデジタル／アナログ変換手段と、 前記入力信号系列に応じてアドレスデータを発生させる
第２のアドレス発生手段と、 第１の帯域制限特性で帯域制限された結果を示す波形デ
ータと第２の帯域制限特性で帯域制限された結果を示す
波形データとの差分データが予め格納されており、前記
第２のアドレス発生手段からのアドレスデータに応じて
前記差分データを出力する第２のメモリ手段と、 前記第２のメモリ手段からの差分データをアナログ信号
に変換する第２のデジタル／アナログ変換手段と、 前記第１のデジタル／アナログ変換手段からの波形デー
タに基づくアナログ信号と前記第２のデジタル／アナロ
グ変換手段からの差分データに基づくアナログ信号との
加算処理を行い、第２の帯域制限特性で帯域制限された
結果を示す波形データに相当するアナログ信号を出力す
るアナログ加算手段と、 前記第１のデジタル／アナログ変換手段からのアナログ
信号および前記アナログ加算手段からのアナログ信号の
いずれか一方から折り返しノイズを除去して出力するフ
ィルタ手段と、 を備えてなることを特徴とする波形発生装置。 - 【請求項４】 複数の帯域制限特性に対応して動作可能
な波形発生装置において、 入力信号系列に応じてアドレスデータを発生させる第１
のアドレス発生手段と、 第１の帯域制限特性で帯域制限された結果を示す波形デ
ータが第１のデータ補間率で予め格納されており、前記
第１のアドレス発生手段からのアドレスデータに応じて
前記波形データを出力する第１のメモリ手段と、 前記第１のメモリ手段からの波形データを第１のデータ
補間率に対応した第１のクロック信号の周期でアナログ
信号に変換する第１のデジタル／アナログ変換手段と、 前記入力信号系列に応じてアドレスデータを発生させる
第２のアドレス発生手段と、 第１の帯域制限特性で帯域制限された結果を示す波形デ
ータと第２の帯域制限特性で帯域制限された結果を示す
波形データとの差分データが第２のデータ補間率で予め
格納されており、前記第２のアドレス発生手段からのア
ドレスデータに応じて前記差分データを出力する第２の
メモリ手段と、 前記第２のメモリ手段からの差分データを第２のデータ
補間率に対応した第２のクロック信号の周期でアナログ
信号に変換する第２のデジタル／アナログ変換手段と、 前記第１のデジタル／アナログ変換手段からの波形デー
タに基づくアナログ信号と前記第２のデジタル／アナロ
グ変換手段からの差分データに基づくアナログ信号との
加算処理を行い、第２の帯域制限特性で帯域制限された
結果を示す波形データに相当するアナログ信号を出力す
るアナログ加算手段と、 前記第１のデジタル／アナログ変換手段からのアナログ
信号から折り返しノイズを除去する第１のフィルタ手段
と、 前記アナログ加算手段からのアナログ信号から折り返し
ノイズを除去する第２のフィルタ手段と、 前記第１のフィルタ手段からの信号および前記第２のフ
ィルタ手段からの信号のいずれか一方を選択的に出力す
る切換えスイッチ手段と、 を備えてなることを特徴とする波形発生装置。 - 【請求項５】 複数の帯域制限特性に対応して動作可能
な波形発生装置において、 入力信号系列に応じてアドレスデータを発生させる第１
のアドレス発生手段と、 第１の帯域制限特性で帯域制限された結果を示す波形デ
ータが第１のデータ補間率で予め格納されており、前記
第１のアドレス発生手段からのアドレスデータに応じて
前記波形データを出力する第１のメモリ手段と、 前記入力信号系列に応じてアドレスデータを発生させる
第２のアドレス発生手段と、 第１の帯域制限特性で帯域制限された結果を示す波形デ
ータと第２の帯域制限特性で帯域制限された結果を示す
波形データとの差分データが第２のデータ補間率で予め
格納されており、前記第２のアドレス発生手段からのア
ドレスデータに応じて前記差分データを出力する第２の
メモリ手段と、 前記第１のメモリ手段から出力される波形データの第１
のデータ補間率を第２のデータ補間率に変換する補間フ
ィルタ手段と、 前記補間フィルタ手段からの第２のデータ補間率に変換
された波形データと前記第２のメモリ手段からの差分デ
ータとの加算処理を行い、第２の帯域制限特性で帯域制
限された結果を示す波形データを出力するデジタル加算
手段と、 前記第１のメモリ手段からの波形データおよび前記デジ
タル加算手段からの波形データのいずれか一方をデータ
補間率に対応したクロック信号の周期でアナログ信号に
変換するデジタル／アナログ変換手段と、 前記デジタル／アナログ変換手段からのアナログ信号が
第１のデータ補間率のデータに基づくものである時、該
アナログ信号から折り返しノイズを除去する第１のフィ
ルタ手段と、 前記デジタル／アナログ変換手段からのアナログ信号が
第２のデータ補間率のデータに基づくものである時、該
アナログ信号から折り返しノイズを除去する第２のフィ
ルタ手段と、 前記第１のフィルタ手段からの信号および前記第２のフ
ィルタ手段からの信号のいずれか一方を選択的に出力す
る切換えスイッチ手段と、 を備えてなることを特徴とする波形発生装置。 - 【請求項６】 複数の帯域制限特性に対応して動作可能
な直交変調用波形発生装置において、 シリアル送信データをパラレルデータに変換するシリア
ル／パラレル変換手段と、 前記シリアル／パラレル変換手段からのパラレルデータ
を振幅位相情報に変換し、Ｉチャネルのシンボルデータ
およびＱチャネルのシンボルデータとして出力するマッ
ピング手段と、 前記マッピング手段からのＩチャネルのシンボルデータ
に応じて第１の帯域制限特性で帯域制限された波形信号
を発生させる第１の波形発生手段と、 前記Ｉチャネルのシンボルデータに対する第１の帯域制
限特性で帯域制限された波形信号と、前記シンボルデー
タに対する第２の帯域制限特性で帯域制限された波形信
号との差分信号が予め格納されており、前記シンボルデ
ータに応じて前記差分信号を出力する第１のメモリ手段
と、 前記第１の波形発生手段からの波形信号と前記第１のメ
モリ手段からの差分信号との加算処理を行い、第２の帯
域制限特性で帯域制限された波形信号を出力する第１の
加算手段と、 前記第１の波形発生手段からの波形信号および前記第１
の加算手段からの波形信号のいずれか一方を選択的に出
力する第１の切換えスイッチ手段と、 前記マッピング手段からのＱチャネルのシンボルデータ
に応じて第１の帯域制限特性で帯域制限された波形信号
を発生させる第２の波形発生手段と、 前記Ｑチャネルのシンボルデータに対する第１の帯域制
限特性で帯域制限された波形信号と、前記シンボルデー
タに対する第２の帯域制限特性で帯域制限された波形信
号との差分信号が予め格納されており、前記シンボルデ
ータに応じて前記差分信号を出力する第２のメモリ手段
と、 前記第２の波形発生手段からの波形信号と前記第２のメ
モリ手段からの差分信号との加算処理を行い、第２の帯
域制限特性で帯域制限された波形信号を出力する第２の
加算手段と、 前記第２の波形発生手段からの波形信号および前記第２
の加算手段からの波形信号のいずれか一方を選択的に出
力する第２の切換えスイッチ手段と、 を備えてなることを特徴とする直交変調用波形発生装
置。
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