JP2901169B2 - π／４シフトＱＰＳＫ変調用マッピング回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号に波形整形処
理を施し、かつ、π／４シフトＱＰＳＫ変調用に信号配
置してπ／４シフトＱＰＳＫ変調のためのベースバンド
信号を発生するπ／４シフトＱＰＳＫ変調用マッピング
回路に関する。

【０００２】図５は従来のπ／４シフトＱＰＳＫ変調用
マッピング回路の構成の一例を示すブロック図である。
図５には、波形整形フィルタの畳み込み演算を行う演算
手段としてＲＯＭを用いる場合が示されている。図に示
すように、Ｉ端子に入力された２ビットの同相成分入力
信号（以下、Ｉｃｈ入力信号ともいう。）は、それぞ
れ、入力信号のデータ転送速度と同じ周波数のＣ１端子
に入力されたクロック信号に同期してＮ段シフトレジス
タ６１とＮ段シフトレジスタ６２とのうちの一方に入力
される。同様に、Ｑ端子に入力された２ビットの直交成
分入力信号（以下、Ｑｃｈ入力信号ともいう。）は、そ
れぞれ、Ｃ１端子に入力されたクロック信号に同期して
Ｎ段シフトレジスタ６３とＮ段シフトレジスタ６４との
うちの一方に入力される。

【０００３】Ｎ段シフトレジスタ６１の各段のデータと
Ｎ段シフトレジスタ６２の各段のデータとは、Ｉｃｈの
ベースバンド信号発生用のＲＯＭ６６のアドレス信号と
なる。また、ＲＯＭ６６のアドレス信号として、Ｌ段カ
ウンタ１３の計数値も供給される。そして、ＲＯＭ６６
は、アドレス信号で指定されるアドレスのデータ、すな
わち、波形整形されマッピングされたＩｃｈのベースバ
ンド信号を出力する。ここで、Ｌ段カウンタ１３には、
Ｃ２端子から、Ｃ１端子に入力されるクロック信号の周
波数のＭ倍（ただし、Ｍ＝２^L ）の周波数のクロック信
号が入力される。従って、ＲＯＭ６６からは、入力信号
の１シンボル期間当たりＭ個のデータを出力する。すな
わち、入力信号はＭ倍サンプリングされる。

【０００４】同様に、Ｎ段シフトレジスタ６３の各段の
データとＮ段シフトレジスタ６４の各段のデータと、お
よびＬ段カウンタ１３の計数値は、Ｑｃｈのベースバン
ド信号発生用のＲＯＭ６７にアドレス信号として供給さ
れる。そして、ＲＯＭ６７は、アドレス信号で指定され
るアドレスのデータ、すなわち、波形整形されマッピン
グされたＱｃｈのベースバンド信号を出力する。

【０００５】次に図６を参照して動作について説明す
る。π／４シフトＱＰＳＫ変調では、例えば、図６
（ａ）に示すマッピング状態と図６（ｂ）に示すマッピ
ング状態とが１シンボル毎に交互に存在する。よって、
位相平面上で現れうる信号配置は図６（ｃ）に示す８点
である。

【０００６】一般に、ＩｃｈおよびＱｃｈの入力信号
を、それらの信号をそれぞれ蓄積するシフトレジスタの
各内容をアドレスとするＲＯＭを用いて波形整形する場
合、（１）式による演算の結果をＲＯＭに書き込んでお
く。

【０００７】Ｏ(Ｎ_S）＝Σ〔Ｆ｛(ｎ−１)×Ｍ＋Ｎ _S )｝
×Ａ(ｎ）〕 ・・・（１） ここで、積算範囲ｎ＝
１〜Ｎである。また、Ｏ(Ｎ_S）は出力信号、Ｎ_S はサン
プリングタイミング（Ｎ_S ＝１，２，３，・・・，
Ｍ）、Ｆ｛ｎ｝は有限インパルス応答フィルタのｎタッ
プ目の係数、Ａ（ｎ）は振幅値（シフトレジスタのｎ段
目の値に対応する値）である。

【０００８】図６（ａ）、（ｂ）に示すようにマッピン
グを行う場合には、図６（ｃ）からわかるように、同相
成分信号および直交成分信号のとりうる振幅は、それぞ
れ４状態である。従って、同相成分信号および直交成分
信号を表現するために、それぞれ２ビットが必要であ
る。そして、図６に示すように、Ｉｃｈにおいて２つの
シフトレジスタ６１，６２が、Ｑｃｈにおいて２つのシ
フトレジスタ６３，６４が設けられる。

【０００９】また、その４つの振幅値は、図６（ｃ）か
らわかるように、cos(π/8) 、sin(π/8) 、−cos(π/
8) 、−sin(π/8) である。よって、それらの振幅の状
態を例えばそれぞれ（１，１）、（１，０）、（０，
１）、（０，０）の２ビットで表現し、シフトレジスタ
６１，６２の各段の値を、図７に示すように、R1(n) ，
R2(n) で表すと、（１）式のＡ（ｎ）は、（２）式のよ
うになる。

【００１０】 Ａ（ｎ） ＝cos(π/8) （R1(n) ＝１，R2(n) ＝１のとき） ＝sin(π/8) （R1(n) ＝１，R2(n) ＝０のとき） ＝−cos(π/8) （R1(n) ＝０，R2(n) ＝１のとき） ・・・（２） ＝−sin(π/8) （R1(n) ＝０，R2(n) ＝０のとき） 同様に、Ｑｃｈ側も、シフトレジスタ６３，６４の各段
の値に応じて、（１）式のＡ（ｎ）は、cos(π/8) 、si
n(π/8) 、−cos(π/8) 、−sin(π/8) のいずれかとな
る。

【００１１】図５に示すように、２ビットで表現された
同相成分信号は、Ｃ１端子に入力されたクロック信号に
同期してシフトレジスタ６１，６２に入力され、かつシ
フトレジスタ６１，６２内でシフトされる。そして、シ
フトレジスタ６１の各段の値およびシフトレジスタ６２
の各段の値は、ＲＯＭ６６にアドレス信号として与えら
れる。また、入力信号の１シンボル期間において、Ｌ段
カウンタ１３からは、例えば、１、２、３、・・・、Ｍ
が順次ＲＯＭ６６に出力される。

【００１２】上述したように、ＲＯＭ６６には、入力ア
ドレス信号に対応するＡ（ｎ）やＮ _S 等を用いて算出さ
れたＯ（Ｎ_S ）の値が、そのアドレス信号が示す領域に
書き込まれている。よって、ＲＯＭ６６から、入力信号
が波形整形された信号、すなわち、Ｉｃｈのπ／４シフ
トＱＰＳＫ変調用ベースバンド信号が出力される。

【００１３】また、Ｑｃｈの２ビットの入力信号も、同
様に、それぞれシフトレジスタ６３，６４のいずれかに
順次記憶される。そして、シフトレジスタ６３，６４に
記憶された入力信号列、およびＬ段カウンタ１３の出力
は、ＲＯＭ６７にアドレス信号として与えられる。ＲＯ
Ｍ６７には、ＲＯＭ６６と同様、各アドレス信号に対応
するＯ（Ｎ_S ）の値が、そのアドレス信号が示す領域に
書き込まれている。よって、ＲＯＭ６７は、そのアドレ
ス信号に従って、入力信号が波形整形された信号、すな
わち、Ｑｃｈのπ／４シフトＱＰＳＫ変調用ベースバン
ド信号を出力する。

【００１４】

【発明が解決しようとする課題】従来のπ／４シフトＱ
ＰＳＫ変調用マッピング回路は以上のように構成されて
いるので、同相成分信号と直交成分信号とはそれぞれ少
なくとも２ビットで表現され、それに応じて、ＲＯＭ６
６，６７に与えられるアドレス信号の幅は、ＱＰＳＫ方
式の場合に比べて２倍となる。例えば、１０段のシフト
レジスタ６１，６２，６３，６４を用いた場合には、ア
ドレス空間のサイズは、ＱＰＳＫ方式の場合に比べて２
¹⁰＝１０２４倍となる。すなわち、同相成分と直交成分
とについてそれぞれ１０２４倍のＲＯＭ容量が必要とさ
れる。このように、波形整形の演算結果が書き込まれる
ＲＯＭ６６，６７に大容量が必要とされ、マッピング回
路の小型化、小電力化の障害となり、ひいては、その回
路を搭載する変調装置や通信装置の小型化、小電力化を
阻害するという問題があった。

【００１５】そこで、本発明は、より少ないハードウェ
ア量で入力信号の波形整形と信号配置とを行えるπ／４
シフトＱＰＳＫ変調用マッピング回路を提供することを
目的とする。

【００１６】

【課題を解決するための手段】請求項１記載の発明に係
るπ／４シフトＱＰＳＫ変調用マッピング回路は、同相
成分信号を順次記憶し記憶内容を並列出力する同相側並
列出力部と、直交成分信号を順次記憶し記憶内容を並列
出力する直交側並列出力部と、出力信号のサンプリング
タイミングを定めるタイミング出力部と、同相側並列出
力部の各出力値、直交側並列出力部の偶数番目の各出力
値、およびタイミング出力部から出力されるサンプリン
グタイミングに従って波形整形フィルタの演算結果を出
力する第１の論理演算部と、同相側並列出力部の各出力
値、直交側並列出力部の奇数番目の各出力値、およびタ
イミング出力部から出力されるサンプリングタイミング
に従って波形整形フィルタの演算結果を出力する第２の
論理演算部と、第１の論理演算部の出力信号と第２の論
理演算部の出力信号とを交互に選択する同相側データセ
レクタと、直交側並列出力部の各出力値、同相側並列出
力部の偶数番目の各出力値、およびタイミング出力部か
ら出力されるサンプリングタイミングに従って波形整形
フィルタの演算結果を出力する第３の論理演算部と、直
交側並列出力部の各出力値、同相側並列出力部の奇数番
目の各出力値、およびタイミング出力部から出力される
サンプリングタイミングに従って波形整形フィルタの演
算結果を出力する第４の論理演算部と、第３の論理演算
部の出力信号と第４の論理演算部の出力信号とを交互に
選択する直交側データセレクタとを備えたものである。

【００１７】また、請求項２記載の発明に係るπ／４シ
フトＱＰＳＫ変調用マッピング回路は、同相成分信号を
順次記憶し記憶内容を並列出力する同相側並列出力部
と、直交成分信号を順次記憶し記憶内容を並列出力する
直交側並列出力部と、同相側並列出力部の各出力値と直
交側並列出力部の一方の１つおきの各出力値とからなる
データ列と、同相側並列出力部の各出力値の順列反転値
と直交側並列出力部の他方の１つおきの各出力値の順列
反転値とからなるデータ列とのいずれかを選択する同相
側データセレクタと、直交側並列出力部の各出力値と同
相側並列出力部の一方の１つおきの各出力値とからなる
データ列と、直交側並列出力部の各出力値の順列反転値
と同相側並列出力部の他方の１つおきの各出力値の順列
反転値とからなるデータ列とのいずれかを選択する直交
側データセレクタと、出力信号のサンプリングタイミン
グを定めるためのサンプリングタイミング信号を出力
し、同相側データセレクタおよび直交側データセレクタ
が順列反転した各出力値を選択するときに、通常のサン
プリングタイミング信号を順列反転して出力するタイミ
ング出力部と、同相側データセレクタの出力信号および
タイミング出力部から出力されるサンプリングタイミン
グに従って波形整形フィルタの演算結果を出力する第１
の論理演算部と、直交側データセレクタの出力信号およ
びタイミング出力部から出力されるサンプリングタイミ
ングに従って波形整形フィルタの演算結果を出力する第
２の論理演算部とを備えたものである。

【００１８】

【作用】請求項１記載の発明における同相側並列出力部
と直交側並列出力部とは、各１ビットの入力信号を入力
する。そして、その各１ビットの入力信号で波形整形フ
ィルタリングとマッピングとを行うために、第１の論理
演算部および第２の論理演算部は、同相側の入力信号が
並列化されたデータ列と、直交側の入力信号が並列化さ
れたデータ列の部分データ列（偶数番目の各データある
いは奇数番目の各データ）とから波形整形演算を行う。
また、第３の論理演算部および第４の論理演算部は、直
交側の入力信号が並列化されたデータ列と、同相側の入
力信号が並列化されたデータ列の部分データ列とから波
形整形演算を行う。これによって、従来は同相側と直交
側のデータ列を全て用いていたのに対して、波形整形フ
ィルタリングの論理演算量または回路規模が削減され
る。例えば、論理演算部として、波形整形演算結果を格
納したＲＯＭを用いた場合には、ＲＯＭのアドレス数が
減ってＲＯＭ容量が削減される。

【００１９】また、入力信号が並列化されたデータ列の
ビット長Ｎが偶数であってフィルタのインパルス応答列
がＮ×Ｍ（サンプリング数）である場合には出力信号に
対称性が生ずることから、請求項２記載の発明における
同相側データセレクタと直交側データセレクタとは、そ
れぞれ、並列出力部のデータ列およびビット順が逆にな
ったデータ列のいずれかを選択して、同相側と直交側の
論理演算部をそれぞれ共通化する。例えば、論理演算部
として、波形整形演算結果を格納したＲＯＭを用いた場
合には、ＲＯＭのアドレス数がさらに減ってＲＯＭ容量
がより削減される。

【００２０】

【実施例】図１は本発明の一実施例によるπ／４シフト
ＱＰＳＫ変調用マッピング回路の構成を示すブロック図
である。ここでも、波形整形フィルタの畳み込み演算を
行う演算手段としてＲＯＭを用いる場合を示す。図に示
すように、１ビットで表現される同相成分信号は、Ｃ１
端子に入力されるクロック信号（その周波数は、入力信
号のデータ速度と同じ）に同期してＮ段シフトレジスタ
１１に入力され、かつ、その内部でシフトされる。ま
た、１ビットで表現される直交成分信号は、Ｃ１端子に
入力されるクロック信号に同期してＮ段シフトレジスタ
１２に入力され、かつ、その内部でシフトされる。一
方、Ｌ段カウンタ１３には、Ｃ２端子から、Ｃ１端子に
入力されるクロック信号の周波数のＭ倍の周波数のクロ
ック信号が入力される。

【００２１】そして、Ｎ段シフトレジスタ１１の各段の
値（ＩＥ：偶数段の値、ＩＯ：奇数段の値）、Ｎ段シフ
トレジスタ１２の偶数段の各値（ＱＥ）、およびＬ段カ
ウンタ１３の計数値がＲＯＭ１４にアドレス信号として
与えられる。また、Ｎ段シフトレジスタ１１の各段の
値、Ｎ段シフトレジスタ１２の奇数段の各値（ＱＯ）、
およびＬ段カウンタ１３の計数値がＲＯＭ１５にアドレ
ス信号として与えられる。そして、Ｎ段シフトレジスタ
１２の各段の値（ＱＥ、ＱＯ）、Ｎ段シフトレジスタ１
１の偶数段の各値（ＩＥ）、およびＬ段カウンタ１３の
計数値がＲＯＭ１６にアドレス信号として与えられる。
また、Ｎ段シフトレジスタ１２の各段の値、Ｎ段シフト
レジスタ１１の奇数段の各値（ＩＯ）、およびＬ段カウ
ンタ１３の計数値がＲＯＭ１７にアドレス信号として与
えられる。

【００２２】データセレクタ１８は、Ｓ端子に与えられ
るデータ選択制御信号に従って、ＲＯＭ１４の出力とＲ
ＯＭ１５の出力とを１シンボル期間毎に交互に選択す
る。また、データセレクタ１９は、データ選択制御信号
に従って、ＲＯＭ１６の出力とＲＯＭ１７の出力とを１
シンボル期間毎に交互に選択する。データセレクタ１
８，１９の出力がπ／４シフトＱＰＳＫ変調用ベースバ
ンド信号となる。

【００２３】なお、本実施例では、同相側並列出力部は
Ｎ段シフトレジスタ１１で、直交側並列出力部はＮ段シ
フトレジスタ１２で、タイミング出力部はＬ段カウンタ
１３で、第１の論理演算部ないし第４の論理演算部はそ
れぞれＲＯＭ１４〜１７で、同相側データセレクタはデ
ータセレクタ１８で、そして、直交側データセレクタは
データセレクタ１９で実現されている。

【００２４】次に図１に示す回路の動作原理について説
明する。π／４シフトＱＰＳＫにおいて、図２（ａ）に
示すように８点をマッピングした場合には、１シンボル
おきに図２（ｂ）に示すマッピングと図２（ｃ）に示す
マッピングとが交互に存在する。すなわち、図２（ｂ）
に示すマッピングと図２（ｃ）に示すマッピングとは、
同時に存在することがない。従って、１シンボル毎に交
互に、図２（ｂ）に示すマッピングと図２（ｃ）に示す
マッピングとを表現し波形整形を行えば、π／４シフト
ＱＰＳＫ変調用ベースバンド信号を発生することができ
る。

【００２５】図２（ａ）に示すようにマッピングした場
合には、入力信号と出力信号（振幅値：（１）式のＡ
（ｎ））との関係は、図２（ｄ）に示すようになる。す
なわち、図２（ｂ）に示すマッピング状態時には、入力
信号の値と振幅値とが１対１に対応しているので、１ビ
ットの入力情報のみでマッピングを行うことができる。
また、図２（ｃ）に示すマッピング状態時には、２ビッ
トの入力情報が必要であるが、各振幅値は、同相成分の
入力信号の値と直交成分の入力信号の値とで決定可能で
ある。

【００２６】そこで、図１に示すように、１ビットで表
現される同相成分信号がシフトレジスタ１１に入力さ
れ、１ビットで表現される直交成分信号がシフトレジス
タ１２に入力される構成が採用できる。

【００２７】シフトレジスタ１１，１２の第１段目にあ
る信号が図２（ｂ）に示すマッピングに対応する場合の
シフトレジスタ１１，１２の各段の値を図３（ａ），
（ｂ）のように表し、第１段目にある信号が図２（ｃ）
に示すマッピングに対応する場合のシフトレジスタ１
１，１２の各段の値を図３（ｃ），（ｄ）のように表
す。図３において、網点がかけられた段にある信号は、
図２（ｃ）に示すマッピングに対応したものである。

【００２８】すると、同相成分側のシフトレジスタ１１
の状態が図３（ａ）に示す状態にあるときには、図２
（ｄ）より、（１）式で用いられるＡ（ｎ）は（３）式
のように表される。

【００２９】 Ａ（ｎ） ＝１ 〔Ｉ（ｎ）＝１（ｎ＝１，３，５，・・・）のとき〕 ＝−１ 〔Ｉ（ｎ）＝０（ｎ＝１，３，５，・・・）のとき〕 ＝０ 〔Ｉ（ｎ）＝Ｑ（ｎ）（ｎ＝２，４，６，・・・）のとき〕 ＝２^1/2 〔Ｉ（ｎ）＝１でＱ（ｎ）＝０（ｎ＝２，４，６，・・・）のとき〕 ＝−２^1/2 〔Ｉ（ｎ）＝０でＱ（ｎ）＝１（ｎ＝２，４，６，・・・）のとき〕 ・・・（３） すなわち、この状態では、Ａ（ｎ）は、同相成分の各値
と直交成分側の偶数段の各値とで決定できる。よって、
同相成分側のシフトレジスタ１１の各段の値と直交成分
側のシフトレジスタ１２の偶数段値と、およびＬ段カウ
ンタ１３の計数値をアドレス信号とするＲＯＭ１４を設
け、そのＲＯＭ１４に（３）式のＡ（ｎ）を用いた
（１）式による演算結果を格納しておく。そのようなＲ
ＯＭ１４によって、シフトレジスタ１１の状態が図３
（ａ）に示す状態にあるときのＩｃｈのベースバンド信
号が発生される。

【００３０】同相成分側のシフトレジスタ１１の状態が
図３（ｃ）に示す状態にあるときには、すなわち、第１
段目にある信号が図２（ｃ）に示すマッピングに対応す
るときには、図２（ｄ）より、Ａ（ｎ）は（４）式のよ
うに表される。

【００３１】 Ａ（ｎ） ＝１ 〔Ｉ（ｎ）＝１（ｎ＝２，４，６，・・・）のとき〕 ＝−１ 〔Ｉ（ｎ）＝０（ｎ＝２，４，６，・・・）のとき〕 ＝０ 〔Ｉ（ｎ）＝Ｑ（ｎ）（ｎ＝１，３，５，・・・）のとき〕 ＝２^1/2 〔Ｉ（ｎ）＝１でＱ（ｎ）＝０（ｎ＝１，３，５，・・・）のとき〕 ＝−２^1/2 〔Ｉ（ｎ）＝０でＱ（ｎ）＝１（ｎ＝１，３，５，・・・）のとき〕 ・・・（４） この状態では、Ａ（ｎ）は、同相成分の各値と直交成分
側の奇数段の各値とで決定できる。よって、同相成分側
のシフトレジスタ１１の各段の値と直交成分側のシフト
レジスタ１２の奇数段値と、およびＬ段カウンタ１３の
計数値をアドレス信号とするＲＯＭ１５を設け、そのＲ
ＯＭ１５に（４）式のＡ（ｎ）を用いた（１）式による
演算結果を格納しておく。

【００３２】そして、１シンボル期間毎に、ＲＯＭ１４
の出力とＲＯＭ１５の出力とを切り替えて選択すれば、
波形整形およびマッピングがなされたＩｃｈのベースバ
ンド信号を得ることができる。

【００３３】同様に、直交成分側のシフトレジスタ１２
の状態が図３（ｂ）に示す状態にあるときには、すなわ
ち、第１段目にある信号が図２（ｂ）に示すマッピング
に対応するときには、Ａ（ｎ）は（５）式のように表さ
れる。そして、直交成分側のシフトレジスタ１２の各段
の値と同相成分側のシフトレジスタ１１の偶数段値と、
およびＬ段カウンタ１３の計数値をアドレス信号とする
ＲＯＭ１６には、（５）式のＡ（ｎ）を用いた（１）式
による演算結果が格納される。

【００３４】 Ａ（ｎ） ＝１ 〔Ｑ（ｎ）＝１（ｎ＝１，３，５，・・・）のとき〕 ＝−１ 〔Ｑ（ｎ）＝０（ｎ＝１，３，５，・・・）のとき〕 ＝０ 〔Ｉ（ｎ）≠Ｑ（ｎ）（ｎ＝２，４，６，・・・）のとき〕 ＝２^1/2 〔Ｉ（ｎ）＝１でＱ（ｎ）＝１（ｎ＝２，４，６，・・・）のとき〕 ＝−２^1/2 〔Ｉ（ｎ）＝０でＱ（ｎ）＝０（ｎ＝２，４，６，・・・）のとき〕 ・・・（５） また、直交成分側のシフトレジスタ１２の状態が図３
（ｄ）に示す状態にあるときには、すなわち、第１段目
にある信号が図２（ｃ）に示すマッピングに対応すると
きには、Ａ（ｎ）は（６）式のように表される。そし
て、直交成分側のシフトレジスタ１２の各段の値と同相
成分側のシフトレジスタ１２の奇数段値と、およびＬ段
カウンタ１３の計数値をアドレス信号とするＲＯＭ１７
には、（６）式のＡ（ｎ）を用いた（１）式による演算
結果が格納される。

【００３５】 Ａ（ｎ） ＝１ 〔Ｑ（ｎ）＝１（ｎ＝２，４，６，・・・）のとき〕 ＝−１ 〔Ｑ（ｎ）＝０（ｎ＝２，４，６，・・・）のとき〕 ＝０ 〔Ｉ（ｎ）≠Ｑ（ｎ）（ｎ＝１，３，５，・・・）のとき〕 ＝２^1/2 〔Ｉ（ｎ）＝１でＱ（ｎ）＝１（ｎ＝１，３，５，・・・）のとき〕 ＝−２^1/2 〔Ｉ（ｎ）＝０でＱ（ｎ）＝０（ｎ＝１，３，５，・・・）のとき〕 ・・・（６） そして、同相成分側と同様に、１シンボル期間毎に、Ｒ
ＯＭ１６の出力とＲＯＭ１７の出力とを切り替えて選択
すれば、波形整形およびマッピングがなされたＱｃｈの
ベースバンド信号を得ることができる。

【００３６】次いで、以上の動作原理にもとづいて構成
された図１に示す回路の動作について説明する。同相成
分信号は、Ｃ１端子に入力されたクロック信号に同期し
てシフトレジスタ１１に入力され、かつシフトレジスタ
１１内でシフトされる。そして、ＲＯＭ１４は、シフト
レジスタ１１の各段の値とシフトレジスタ１２の各偶数
段の値とをアドレス信号として入力する。また、入力信
号の１シンボル期間において、Ｌ段カウンタ１３から
は、例えば、１、２、３、・・・、Ｍが順次ＲＯＭ１４
にアドレス信号として出力される。よって、ＲＯＭ１４
からは、（３）式のＡ（ｎ）による（１）式の演算結果
が出力される。

【００３７】また、ＲＯＭ１５は、シフトレジスタ１１
の各段の値とシフトレジスタ１２の各奇数段の値とをア
ドレス信号として入力する。また、入力信号の１シンボ
ル期間において、Ｌ段カウンタ１３からは、計数値が順
次ＲＯＭ１５にアドレス信号として出力される。よっ
て、ＲＯＭ１５からは、（４）式のＡ（ｎ）による
（１）式の演算結果が出力される。

【００３８】そして、データセレクタ１８は、いずれの
出力を選択するか指示するデータ選択制御信号（１シン
ボル期間毎に指示が切り替わる）に従って、ＲＯＭ１４
の出力とＲＯＭ１５の出力とを交互に選択し、それを出
力する。

【００３９】一方、直交成分信号は、Ｃ１端子に入力さ
れたクロック信号に同期してシフトレジスタ１２に入力
され、かつシフトレジスタ１２内でシフトされる。そし
て、ＲＯＭ１６は、シフトレジスタ１２の各段の値とシ
フトレジスタ１１の各偶数段の値とをアドレス信号とし
て入力する。また、入力信号の１シンボル期間におい
て、Ｌ段カウンタ１３からは、計数値が順次ＲＯＭ１６
にアドレス信号として出力される。よって、ＲＯＭ１６
からは、（５）式のＡ（ｎ）による（１）式の演算結果
が出力される。

【００４０】また、ＲＯＭ１７は、シフトレジスタ１２
の各段の値とシフトレジスタ１１の各奇数段の値とをア
ドレス信号として入力する。また、入力信号の１シンボ
ル期間において、Ｌ段カウンタ１３からは、計数値が順
次ＲＯＭ１７にアドレス信号として出力される。よっ
て、ＲＯＭ１７からは、（６）式のＡ（ｎ）による
（１）式の演算結果が出力される。

【００４１】そして、データセレクタ１９は、いずれの
出力を選択するか指示するデータ選択制御信号に従っ
て、ＲＯＭ１６の出力とＲＯＭ１７の出力とを交互に選
択しそれを出力する。

【００４２】以上のように、４種類のＲＯＭ１４〜１７
によって、π／４シフトＱＰＳＫ変調用ベースバンド信
号が発生される。ここで、ＲＯＭ容量は、例えば１０段
のシフトレジスタを用いた場合、ＱＰＳＫ変調の場合に
比べて２⁵ ×２＝６４倍に増えている。しかし、従来の
１０２４倍と比較すると、大幅に削減できたことにな
る。

【００４３】ところで、同相成分および直交成分の入力
信号をそれぞれ蓄積するシフトレジスタの段数が偶数で
あり、かつフィルタのインパルス応答列がＮ×Ｍ（Ｎ：
シフトレジスタの段数、Ｍ：サンプリング数）の場合に
は、インパルス応答列が有する対称性より（１）式は
（７）式と同等になる。

【００４４】 Ｏ(Ｎ_S）＝Σ〔Ｆ｛(Ｎ−(ｎ−１))×Ｍ−(Ｎ _S −１)｝×Ａ(ｎ）〕 ・・・（７） （１）式と（７）式との関係および上記（３）式〜
（６）式に対応したＲＯＭ１４〜１７のデータ構成とか
ら、図３（ｃ），（ｄ）に示すシフトレジスタの内容
（すなわち入力信号列）を、図３（ｅ），（ｆ）に示す
ように前後関係を逆にし、さらにＬ段カウンタ１３の計
数値を（８）式で表す値に変換すれば、２通りのＲＯＭ
で済ませられることがわかる。

【００４５】 Ｎ_ST＝Ｍ−（Ｎ_S −１） ・・・（８） （８）式に対応したＬ段カウンタ１３の計数値の変換
は、Ｌ段カウンタ１３が通常のバイナリカウンタであれ
ば、ビット反転により実現できる。

【００４６】すなわち、例えば、図１に示すＲＯＭ１５
にアドレス信号として入力するシフトレジスタの各段の
値を、最終段の値と最前段の値とが逆になるように並び
換え、かつ、Ｌ段カウンタ１３の計数値を（８）式に対
応して変換すれば、その並び換えられたビット列がアド
レス信号としてＲＯＭ１４に入力されたときにＲＯＭ１
４から出力される値は、図１におけるＲＯＭ１５の出力
と同じである。

【００４７】同様に、図１に示すＲＯＭ１７にアドレス
信号として入力する値を並び換え、かつ、Ｌ段カウンタ
１３の計数値を（８）式に対応して変換すれば、その並
び換えられたビット列がアドレス信号としてＲＯＭ１６
に入力されたときにＲＯＭ１６から出力される値は、図
１におけるＲＯＭ１７の出力と同じである。

【００４８】図４はそのような考え方にもとづく本発明
の第２の実施例によるπ／４シフトＱＰＳＫ変調用マッ
ピング回路の構成を示すブロック図である。図に示すよ
うに、この場合には、順列反転回路２１，２２およびデ
ータセレクタ２３，２４とＬ段カウンタ１３の計数値を
ビット反転する計数値反転回路２５とが設けられる。そ
して、ＲＯＭ１４，１６のみが設けられる。

【００４９】なお、請求項２に記載されている同相側デ
ータセレクタはデータセレクタ２３で、直交側データセ
レクタはデータセレクタ２４で、第１の論理演算部はＲ
ＯＭ１４で、そして、第２の論理演算部はＲＯＭ１６で
実現されている。また、この場合には、タイミング出力
部は、Ｌ段カウンタ１３と計数値反転回路２５とで実現
されている。

【００５０】データセレクタ２３は、図１においてＲＯ
Ｍ１４にアドレス信号として入力していたシフトレジス
タの各段の値（ＩＥ，ＩＯ，ＱＥ）と、図１においてＲ
ＯＭ１５にアドレス信号として入力していたシフトレジ
スタの各段の値（ＩＥ，ＩＯ，ＱＯ）のビット順反転値
（ＩＥｔ，ＩＯｔ，ＱＯｔ）とを、Ｓ端子に入力される
制御信号に従って１シンボル期間毎に切り替え選択す
る。なお、ビット順反転値（ＩＥｔ，ＩＯｔ，ＱＯｔ）
は、順列反転回路２１，２２で作成される。

【００５１】また、データセレクタ２４は、図１におい
てＲＯＭ１６にアドレス信号として入力していたシフト
レジスタの各段の値（ＱＥ，ＱＯ，ＩＥ）と、図１にお
いてＲＯＭ１７にアドレス信号として入力していたシフ
トレジスタの各段の値（ＱＥ，ＱＯ，ＩＯ）のビット順
反転値（ＱＥｔ，ＱＯｔ，ＩＯｔ）とを、Ｓ端子に入力
される制御信号に従って１シンボル期間毎に切り替え選
択する。なお、ビット順反転値（ＱＥｔ，ＱＯｔ，ＩＯ
ｔ）は、順列反転回路２１，２２で作成される。

【００５２】計数値変換回路２５は、Ｓ端子に入力され
る制御信号に従って１シンボルおきに（８）式に対応し
たビット反転を行う。そして、ＲＯＭ１４は、データセ
レクタ２３の出力および計数値変換回路２５の出力をア
ドレス信号として波形整形演算結果を出力する。また、
ＲＯＭ１６は、データセレクタ２４の出力および計数値
変換回路２５の出力をアドレス信号として波形整形演算
結果を出力する。そして、ＲＯＭ１４およびＲＯＭ１６
の出力信号は、π／４シフトＱＰＳＫ変調用べースバン
ド信号となる。

【００５３】図１に示す回路ではＲＯＭの出力信号が切
り替え選択されていたが、この場合には、ＲＯＭに与え
られるアドレス信号が交互に選択される。このような構
成によっても、（３）〜（６）式に対７したＲＯＭ１４
〜１７を備えた場合と同様の出力を得ることができる。
そして、ＲＯＭを同相成分側と直交成分側とでそれぞれ
１個で済ますことができ、全体のＲＯＭ容量を、図１に
示すものに比して１／２とすることができる。

【００５４】なお、上記各実施例では論理演算部として
ＲＯＭを用いた場合を示したが、それ以外の論理演算を
行うものを用いてもよく、その場合にもやはり、ハード
ウェア量は削減される。

【００５５】

【発明の効果】以上のように、請求項１記載の発明によ
れば、π／４シフトＱＰＳＫ変調用マッピング回路が、
冗長な入力情報を減らし、一方の（同相側あるいは直交
側）入力信号が並列化されたデータ列と他方のデータ列
の部分データ列とを用いて演算結果を出力する構成であ
るから、波形整形フィルタリングの論理演算量または回
路規模が削減され、ハードウェア量の少ないものを提供
できる効果がある。例えば、ＲＯＭで波形整形フィルタ
を構成する場合には、並列化されたデータ列のビット長
が１０であるとすると、ＲＯＭ容量は従来の回路に比べ
て１／３２に削減される。

【００５６】また、請求項２記載の発明によれば、π／
４シフトＱＰＳＫ変調用マッピング回路が、同相側と直
交側のそれぞれにおいて論理演算部が共通化された構成
であるから、ハードウェア量のより少ないものを提供で
きる効果がある。例えば、ＲＯＭで波形整形フィルタを
構成する場合には、並列化されたデータ列のビット長が
１０であるとすると、ＲＯＭ容量は従来の回路に比べて
１／６４に削減される。

【図面の簡単な説明】

【図１】本発明の一実施例によるπ／４シフトＱＰＳＫ
変調用マッピング回路の構成を示すブロック図である。

【図２】図１に示す回路の動作原理を説明するための説
明図である。

【図３】シフトレジスタの各段の内容を示す説明図であ
る。

【図４】本発明の他の実施例によるπ／４シフトＱＰＳ
Ｋ変調用マッピング回路の構成を示すブロック図であ
る。

【図５】従来のπ／４シフトＱＰＳＫ変調用マッピング
回路の構成を示すブロック図である。

【図６】π／４シフトＱＰＳＫ変調の説明を示す位相平
面図である。

【図７】図６に示すシフトレジスタの各段の内容を示す
説明図である。

【符号の説明】

１１ Ｎ段シフトレジスタ １２ Ｎ段シフトレジスタ １３ Ｌ段カウンタ １４〜１７ ＲＯＭ １８，１９ データセレクタ ２１，２２ 順列反転回路 ２３，２４ データセレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 修三 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平３−291012（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 27/20

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 同相成分信号を順次記憶し記憶内容を並
   列出力する同相側並列出力部と、 直交成分信号を順次記憶し記憶内容を並列出力する直交
   側並列出力部と、 出力信号のサンプリングタイミングを定めるタイミング
   出力部と、 前記同相側並列出力部の各出力値、前記直交側並列出力
   部の偶数番目の各出力値、および前記タイミング出力部
   から出力されるサンプリングタイミングに従って波形整
   形フィルタの演算結果を出力する第１の論理演算部と、 前記同相側並列出力部の各出力値、前記直交側並列出力
   部の奇数番目の各出力値、および前記タイミング出力部
   から出力されるサンプリングタイミングに従って波形整
   形フィルタの演算結果を出力する第２の論理演算部と、 前記第１の論理演算部の出力信号と前記第２の論理演算
   部の出力信号とを交互に選択する同相側データセレクタ
   と、 前記直交側並列出力部の各出力値、前記同相側並列出力
   部の偶数番目の各出力値、および前記タイミング出力部
   から出力されるサンプリングタイミングに従って波形整
   形フィルタの演算結果を出力する第３の論理演算部と、 前記直交側並列出力部の各出力値、前記同相側並列出力
   部の奇数番目の各出力値、および前記タイミング出力部
   から出力されるサンプリングタイミングに従って波形整
   形フィルタの演算結果を出力する第４の論理演算部と、 前記第３の論理演算部の出力信号と前記第４の論理演算
   部の出力信号とを交互に選択する直交側データセレクタ
   とを備えたπ／４シフトＱＰＳＫ変調用マッピング回
   路。
2. 【請求項２】 同相成分信号を順次記憶し記憶内容を並
   列出力する同相側並列出力部と、 直交成分信号を順次記憶し記憶内容を並列出力する直交
   側並列出力部と、前記同相側並列出力部の各出力値と前記直交側並列出力
   部の一方の１つおきの各出力値とからなるデータ列と、
   前記同相側並列出力部の各出力値の順列反転値と前記直
   交側並列出力部の他方の１つおきの各出力値の順列反転
   値とからなるデータ列とのいずれかを選択する同相側デ
   ータセレクタと、 前記直交側並列出力部の各出力値と前記同相側並列出力
   部の一方の１つおきの各出力値とからなるデータ列と、
   前記直交側並列出力部の各出力値の順列反転値と前記同
   相側並列出力部の他方の１つおきの各出力値の順列反転
   値とからなるデータ列とのいずれかを選択する直交側デ
   ータセレクタと、 出力信号のサンプリングタイミングを定めるためのサン
   プリングタイミング信号を出力し、前記同相側データセ
   レクタおよび前記直交側データセレクタが順列反転した
   各出力値を選択するときに、通常のサンプリングタイミ
   ング信号を順列反転して出力するタイミング出力部と、 前記同相側データセレクタの出力信号および前記タイミ
   ング出力部から出力されるサンプリングタイミングに従
   って波形整形フィルタの演算結果を出力する第１の論理
   演算部と、 前記直交側データセレクタの出力信号および前記タイミ
   ング出力部から出力されるサンプリングタイミングに従
   って波形整形フィルタの演算結果を出力する第２の論理
   演算部とを備えたπ／４シフトＱＰＳＫ変調用マッピン
   グ回路。