JPH10112735A - Ｄｑｐｓｋ変調用マッピング回路 - Google Patents
Ｄｑｐｓｋ変調用マッピング回路Info
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- JPH10112735A JPH10112735A JP8264917A JP26491796A JPH10112735A JP H10112735 A JPH10112735 A JP H10112735A JP 8264917 A JP8264917 A JP 8264917A JP 26491796 A JP26491796 A JP 26491796A JP H10112735 A JPH10112735 A JP H10112735A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
- H04L27/2032—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner
- H04L27/2053—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases
- H04L27/206—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers
- H04L27/2067—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states
- H04L27/2071—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states in which the data are represented by the carrier phase, e.g. systems with differential coding
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 マッピング回路の動作フロックをｆ／Ｎの速
度に低速化し、消費電力を低減する。 【解決手段】 一シンボル時間前の直交信号を保持する
フリップフロップ１９〜２６と、２Ｎビットの入力シン
ボルを同時に保持するフリップフロップ２９、３０と、
直交信号と２Ｎビットの入力シンボルとの情報から現シ
ンボル直交信号を同時に求めるパラレルデコーダ３２
と、パラレルデコーダ３２の出力信号をそれぞれＩｃ
ｈ、ＱｃｈにＬＳＢより順次シリアル出力するための制
御を行うセレクタ３３、３４と、セレクタ３３、３４を
制御する信号を生成するコントローラ３５とを備える。
度に低速化し、消費電力を低減する。 【解決手段】 一シンボル時間前の直交信号を保持する
フリップフロップ１９〜２６と、２Ｎビットの入力シン
ボルを同時に保持するフリップフロップ２９、３０と、
直交信号と２Ｎビットの入力シンボルとの情報から現シ
ンボル直交信号を同時に求めるパラレルデコーダ３２
と、パラレルデコーダ３２の出力信号をそれぞれＩｃ
ｈ、ＱｃｈにＬＳＢより順次シリアル出力するための制
御を行うセレクタ３３、３４と、セレクタ３３、３４を
制御する信号を生成するコントローラ３５とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル通信用
ＤＱＰＳＫ変調用マッピング回路に関する。
ＤＱＰＳＫ変調用マッピング回路に関する。
【０００２】
【従来の技術】図１２は従来のＤＱＰＳＫ変調用マッピ
ング回路の構成を示している。図１２において、１、２
は２ビットの入力シンボル（Ｘn ，Ｙn ）、３、４は２
ビットの入力シンボル（Ｘn ，Ｙn ）を保持するための
フリップフロップ、５、６は一シンボル時間前の２ビッ
トの直交信号（Ｉn-1 ，Ｑn-1 ）、７、８は一シンボル
時間前の２ビットの直交信号（Ｉn-1 ，Ｑn-1 ）を保持
するフリップフロップ、９はフリップフロップ３、４、
７、８の入力データをラッチするためのクロック信号、
１０は３、４フリップフロップ３、４からの入力シンボ
ルデータとフリップフロップ７、８からの一シンボル時
間前の直交信号データとから現シンボル直交信号（Ｉn
，Ｑn ）を求めるデコーダである。
ング回路の構成を示している。図１２において、１、２
は２ビットの入力シンボル（Ｘn ，Ｙn ）、３、４は２
ビットの入力シンボル（Ｘn ，Ｙn ）を保持するための
フリップフロップ、５、６は一シンボル時間前の２ビッ
トの直交信号（Ｉn-1 ，Ｑn-1 ）、７、８は一シンボル
時間前の２ビットの直交信号（Ｉn-1 ，Ｑn-1 ）を保持
するフリップフロップ、９はフリップフロップ３、４、
７、８の入力データをラッチするためのクロック信号、
１０は３、４フリップフロップ３、４からの入力シンボ
ルデータとフリップフロップ７、８からの一シンボル時
間前の直交信号データとから現シンボル直交信号（Ｉn
，Ｑn ）を求めるデコーダである。
【０００３】以上のように構成された従来のマッピング
回路の動作を図１３、図１４、図１５をもとに説明す
る。
回路の動作を図１３、図１４、図１５をもとに説明す
る。
【０００４】図１３は４相ＤＱＰＳＫ変調における信号
点配置を示す図である。図中の点を信号点（Ｉn ，Ｑ
n ）＝（０，０）とし、の点を信号点（Ｉn ，Ｑn ）
＝（０，１）とし、の点を信号点（Ｉn ，Ｑn ）＝
（１，１）とし、の点を信号点（Ｉn ，Ｑn ）＝
（１，０）とする。また、一シンボル時間前の信号点位
置において、入力シンボル（Ｘn ，Ｙn ）が入力された
ときの遷移先信号点の位置を図１４に示す。今、入力シ
ンボルを、 とし、初期状態を信号点位置とする。このときの具体
的動作を図１５を用いて説明する。
点配置を示す図である。図中の点を信号点（Ｉn ，Ｑ
n ）＝（０，０）とし、の点を信号点（Ｉn ，Ｑn ）
＝（０，１）とし、の点を信号点（Ｉn ，Ｑn ）＝
（１，１）とし、の点を信号点（Ｉn ，Ｑn ）＝
（１，０）とする。また、一シンボル時間前の信号点位
置において、入力シンボル（Ｘn ，Ｙn ）が入力された
ときの遷移先信号点の位置を図１４に示す。今、入力シ
ンボルを、 とし、初期状態を信号点位置とする。このときの具体
的動作を図１５を用いて説明する。
【０００５】まず、入力シンボル（Ｘn ，Ｙn ）＝
（０，１）と一シンボル時間前の（Ｉn-1 ，Ｑn-1 ）＝
（０，０）がクロック９でたたかれ、それぞれフリップ
フロップ３、４およびフリップフロップ７、８で保持さ
れる。そしてデコーダ１０により現シンボル（Ｉn ，Ｑ
n ）＝（０，１）がデコードされ、Ｉn ，Ｑn として出
力される。つまり、信号点位置が→に遷移する。
（０，１）と一シンボル時間前の（Ｉn-1 ，Ｑn-1 ）＝
（０，０）がクロック９でたたかれ、それぞれフリップ
フロップ３、４およびフリップフロップ７、８で保持さ
れる。そしてデコーダ１０により現シンボル（Ｉn ，Ｑ
n ）＝（０，１）がデコードされ、Ｉn ，Ｑn として出
力される。つまり、信号点位置が→に遷移する。
【０００６】次に、出力された現シンボル（Ｉn ，Ｑn
）＝（０，１）および入力シンボル（Ｘn+1,Yn+1）＝
（０，０）がクロック９でたたかれ、それぞれ一シンボ
ル時間前の状態（Ｉn-1 ，Ｑn-1 ）＝（０，１）、入力
シンボル（Ｘn ，Ｙn ）＝（０，０）としてフリップフ
ロップ７、８およびフリップフロップ３、４で保持され
る。そしてデコーダ１０により現シンボル（Ｉn ，Ｑn
）＝（０，１）がデコードされ、Ｉn ，Ｑn として出
力される。つまり、信号点位置が→に遷移する。
）＝（０，１）および入力シンボル（Ｘn+1,Yn+1）＝
（０，０）がクロック９でたたかれ、それぞれ一シンボ
ル時間前の状態（Ｉn-1 ，Ｑn-1 ）＝（０，１）、入力
シンボル（Ｘn ，Ｙn ）＝（０，０）としてフリップフ
ロップ７、８およびフリップフロップ３、４で保持され
る。そしてデコーダ１０により現シンボル（Ｉn ，Ｑn
）＝（０，１）がデコードされ、Ｉn ，Ｑn として出
力される。つまり、信号点位置が→に遷移する。
【０００７】次に、出力された現シンボル（Ｉn ，Ｑn
）＝（０，１）および入力シンボル（Ｘn+2,Yn+2）＝
（０，１）がクロック９でたたかれ、それぞれ一シンボ
ル時間前の状態（Ｉn-1 ，Ｑn-1 ）＝（０，１）、入力
シンボル（Ｘn ，Ｙn ）＝（０，１）としてフリップフ
ロップ７、８およびフリップフロップ３、４で保持され
る。そしてデコーダ１０により現シンボル（Ｉn ，Ｑn
）＝（１，１）がデコードされ、Ｉn ，Ｑn として出
力される。つまり、信号点位置が→に遷移する。
）＝（０，１）および入力シンボル（Ｘn+2,Yn+2）＝
（０，１）がクロック９でたたかれ、それぞれ一シンボ
ル時間前の状態（Ｉn-1 ，Ｑn-1 ）＝（０，１）、入力
シンボル（Ｘn ，Ｙn ）＝（０，１）としてフリップフ
ロップ７、８およびフリップフロップ３、４で保持され
る。そしてデコーダ１０により現シンボル（Ｉn ，Ｑn
）＝（１，１）がデコードされ、Ｉn ，Ｑn として出
力される。つまり、信号点位置が→に遷移する。
【０００８】このようにして、順次一シンボル時間前の
（Ｉn-1 ，Ｑn-1 ）と入力シンボル（Ｘn ，Ｙn ）をデ
コードすることにより、現シンボル（Ｉn ，Ｑn ）を出
力する。つまり、信号点の遷移は、図１４をもとにし
て、（初期状態）→ → → → → →
→ →のように変移する。これを（Ｉn ，Ｑn
）信号出力に置き換えると、 のようになり、このときの回路動作クロックは（ｆ：１
／一シンボル時間周期）である。
（Ｉn-1 ，Ｑn-1 ）と入力シンボル（Ｘn ，Ｙn ）をデ
コードすることにより、現シンボル（Ｉn ，Ｑn ）を出
力する。つまり、信号点の遷移は、図１４をもとにし
て、（初期状態）→ → → → → →
→ →のように変移する。これを（Ｉn ，Ｑn
）信号出力に置き換えると、 のようになり、このときの回路動作クロックは（ｆ：１
／一シンボル時間周期）である。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の構成によるマッピング回路においては、伝送容量を
大きくする場合には、マッピング回路の動作クロックを
速くする必要がある。また、回路動作クロックがＭ倍に
なった場合には、消費電力ｐもそれに比例してＭｐにな
る。つまり回路動作クロックに比例して消費電力が増大
すことになる。また、回路動作クロックの高速化は、デ
バイスの信頼性面からみても誤動作を引き起こしやすい
等の問題があった。
来の構成によるマッピング回路においては、伝送容量を
大きくする場合には、マッピング回路の動作クロックを
速くする必要がある。また、回路動作クロックがＭ倍に
なった場合には、消費電力ｐもそれに比例してＭｐにな
る。つまり回路動作クロックに比例して消費電力が増大
すことになる。また、回路動作クロックの高速化は、デ
バイスの信頼性面からみても誤動作を引き起こしやすい
等の問題があった。
【００１０】本発明は、上記従来の問題を解決し、マッ
ピング回路の動作クロックをｆ／Ｎの速度に低速化可能
なＤＱＰＳＫ変調用マッピング回路を提供することを目
的とするものである。
ピング回路の動作クロックをｆ／Ｎの速度に低速化可能
なＤＱＰＳＫ変調用マッピング回路を提供することを目
的とするものである。
【００１１】
【課題を解決するための手段】上記問題を解決するため
に、本発明は、一シンボル時間前の直交信号を保持する
フリップフロップと、２Ｎビットの入力シンボルを同時
に保持するフリップフロップと、直交信号と２Ｎビット
の入力シンボルとの情報から現シンボル直交信号を同時
に求めるパラレルデコーダと、パラレルデコーダの出力
信号を、それぞれＩｃｈ、ＱｃｈにＬＳＢより順次シリ
アル出力するための制御を行うセレクタと、セレクタを
制御する信号を生成するコントローラとを備えたもので
ある。
に、本発明は、一シンボル時間前の直交信号を保持する
フリップフロップと、２Ｎビットの入力シンボルを同時
に保持するフリップフロップと、直交信号と２Ｎビット
の入力シンボルとの情報から現シンボル直交信号を同時
に求めるパラレルデコーダと、パラレルデコーダの出力
信号を、それぞれＩｃｈ、ＱｃｈにＬＳＢより順次シリ
アル出力するための制御を行うセレクタと、セレクタを
制御する信号を生成するコントローラとを備えたもので
ある。
【００１２】
【発明の実施の形態】本発明の請求項１に記載の発明
は、一シンボル時間前の直交信号と２Ｎビットの入力シ
ンボルとの情報から現シンボル直交信号を同時に求める
パラレルデコーダを備えたＤＱＰＳＫ変調用マッピング
回路であり、シンボルクロックｆに対して、常にｆ／Ｎ
の回路動作クロックを実現でき、回路動作クロックの低
速化が可能になるので、消費電力が低減するという作用
を有する。また、デバイスの誤動作を抑えやすいので、
高い信頼性が得られるという作用を有する。さらに、１
クロック当たりのマッピングシンボル数がＮ倍にできる
という作用を有する。
は、一シンボル時間前の直交信号と２Ｎビットの入力シ
ンボルとの情報から現シンボル直交信号を同時に求める
パラレルデコーダを備えたＤＱＰＳＫ変調用マッピング
回路であり、シンボルクロックｆに対して、常にｆ／Ｎ
の回路動作クロックを実現でき、回路動作クロックの低
速化が可能になるので、消費電力が低減するという作用
を有する。また、デバイスの誤動作を抑えやすいので、
高い信頼性が得られるという作用を有する。さらに、１
クロック当たりのマッピングシンボル数がＮ倍にできる
という作用を有する。
【００１３】本発明の請求項２に記載の発明は、一シン
ボル時間前の直交信号を保持するフリップフロップと、
２Ｎビットの入力シンボルを同時に保持するフリップフ
ロップと、直交信号と２Ｎビットの入力シンボルとの情
報から現シンボル直交信号を同時に求めるパラレルデコ
ーダと、パラレルデコーダの出力信号をそれぞれＩｃ
ｈ、ＱｃｈにＬＳＢより順次シリアル出力するための制
御を行うセレクタと、セレクタを制御するための信号を
生成するコントローラとを備えたＤＱＰＳＫ変調用マッ
ピング回路であり、シンボルクロックｆに対して、常に
ｆ／Ｎの回路動作クロックを実現でき、回路動作クロッ
クの低速化が可能になるので、消費電力が低減するとい
う作用を有する。また、デバイスの誤動作を抑えやすい
ので、高い信頼性が得られるという作用を有する。さら
に、１クロック当たりのマッピングシンボル数がＮ倍に
できるという作用を有する。
ボル時間前の直交信号を保持するフリップフロップと、
２Ｎビットの入力シンボルを同時に保持するフリップフ
ロップと、直交信号と２Ｎビットの入力シンボルとの情
報から現シンボル直交信号を同時に求めるパラレルデコ
ーダと、パラレルデコーダの出力信号をそれぞれＩｃ
ｈ、ＱｃｈにＬＳＢより順次シリアル出力するための制
御を行うセレクタと、セレクタを制御するための信号を
生成するコントローラとを備えたＤＱＰＳＫ変調用マッ
ピング回路であり、シンボルクロックｆに対して、常に
ｆ／Ｎの回路動作クロックを実現でき、回路動作クロッ
クの低速化が可能になるので、消費電力が低減するとい
う作用を有する。また、デバイスの誤動作を抑えやすい
ので、高い信頼性が得られるという作用を有する。さら
に、１クロック当たりのマッピングシンボル数がＮ倍に
できるという作用を有する。
【００１４】以下、本発明の実施の形態について、図面
を用いて説明する。 （実施の形態）図１は本発明の実施の形態におけるＤＱ
ＰＳＫ変調用マッピング回路の構成を示す。図１におい
て、１１〜１８は２Ｎビット（以後Ｎ＝４として説明す
る。）の入力シンボル（Ｘn ，Ｙn ）、（Ｘn+1 ，Ｙn+
1 ）、（Ｘn+2 ，Ｙn+2 ）、（Ｘn+3 ，Ｙn+3 ）、１９
〜２６は８ビットの入力シンボル（Ｘn ，Ｙn ）、（Ｘ
n+1 ，Ｙn+1 ）、（Ｘn+2 ，Ｙn+2 ）、（Ｘn+3 ，Ｙn+
3 ）を同時に保持するためのフリップフロップ、２７、
２８は一シンボル時間前の２ビットの直交信号（Ｉn-1
，Ｑn-1 ）、２９、３０は一シンボル時間前の２ビッ
トの直交信号（Ｉn-1 ，Ｑn-1 ）を保持するフリップフ
ロップ、３１はフリップフロップ１９〜２６、２９、３
０の入力データをラッチするためのクロック信号、３２
はフリップフロップ１９〜２６からの８ビットの入力シ
ンボルデータとフリップフロップ２９、３０からの一シ
ンボル時間前の直交信号データとから現シンボル直交信
号（Ｉn ，Ｑn ）、（Ｉn+1 ，Ｑn+1 ）、（Ｉn+2 ，Ｑ
n+2 ）、（Ｉn+3 ，Ｑn+3 ）を同時に求めるパラレルデ
コーダ、３３、３４はパラレルデコーダ３２の出力信号
を制御するセレクタ、３５はクロック信号３６によりコ
ントロールされ、その出力信号によってセレクタ３３、
３４を制御するコントローラである。
を用いて説明する。 （実施の形態）図１は本発明の実施の形態におけるＤＱ
ＰＳＫ変調用マッピング回路の構成を示す。図１におい
て、１１〜１８は２Ｎビット（以後Ｎ＝４として説明す
る。）の入力シンボル（Ｘn ，Ｙn ）、（Ｘn+1 ，Ｙn+
1 ）、（Ｘn+2 ，Ｙn+2 ）、（Ｘn+3 ，Ｙn+3 ）、１９
〜２６は８ビットの入力シンボル（Ｘn ，Ｙn ）、（Ｘ
n+1 ，Ｙn+1 ）、（Ｘn+2 ，Ｙn+2 ）、（Ｘn+3 ，Ｙn+
3 ）を同時に保持するためのフリップフロップ、２７、
２８は一シンボル時間前の２ビットの直交信号（Ｉn-1
，Ｑn-1 ）、２９、３０は一シンボル時間前の２ビッ
トの直交信号（Ｉn-1 ，Ｑn-1 ）を保持するフリップフ
ロップ、３１はフリップフロップ１９〜２６、２９、３
０の入力データをラッチするためのクロック信号、３２
はフリップフロップ１９〜２６からの８ビットの入力シ
ンボルデータとフリップフロップ２９、３０からの一シ
ンボル時間前の直交信号データとから現シンボル直交信
号（Ｉn ，Ｑn ）、（Ｉn+1 ，Ｑn+1 ）、（Ｉn+2 ，Ｑ
n+2 ）、（Ｉn+3 ，Ｑn+3 ）を同時に求めるパラレルデ
コーダ、３３、３４はパラレルデコーダ３２の出力信号
を制御するセレクタ、３５はクロック信号３６によりコ
ントロールされ、その出力信号によってセレクタ３３、
３４を制御するコントローラである。
【００１５】以上のように構成されたマッピング回路の
動作を図２から図９を参照しながら説明する。４相ＤＱ
ＰＳＫ変調における信号点配置は図１３に示す通りであ
る。また、一シンボル時間前の信号点位置において、８
ビットの入力シンボル（Ｘn，Ｙn ）、（Ｘn+1 ，Ｙn+1
）、（Ｘn+2 ，Ｙn+2 ）、（Ｘn+3 ，Ｙn+3 ）が入力
されたときの遷移先信号点の位置を図２から図９に示
す。今、入力シンボルを、 とし、初期状態を信号点位置とする。このときの具体
的動作を図１０を用いて説明する。まず、入力シンボル
（Ｘn ，Ｙn ，Ｘn+1 ，Ｙn+1 ，Ｘn+2 ，Ｙn+2，Ｘn+3
，Ｙn+3 ）＝（０，１，０，０，０，１，１，１）と
一シンボル時間前の（Ｉn-1 ，Ｑn-1 ）＝（０，０）が
クロック３１でたたかれ、それぞれフリップフロップ１
９〜２６およびフリップフロップ２９、３０で同時に保
持される。そしてパラレルデコーダ３２により、現シン
ボル（Ｉn ，Ｑn ，Ｉn+1 ，Ｑn+1，Ｉn+2 ，Ｑn+2 ，
Ｉn+3 ，Ｑn+3 ）＝（０，１，０，１，１，１，０，
０）がデコードされ、現シンボル３８〜４５に同時に４
シンボル分がパラレル出力される。この４シンボル分デ
ータは、クロック３６で制御されるコントローラ信号３
７により、セレクタ３３、３４の出力を切り換え、Ｉｃ
ｈ、Ｑｃｈ信号４６、４７にＬＳＢより順次シリアル出
力する。つまり、信号点位置が→→→→の順
に遷移する。
動作を図２から図９を参照しながら説明する。４相ＤＱ
ＰＳＫ変調における信号点配置は図１３に示す通りであ
る。また、一シンボル時間前の信号点位置において、８
ビットの入力シンボル（Ｘn，Ｙn ）、（Ｘn+1 ，Ｙn+1
）、（Ｘn+2 ，Ｙn+2 ）、（Ｘn+3 ，Ｙn+3 ）が入力
されたときの遷移先信号点の位置を図２から図９に示
す。今、入力シンボルを、 とし、初期状態を信号点位置とする。このときの具体
的動作を図１０を用いて説明する。まず、入力シンボル
（Ｘn ，Ｙn ，Ｘn+1 ，Ｙn+1 ，Ｘn+2 ，Ｙn+2，Ｘn+3
，Ｙn+3 ）＝（０，１，０，０，０，１，１，１）と
一シンボル時間前の（Ｉn-1 ，Ｑn-1 ）＝（０，０）が
クロック３１でたたかれ、それぞれフリップフロップ１
９〜２６およびフリップフロップ２９、３０で同時に保
持される。そしてパラレルデコーダ３２により、現シン
ボル（Ｉn ，Ｑn ，Ｉn+1 ，Ｑn+1，Ｉn+2 ，Ｑn+2 ，
Ｉn+3 ，Ｑn+3 ）＝（０，１，０，１，１，１，０，
０）がデコードされ、現シンボル３８〜４５に同時に４
シンボル分がパラレル出力される。この４シンボル分デ
ータは、クロック３６で制御されるコントローラ信号３
７により、セレクタ３３、３４の出力を切り換え、Ｉｃ
ｈ、Ｑｃｈ信号４６、４７にＬＳＢより順次シリアル出
力する。つまり、信号点位置が→→→→の順
に遷移する。
【００１６】次に、現シンボル３８〜４５（Ｉn ，Ｑn
，Ｉn+1 ，Ｑn+1 ，Ｉn+2 ，Ｑn+2，Ｉn+3 ，Ｑn+3 ）
＝（０，１，０，１，１，１，０，０）のＭＳＢ（Ｉn+
3 ，Ｑn+3 ）＝（０，０）および入力シンボル（Ｘn+4
，Ｙn+4 ，Ｘn+5 ，Ｙn+5 ，Ｘn+6 ，Ｙn+6 ，Ｘn+7
，Ｙn+7 ）＝（０，１，１，０，１，０，０，１）が
クロック３１でたたかれ、一シンボル時間前の状態（Ｉ
n-1 ，Ｑn-1 ）＝（０，０）、入力シンボル（Ｘn ，Ｙ
n ，Ｘn+1 ，Ｙn+1 ，Ｘn+2 ，Ｙn+2 ，Ｘn+3 ，Ｙn+3
）＝（０，１，１，０，１，０，０，１）として、そ
れぞれフリップフロップ１９〜２６およびフリップフロ
ップ２９、３０で同時に保持される。そしてパラレルデ
コーダ３２により、現シンボル３８〜４５（Ｉn ，Ｑn
，Ｉn+1 ，Ｑn+1 ，Ｉn+2 ，Ｑn+2 ，Ｉn+3 ，Ｑn+3
）＝（０，１，０，０，１，０，０，０）がデコード
され、現シンボル３８〜４５に同時に次の４シンボル分
がパラレル出力される。この４シンボル分データは、ク
ロック３６で制御されるコントローラ信号３７により、
セレクタ３３、３４の出力を切り換え、Ｉｃｈ、Ｑｃｈ
信号４６、４７にＬＳＢより順次シリアル出力する。つ
まり、信号点位置が→→→に遷移する。
，Ｉn+1 ，Ｑn+1 ，Ｉn+2 ，Ｑn+2，Ｉn+3 ，Ｑn+3 ）
＝（０，１，０，１，１，１，０，０）のＭＳＢ（Ｉn+
3 ，Ｑn+3 ）＝（０，０）および入力シンボル（Ｘn+4
，Ｙn+4 ，Ｘn+5 ，Ｙn+5 ，Ｘn+6 ，Ｙn+6 ，Ｘn+7
，Ｙn+7 ）＝（０，１，１，０，１，０，０，１）が
クロック３１でたたかれ、一シンボル時間前の状態（Ｉ
n-1 ，Ｑn-1 ）＝（０，０）、入力シンボル（Ｘn ，Ｙ
n ，Ｘn+1 ，Ｙn+1 ，Ｘn+2 ，Ｙn+2 ，Ｘn+3 ，Ｙn+3
）＝（０，１，１，０，１，０，０，１）として、そ
れぞれフリップフロップ１９〜２６およびフリップフロ
ップ２９、３０で同時に保持される。そしてパラレルデ
コーダ３２により、現シンボル３８〜４５（Ｉn ，Ｑn
，Ｉn+1 ，Ｑn+1 ，Ｉn+2 ，Ｑn+2 ，Ｉn+3 ，Ｑn+3
）＝（０，１，０，０，１，０，０，０）がデコード
され、現シンボル３８〜４５に同時に次の４シンボル分
がパラレル出力される。この４シンボル分データは、ク
ロック３６で制御されるコントローラ信号３７により、
セレクタ３３、３４の出力を切り換え、Ｉｃｈ、Ｑｃｈ
信号４６、４７にＬＳＢより順次シリアル出力する。つ
まり、信号点位置が→→→に遷移する。
【００１７】このようにして、順次一シンボル時間前の
（Ｉn-1 ，Ｑn-1 ）と入力シンボル（Ｘn ，Ｙn ，Ｘn+
1 ，Ｙn+1 ，Ｘn+2 ，Ｙn+2 ，Ｘn+3 ，Ｙn+3 ）をパラ
レルデコードすることにより、現シンボル３８〜４５
（Ｉn ，Ｑn ，Ｉn+1 ，Ｑn+1，Ｉn+2 ，Ｑn+2 ，Ｉn+3
，Ｑn+3 ）を同時にパラレル出力する。
（Ｉn-1 ，Ｑn-1 ）と入力シンボル（Ｘn ，Ｙn ，Ｘn+
1 ，Ｙn+1 ，Ｘn+2 ，Ｙn+2 ，Ｘn+3 ，Ｙn+3 ）をパラ
レルデコードすることにより、現シンボル３８〜４５
（Ｉn ，Ｑn ，Ｉn+1 ，Ｑn+1，Ｉn+2 ，Ｑn+2 ，Ｉn+3
，Ｑn+3 ）を同時にパラレル出力する。
【００１８】つまり、信号点の遷移は、図２〜図９をも
とにして、（初期状態）→ → → →
→ → → → のように変移す
る。これを（Ｉn ，Ｑn ）信号出力に置き換えると、 のようになり、このときの回路動作クロックは（ｆ：１
／一シンボル時間周期）／（Ｎ：４）である。
とにして、（初期状態）→ → → →
→ → → → のように変移す
る。これを（Ｉn ，Ｑn ）信号出力に置き換えると、 のようになり、このときの回路動作クロックは（ｆ：１
／一シンボル時間周期）／（Ｎ：４）である。
【００１９】図１１はパラレルデコーダ（Ｎ＝４とした
場合）の構成例を示す。図１１において、デコーダ５０
に入力シンボル（Ｘn ，Ｙn ）および一シンボル時間前
の直交信号（Ｉn-1 ，Ｑn-1 ）を入力する。次に、この
デコーダ５０の出力が、デコーダ５１における一シンボ
ル時間前の直交信号（Ｉn-1 ，Ｑn-1 ）となり、入力シ
ンボル（Ｘn+1 ，Ｙn+1 ）とデコードされる。次に、こ
のデコーダ５１の出力が、デコーダ５２における一シン
ボル時間前の直交信号（Ｉn-1 ，Ｑn-1 ）となり、入力
シンボル（Ｘn+2 ，Ｙn+2 ）とデコードされる。次に、
このデコーダ５２の出力が、デコーダ５３における一シ
ンボル時間前の直交信号（Ｉn-1 ，Ｑn-1 ）となり、入
力シンボル（Ｘn+3 ，Ｙn+3 ）とデコードされる。この
ようにして、シリアルに接続されたデコーダ５０〜５３
により、現シンボル（Ｉn ，Ｑn，Ｉn+1 ，Ｑn+1 ，Ｉn
+2 ，Ｑn+2 ，Ｉn+3 ，Ｑn+3 ）を同時にパラレル出力
する。
場合）の構成例を示す。図１１において、デコーダ５０
に入力シンボル（Ｘn ，Ｙn ）および一シンボル時間前
の直交信号（Ｉn-1 ，Ｑn-1 ）を入力する。次に、この
デコーダ５０の出力が、デコーダ５１における一シンボ
ル時間前の直交信号（Ｉn-1 ，Ｑn-1 ）となり、入力シ
ンボル（Ｘn+1 ，Ｙn+1 ）とデコードされる。次に、こ
のデコーダ５１の出力が、デコーダ５２における一シン
ボル時間前の直交信号（Ｉn-1 ，Ｑn-1 ）となり、入力
シンボル（Ｘn+2 ，Ｙn+2 ）とデコードされる。次に、
このデコーダ５２の出力が、デコーダ５３における一シ
ンボル時間前の直交信号（Ｉn-1 ，Ｑn-1 ）となり、入
力シンボル（Ｘn+3 ，Ｙn+3 ）とデコードされる。この
ようにして、シリアルに接続されたデコーダ５０〜５３
により、現シンボル（Ｉn ，Ｑn，Ｉn+1 ，Ｑn+1 ，Ｉn
+2 ，Ｑn+2 ，Ｉn+3 ，Ｑn+3 ）を同時にパラレル出力
する。
【００２０】なお、上記した実施の形態は、本発明の一
例を示すものであり、本発明はこれに限定されるべきも
のではない。
例を示すものであり、本発明はこれに限定されるべきも
のではない。
【００２１】
【発明の効果】以上のように本発明によれば、回路動作
クロックが同一である場合には、１クロック当たりのマ
ッピングシンボル数がＮ倍にできる。また、シンボルク
ロックが高速になった場合には、マッピング回路の動作
クロックを（ｆ：１／一シンボル時間）／Ｎの速度で動
作させることが可能なので、消費電力が低減でき、かつ
デバイスの高い信頼性が得られるという有利な効果が得
られる。
クロックが同一である場合には、１クロック当たりのマ
ッピングシンボル数がＮ倍にできる。また、シンボルク
ロックが高速になった場合には、マッピング回路の動作
クロックを（ｆ：１／一シンボル時間）／Ｎの速度で動
作させることが可能なので、消費電力が低減でき、かつ
デバイスの高い信頼性が得られるという有利な効果が得
られる。
【図１】本発明の一実施の形態におけるマッピング回路
【図２】本発明の一実施の形態におけるマッピング回路
の４相ＤＱＰＳＫ変調の信号点遷移一覧図
の４相ＤＱＰＳＫ変調の信号点遷移一覧図
【図３】本発明の一実施の形態におけるマッピング回路
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
【図４】本発明の一実施の形態におけるマッピング回路
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
【図５】本発明の一実施の形態におけるマッピング回路
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
【図６】本発明の一実施の形態におけるマッピング回路
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
【図７】本発明の一実施の形態におけるマッピング回路
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
【図８】本発明の一実施の形態におけるマッピング回路
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
【図９】本発明の一実施の形態におけるマッピング回路
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
の４相ＤＱＰＳＫ変調の信号点遷移一覧図（続き）
【図１０】本発明の一実施の形態におけるマッピング回
路のタイミング図
路のタイミング図
【図１１】本発明の一実施の形態におけるパラレルデコ
ーダのブロック図
ーダのブロック図
【図１２】従来のマッピング回路のブロック図
【図１３】４相ＤＱＰＳＫ変調の信号点配置図
【図１４】従来のマッピング回路における４相ＤＱＰＳ
Ｋ変調の信号点遷移一覧図
Ｋ変調の信号点遷移一覧図
【図１５】従来のマッピング回路のタイミング図
１１〜１８ 入力シンボル（Ｘn 、Ｙn 、Ｘn+1 、Ｙn+
1 、Ｘn+2 、Ｙn+2 、Ｘn+3 、Ｙn+3 ） １９〜２６、２９〜３０ フリップフロップ ２７、２８ 一シンボル時間前の２ビットの直交信号
（Ｉn-1 、Ｑn-1 ） ３１ 回路動作クロック ３２ パラレルデコーダ ３３、３４ セレクタ ３５ コントローラ ３６ コントローラ用クロック ３７ コントロール信号 ３８〜４５ 現シンボル（Ｉn 、Ｑn 、Ｉn+1 、Ｑn+1
、Ｉn+2 、Ｑn+2 、Ｉn+3 、Ｑn+3 ） ４６、４７ Ｉｃｈ、Ｑｃｈ信号 ５０〜５３ デコーダ
1 、Ｘn+2 、Ｙn+2 、Ｘn+3 、Ｙn+3 ） １９〜２６、２９〜３０ フリップフロップ ２７、２８ 一シンボル時間前の２ビットの直交信号
（Ｉn-1 、Ｑn-1 ） ３１ 回路動作クロック ３２ パラレルデコーダ ３３、３４ セレクタ ３５ コントローラ ３６ コントローラ用クロック ３７ コントロール信号 ３８〜４５ 現シンボル（Ｉn 、Ｑn 、Ｉn+1 、Ｑn+1
、Ｉn+2 、Ｑn+2 、Ｉn+3 、Ｑn+3 ） ４６、４７ Ｉｃｈ、Ｑｃｈ信号 ５０〜５３ デコーダ
Claims (2)
- 【請求項１】 一シンボル時間前の直交信号と２Ｎビッ
トの入力シンボルとの情報から現シンボル直交信号を同
時に求めるパラレルデコーダを備えたＤＱＰＳＫ変調用
マッピング回路。 - 【請求項２】 一シンボル時間前の直交信号を保持する
フリップフロップと、２Ｎビットの入力シンボルを同時
に保持するフリップフロップと、前記直交信号と２Ｎビ
ットの入力シンボルとの情報から現シンボル直交信号を
同時に求めるパラレルデコーダと、前記パラレルデコー
ダの出力信号をそれぞれＩｃｈ、ＱｃｈにＬＳＢより順
次シリアル出力するための制御を行うセレクタと、前記
セレクタを制御するための信号を生成するコントローラ
とを備えたＤＱＰＳＫ変調用マッピング回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264917A JPH10112735A (ja) | 1996-10-04 | 1996-10-04 | Ｄｑｐｓｋ変調用マッピング回路 |
| CN97119372A CN1095268C (zh) | 1996-10-04 | 1997-09-30 | 差分正交相移键控变换电路 |
| EP97307779A EP0835012A3 (en) | 1996-10-04 | 1997-10-02 | A DQPSK mapping circuit |
| KR1019970051136A KR100289238B1 (ko) | 1996-10-04 | 1997-10-04 | 디큐피에스케이 맵핑회로 |
| US08/944,510 US6075827A (en) | 1996-10-04 | 1997-10-06 | DQPSK mapping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264917A JPH10112735A (ja) | 1996-10-04 | 1996-10-04 | Ｄｑｐｓｋ変調用マッピング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10112735A true JPH10112735A (ja) | 1998-04-28 |
Family
ID=17410005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8264917A Pending JPH10112735A (ja) | 1996-10-04 | 1996-10-04 | Ｄｑｐｓｋ変調用マッピング回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6075827A (ja) |
| EP (1) | EP0835012A3 (ja) |
| JP (1) | JPH10112735A (ja) |
| KR (1) | KR100289238B1 (ja) |
| CN (1) | CN1095268C (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW499112U (en) * | 2001-03-02 | 2002-08-11 | Macronix Int Co Ltd | Tangent angle calculating device and DQPSK demodulator using the same |
| US7248646B1 (en) | 2002-04-19 | 2007-07-24 | Analog Devices Inc. | Digital reconfigurable core for multi-mode base-band transmitter |
| US7228154B2 (en) * | 2004-11-03 | 2007-06-05 | Sony Corporation | Method and system for processing wireless digital multimedia |
| CN101218767B (zh) * | 2005-07-08 | 2011-02-09 | 富士通株式会社 | 光学dqpsk接收器的相位监测装置、相位控制装置及其方法 |
| US7933354B2 (en) * | 2006-11-22 | 2011-04-26 | Semtech Corporation | Encoding and decoding architecture and method for pipelining encoded data or pipelining with a look-ahead strategy |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4714913A (en) * | 1985-07-16 | 1987-12-22 | Cohen Robert K | Quadrature phase signal processor |
| US5157693A (en) * | 1991-04-01 | 1992-10-20 | Motorola, Inc. | Digital modulation circuit |
| JPH0578050A (ja) * | 1991-09-18 | 1993-03-30 | Mitsubishi Electric Corp | エレベータの案内装置 |
| JPH0583307A (ja) * | 1991-09-24 | 1993-04-02 | Kenwood Corp | π／４ＤＱＰＳＫエンコーダ |
| US5369378A (en) * | 1992-02-13 | 1994-11-29 | Sanyo Electric Co., Ltd. | Digital DQPSK modulator |
| US5717394A (en) * | 1993-02-10 | 1998-02-10 | Ricoh Company Ltd. | Method and apparatus for encoding and decoding data |
| JP2901169B2 (ja) * | 1993-02-23 | 1999-06-07 | 日本電信電話株式会社 | π／４シフトＱＰＳＫ変調用マッピング回路 |
| JPH06315039A (ja) * | 1993-04-30 | 1994-11-08 | Toshiba Corp | π／４シフトＤＱＰＳＫ変調器 |
-
1996
- 1996-10-04 JP JP8264917A patent/JPH10112735A/ja active Pending
-
1997
- 1997-09-30 CN CN97119372A patent/CN1095268C/zh not_active Expired - Fee Related
- 1997-10-02 EP EP97307779A patent/EP0835012A3/en not_active Withdrawn
- 1997-10-04 KR KR1019970051136A patent/KR100289238B1/ko not_active IP Right Cessation
- 1997-10-06 US US08/944,510 patent/US6075827A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0835012A3 (en) | 2001-05-23 |
| CN1095268C (zh) | 2002-11-27 |
| KR100289238B1 (ko) | 2001-05-02 |
| US6075827A (en) | 2000-06-13 |
| EP0835012A2 (en) | 1998-04-08 |
| KR19980032563A (ko) | 1998-07-25 |
| CN1182320A (zh) | 1998-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040706 |