JP4900800B2 - 複数のシフト・レジスタ機能を有するシングル・メモリ - Google Patents

複数のシフト・レジスタ機能を有するシングル・メモリ Download PDF

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Description

本発明は、1つまたは複数のデータ・ソースを複数のデータ処理装置に結合するために使用することができる、FIFO(先入れ先出し)メモリなど、シフト・レジスタ機能を有する記憶装置に関する。
現在の記憶システムの密度および転送速度は、着実に増大している。その結果の1つは、読出し信号を妨害する振幅ひずみおよび位相ひずみの増大である。このような状況下で、受け入れ可能な誤り率を維持するためには、先端的信号処理技法が必要である。PRML(Partial-Response Maximum-Likelihood)受信機は、(磁気−)光ディスク・システムおよびハード・ドライブから衛星および移動通信システムに至るまで、非常に幅広い範囲の用途に極めて有効であることが判明している。今日では、PRMLベースの検出は、殆ど全てのハイエンド記憶システムに使用されている。PRMLベースの受信機の使用によって、システムの容量およびマージンの少なくとも一方を著しく増やすことができる、あるいは、同様に、容量およびマージンの少なくとも一方を変えないまま、コストを減らすことができる。とりわけ、DVD+RW(読書き可能デジタル多用途ディスク)やDVR(ブルーレイ・ディスク)など先端的光ディスク・システムにPRMLベースの検出を導入することによって、ノイズ、デフォーカスおよびディスク・チルトに対するシステム・センシティビティが低下することが判明している。PRMLベースの検出によって、機械的および光学的なシステム構成要素に対する必要条件を緩和することができ、その結果、より高いシステム強靭性およびより低い生産コストを達成することができる。
いわゆるビタビ・アルゴリズムは、PRML検出器の最も効率的な実用的実装であると考えられる。しかし、ビタビ・アルゴリズムは、データ依存のフィードバック・ループを含んでいるので、その速度は本質的に限られている。加算−比較−選択(ACS)操作をクロック・サイクル毎に行わなければならず、次のサイクルは、このACS演算の結果が利用可能になるまで開始することができない。
生クロック周波数を増大させる他に、ビタビ検出器のスループットを改善するための代替手法が提案されている。この代替手法は、入ってきたデータ・ストリームをいくつかのサブストリームに分割し、パラレルに処理するという考えに基づくものである。しかし、光ディスク、ハード・ディスク、特にテープなどの、デジタル記憶システムまたは転送システムから高速でデータを読み出すためのビタビ・デコーダのパラレル実装は、高価で電力消費量の多い高クロック速度のデジタル・ハードウェアを必要とする。このような高クロック速度のデジタル・ハードウェアが必要になるのは、たとえば、FIFOメモリ・ブロックに様々なパラレル・データ・ストリームをバッファしておく必要があるからである。様々なFIFOを組み合わせて1つの埋込みブロックにしようとすると、それらFIFOのサンプリング・レートの合計がシステム・クロックより高い場合は、マルチポート・メモリが必要になる。多くの信号またはイメージ処理システム、記憶システム、および通信システムにおいてそうである。
面積および電力消費ならびにシリコン実装の点から見て、容量がZxBの一体化されたメモリ・ブロック1個は、一般に、容量がBのメモリ・ブロックZ個より安く、その結果、小さなメモリを数多く使うよりも、より大きな容量のメモリを1個使う方が好ましい。さらに、同じ容量のシングルポート・メモリは、それに等しい容量のマルチポート・メモリより安価である。したがって、マルチポート・メモリの代わりにシングルポート・メモリを使うことが好ましい。
したがって、本発明の目的は、いくつかの小さなFIFOメモリ・ブロックを1個の一体化された埋込みメモリ・ブロックで置き換えることを可能にするメモリ・アーキテクチャを提供することである。
この目的は、請求項1に記載の記憶装置によって達成される。
したがって、所定のレジスタ・メモリ・ブロックへのシフト・レジスタ・アクセスがメモリのグローバル・アドレス空間の後続のアドレスにマップされる、ここで提案するアーキテクチャによれば、複数のFIFOまたは他の種類のシフト・レジスタ・メモリを組み合わせて、RAM(ランダム・アクセス・メモリ)など1個の埋込みメモリにすることが可能になる。この実装は、電力消費および面積を考えると最も好ましいものである。さらに、この好ましい実装によれば、マルチポートRAMを同じ容量のシングルポートRAMで置き換えることが可能になる。このような実装は、面積および電力の点でさらに好ましいばかりでなく、サイクル・タイムおよびアクセス・タイムも削減される。
アクセス制御手段は、少なくとも1つのアドレス・カウンタ、または、必要とされるアドレス・シーケンスを生成するどのような種類の有限状態機械をも含むことができる。それによって、アドレスを生成するための簡単な実装を提供することができる。
さらに、所定のレジスタ・メモリ・セクションのアドレス範囲は、所定のサイズの重複領域を含むことができる。これによって、埋込みメモリの容量が、置き換えられたFIFOブロック全てのメモリ・ロケーションの総数より小さくなるという利点が得られる。これらの重複領域は、有利なことに、ビタビ検出器のトレーニング領域として使用することができ、これらの検出器では、入ってきたデータ・ストリームは、そのサブストリームが重複するようにいくつかの検出器に分割される。この場合、一方の検出器では、そのサブストリームの末尾が重複領域となり、他方の検出器では、その同じ重複領域がそのサブストリームの先頭になる。後者の検出器は、前者の検出器がビット判断を提供できるので、重複領域をトレーニングのために使用することができる。ここで提案する方式は、データ・ストリーム中に特別なマーカを必要とせず、データ・ストリームがすでに標準化されていて、そのデータ・ストリーム中にマーカを含む可能性がない応用例で使用することができる。
少なくとも1つのポートは、レジスタ・メモリ・ブロックのそれぞれにデータを書き込むための、複数のデータ・ソースへのアクセスと、レジスタ・メモリ・ブロックからデータを読み出すための、複数のデータ処理装置へのアクセスとを提供することができる。具体的には、このアクセス処理手段は、データ・ソースおよびデータ処理装置に交互アクセスを提供するように構成することができる。このデータ・ソース・アクセスは、グローバル・アドレス空間の中で循環するように制御することができ、処理装置アクセスは、それぞれのレジスタ・メモリ・セクションのアドレス範囲の中で循環するように制御することができる。この循環読出しおよび書込み動作によって、読出しアクセスに必要なアドレス変換が容易になる。
有利な変更形態として、バッファ・メモリは少なくとも1つのアクセス・ポートおよびメモリに接続可能であってもよく、その際、バッファ・メモリおよびメモリのライン幅は、少なくとも1つのアクセス・ポートのデータ幅にサイクル当りの読出しアクセス回数と書込みアクセス回数の和を乗じた幅以上になるように選択される。それによって、シングルポート・アーキテクチャを提供することができ、その際、埋込みメモリは、メモリ・ライン数がより少なく、それに対応してライン当りのビット数がより多いメモリ・ブロックで置き換えられる。書込みデータは、1つまたは複数のデータ・ソースからバッファ・メモリを介して埋込みメモリに提供される。このようにして、各書込みサイクルでライン全体を埋込みメモリに書き込み、それによってアクセス頻度を減らすことができる。したがって、マルチポートRAM装置を同じ容量のシングルポートRAM装置で置き換えることができ、サイクル・タイムおよびアクセス・タイムを削減することができる。さらに、少なくとも1つのアクセス・ポートの書込みポートの数は、今や、読出しポートの数と異なってもよい。したがって、記憶装置によって受け入れられるデータ・シンボルの数が、サイクルごとに生成されるデータ・シンボルの数と異なっていてもよい。これによって、埋込みFIFOメモリに接続される処理装置の数は様々であってもよく、入力データ・ストリームの数に等しい必要はないという利点が得られる。
アクセス制御手段は、読出しアクセスに関するアドレスをライン幅に合うように位置合せするためのアドレス変換手段を含むことができる。具体的には、アクセス制御手段は、書込みアクセスをバッファ・メモリにそれが満杯になるまで転送し、このバッファ・メモリが満杯になったとき、1メモリ・ラインを書き込むように適合させることができる。一方、アクセス制御手段は、常にライン幅の1ブロックが読み出されるように、読出しアクセスを適合させることができる。アクセス変換手段は、ルックアップ・テーブル、または必要な出力シーケンスを生成する有限状態機械を含むことができる。
本発明の有利な変更形態は、添付の特許請求の範囲で定義されている。
次に、本発明を、添付の図面を参照しながら、好ましい実施形態に即して説明する。
次に、好ましい実施形態を、Z個のFIFOメモリ・ブロックが1つの一体化された埋込みメモリ・ブロックEMに実装されている、メモリ・アーキテクチャに即して説明する。
図1は、左側に、専用入力端子および出力端子を備えた従来の離散的FIFOメモリ・ブロックFIFO1〜FIFOZを示す。この従来の構造は、図1の右側に示した、本発明の第1の好ましい実施形態によるメモリ・アーキテクチャに変換することができる。第1の実施形態によれば、小さなFIFOブロックFIFO1〜FIFOZは、1つの一体化された埋込みメモリ・ブロックEMで置き換えられる。したがって、Z個のFIFOブロックがそれぞれメモリ容量Bを有する場合、それらを組み合わせてZxBの容量を有する埋込みメモリ・ブロックEMにすることができ、FIFOアクセスを、この埋込みメモリ・ブロックEMのグローバル・メモリ空間の後続アドレスにマップすることができる。この場合、FIFOブロックの容量は必ずしも同じでなくてもよいことに留意されたい。各FIFOブロックはそれぞれ特有の容量を持つことができるが、このことは、個々のアドレス方式を実装する際に考慮しなければならない。読出しおよび書込みの少なくとも一方のアクセスは、対応する制御信号およびアドレスを埋込みメモリ・ブロックEMに供給するアクセス制御ユニットAによって制御することができる。さらに、埋込みメモリ・ブロックEMに書き込まれる、またはそれから読み出されるデータ・ユニットは、それぞれのアクセス・ポートP1〜PZを介して供給することができる。
各FIFOブロックでは、所定のFIFOメモリ・セクションに、対応するアドレス範囲AS1〜ASzが割り当てられまたは割り振られる。アクセス制御ユニットAのアドレス生成機能は、順次または循環カウンタ、あるいは順次または循環カウント機能に基づいており、それによって、FIFO方式で埋込みメモリ・ブロックから読み出し、またそれに書き込むための後続アドレス、すなわち、FIFOメモリ・セクションの幅に相当する対応するシフト遅延後に対応するFIFOメモリ・セクションに書き込まれる最初のデータ・ユニットを、生成することができる。特に、FIFOまたはその他のシフト・レジスタ・メモリの重要な特徴は、データ・ユニットまたはデータ・ワードが順次読み書きされることである。
したがって、システム設計者は、たとえば、ビタビ検出器で使用することができ、インターリーブまたはデインターリーブ機能をそれぞれ含むことができる、多重化または逆多重化装置を設計する場合、従来の小さなFIFOブロック、FIFO1〜FIFOZを、一体化された埋込みメモリ・ブロックEMで置き換えることができる。この場合、入ってきたデータ・ストリームは、逆多重化され、インターリーブされて、1組の「市販の(out-of-the-shelf)」ビタビ検出器によるデータのパラレル処理が可能になる。パラレル・ビタビ検出器から出た出力データ・ストリームは、多重化され、デインターリーブされて、入力ストリームのフォーマットに類似したフォーマットで出力ビット判断ストリームを形成する。このように編成されたビタビ・ベースのビット検出器は、システムの残りの部分に対して透過的であり、集積回路内で既存のデータ・フローに容易に組み込むことができる。順次ビタビ・デコーダは、ビット・レートより低い速度で動作させることができる。ビタビ検出器の速度が遅いほど、多くのビタビ検出器がパラレルに走る必要がある。ビタビ検出器の数は、ビット・レートおよび検出器の速度の比に対して少なくともほぼ直線的に増加する。
このような検出器の応用例では、さらには他の種類の応用例でも、埋込みメモリ・ブロックEMの異なるFIFOメモリ・セクション間に重複領域を作成することは有用であり得る。その場合、入力ストリームのサブディビジョン内の重複領域の存在に関係するオーバーヘッドを処理するために、追加のビタビ検出器が少なくとも1つ必要であり、重複領域で同じ入力サンプルが少なくとも2回処理される。ここに提案するパラレル・ビタビ検出器の誤り率を、標準の順次ビタビ検出器と変わらないようにしておくために必要な重複領域のサイズは、小さい。関係する応用例、すなわち、光ディスク・システム、ハード・ディスク・ドライブ、デジタル・テープ記憶システムなどの場合、このサイズは50〜100程度の入力サンプルであり得る。重複領域の一部、一般的に30〜50のサンプルを使用して、バックトラッキング・アレイを初期化することができ、残りの部分、一般的に20〜50のサンプルを使用して、パス・メトリクスを初期化することができる。このような重複領域を設けると、埋込みメモリ・ブロックEMの容量がZxBより少なくなるという利点が得られる。
図2は、マルチポート埋込みメモリ・ブロックEMが追加バッファ・メモリBを有するシングルポート埋込みメモリ・ブロックEMで置き換えられた、第2の好ましい実施形態の概略ブロック線図である。
これに関連して、図2の左側に示すように、Mラインからなり、ライン当りNビットであるマルチポート・メモリ・ブロックEMが、1サイクル毎にX回の書込みアクセスおよびY回の読出しアクセスを処理しなければならないと仮定する。これは、1つのFIFOメモリ・セクションに2つ以上の書込みポートが割り当てられてもよく、2つ以上のFIFOメモリ・セクションに1つの読出しポートが割り当てられてもよいことを意味する。
バッファ・メモリBのライン幅Lが、条件L≧X+Yを満たす場合、埋込みメモリ・ブロックEMをシングルポート・メモリ・ブロックで置き換えることができ、この場合、このシングルポート・メモリ・ブロックは、読出しおよび書込みアクセスがバッファされている場合、1ライン当りLxN個のビットを有するM/Lラインを含む。書込み側にLxNビットの拡張されたバッファ・サイズがあれば、埋込みメモリ・ブロックEMではなくバッファ・メモリBに、このバッファ・メモリBが満杯になるまで、これらのアクセスを転送することができる。バッファ・メモリBが満杯になると、埋込みメモリ・ブロックEMの1メモリ・ラインを書き込むことができる。
バッファ・メモリBのタイミング要件により、同じサイクル内に、データをバッファ・メモリBに書込み、バッファ内容を埋込みメモリ・ブロックEMにコピーすることができない場合は、バッファ・メモリBの幅をメモリ・ブロックEMの幅より1サンプル幅だけ狭い、すなわちNx(L−1)のバッファ幅と定義することができ、その結果、(このように定義されていなければ、バッファ・メモリBを満杯にしていたはずの)最後のアクセスは、バッファされることなく、バッファ内容とパラレルに、埋込みメモリ・ブロックEMに直接転送される。しかし、バッファ・メモリBと埋込みメモリ・ブロックEMとの間でのライン幅は、LxNのままである。
読出し側では、アクセスは、常にLxNビットのブロックが読み出されるように位置合せする必要がある。これを考慮して、アクセス制御ユニットAは、アクセスのアドレスが埋込みメモリ・ブロックEMのライン・サイズに合うように位置合せされる形でアドレスを生成するように適合される。これは、別個のユニットでもよく、あるいはアクセス制御装置Aのアドレス生成機能に組み込まれていてもよい、アドレス変換ユニットATを導入することによって達成することができる。アドレス変換ユニットATは、読出し側と書込み側の両方に設けることができる、あるいはその両方で制御することができる。
このバッファ方式では、アクセス・タイムに加えられたLサイクルの待ち時間を導入する。すなわち、サイクルKで書き込まれたデータは、サイクルK+L+1でのみ利用できるようになる。しかし、殆どの応用例の場合、パラメータLはかなり小さい。さらに、データ・サンプルのストリームに作用する多くの応用例は、とにかくあまり待ち時間の影響を受けない。
したがって、第2の好ましい実施形態において、1つまたは複数のデータ・ソースから生じる1つまたは複数の入力データ・ストリームは、埋込みメモリ・ブロックEMの拡張されたライン幅に対応する長さを有するバッファ・メモリBを介して、埋込みメモリ・ブロックEMに書込みデータを提供する。このようにして、書込みサイクル毎に、何回かのメモリ・アクセスに対応するライン全体を埋込みメモリ・ブロックEMに書き込むことができる。それによって、アクセス頻度を、第1の好ましい実施形態のマルチポート埋込みメモリ・ブロックに比べて減らすことができる。
図3は、第1および第2の好ましい実施形態におけるアクセス制御ユニットA内のアドレス生成機能の概略ブロック線図である。このアドレス生成は、アクセス・ポートP1〜PZに割り当てられたFIFOメモリ・セクションをアドレス指定するために使用される、それぞれのアドレスA1〜AZを生成する簡単なカウンタまたはカウンタ機能C1〜CZを使用して行うことができる。各カウンタ機能は、クロック信号Clkによって、またカウンタ機能を所定の初期アドレス値にするためのリセット信号Resによって制御される。FIFOメモリのアドレス指定の場合、第1および第2の好ましい実施形態の場合と同様、カウンタ機能C1〜CZは、順次カウンタ機能、たとえば、アドレス範囲AS1〜Aszのそれぞれ1つを指すポインタを生成する第1カウンタ、および、選択された現在のFIFOアドレス範囲内のメモリ・ラインのそれぞれのアドレスを生成する第2カウンタとして、簡単に実装することができる。
第2の好ましい実施形態では、追加のカウンタまたはカウンタ機能CBが、バッファ・メモリBをアドレスするために使用されるバッファ・アドレスABを生成するために提供される。
必要なアドレス・シーケンスを生成するように適合させた任意の有限状態機械(FSM)が、図3に示すカウンタ機能C1〜CZ、CBの代わりに使用できることに留意されたい。
図4は、第2の好ましい実施形態による、アクセス制御ユニットA内のアドレス変換機能の概略ブロック線図である。このアドレス変換機能は、必要なアドレス・シーケンスが格納されているルックアップ・テーブルLUTに基づいて簡単に実装することができる。ルックアップ・テーブルLUTは、アクセス制御ユニットAのアドレス生成機能によって生成されたアドレスA1〜AZによってアドレスされる。アドレスA1〜AZのそれぞれについて、埋込みメモリ・ブロックEMの対応するメモリ・アドレスAEMがルックアップ・テーブルに格納されており、埋込みメモリ・ブロックEMに供給される。
しかし、アドレス変換機能も、必要なアドレス・シーケンスを生成するFSMとして実装することができる。FIFOメモリ・セクションの場合、このFSMもやはり2つの簡単な循環カウンタからなるものでよい。
上記の第1および第2の好ましい実施形態は、完全に独立に実装できて、クロック周波数の増加を必要としないことに留意されたい。
以下に、図5および6を参照しながら、好ましい実施形態の実装の第1の例を説明する。この実装は、ビタビ検出器などパラレルPRML方式のビット検出器の多重化または逆多重化機能で使用することができる。このシステムでは、5つのデータ・ストリームがパラレルに処理され、したがって埋込みメモリ・ブロックEM内に5つのFIFOメモリ・セクションが必要になる。入力側では、8ビットのサンプルの場合、クロック・サイクル毎に各サンプルを読み出し、FIFOメモリ・セクションの間に分配しなければならない。第1の好ましい実施形態の場合には、少なくとも1つのアクセス・ポート、すなわち1つの読出しポートおよび1つの書込みポートを有する、マルチポート・メモリ・アーキテクチャが得られる。アクセス・ポートは、サイクル毎に、4つのサンプルを受け入れ、5つのサンプルを生成することができなければならない。
必要なメモリ容量は、個々の応用例によって変わる。各FIFOメモリ・セクションが300バイトのメモリ容量を有すると仮定する。FIFOメモリ・セクションが重複していない場合、埋込みメモリ・ブロックEMの総容量は1500バイトになるはずである。読み出されたデータの重複が20%の場合、これは、入力サンプルのいくつかが異なる2つのFIFOによって読み出されることを意味するが、図1のアドレス範囲AS1〜ASzが重複し、その結果、総容量は1200バイトで十分である。
第2の好ましい実施形態の場合、バッファ・メモリBのライン幅は、12バイトでよく、12のメモリ・アクセスをバッファすることができる。1バイトが8ビットで構成されていると考えると、埋込みメモリ・ブロックEMは、それぞれ96ビットのラインを100個有するSRAM(スタティックRAM)として編成することができる。したがって、12のサンプルをバッファし、それらを埋込みメモリ・ブロックEMに書き込むためには、3サイクル必要である。したがって、書込みアクセスは3サイクルに1回生じる。1回の読出しアクセスによって、12のサンプルが読み出され、埋込みFIFOブロックの出力側で5つのデータ・ストリームの処理が必要なので、5つの読出しアクセスが発生する。したがって、12サイクル毎に5つの読出しアクセスが発生する。この場合、延長係数がL=12の値を有し、書込みアクセスの数がX=4の値を有し、読出しアクセスの数がY=5の値を有するので、この第1の例では上記の要件、L≧X+Yは、満たされている。
図5は、第1の例の場合の、適切なメモリ・アクセス・スケジュールの1つの可能な実装を示すテーブルである。第1および第2サイクル(サイクルNo.0および1)では、埋込みメモリ・ブロックEMへのアクセスは1回も行われず、各サイクルで4つのサンプルがバッファ・メモリBに書き込まれる。第3サイクル(サイクルNo.2)でもやはり4つのサンプルがバッファ・メモリBに書き込まれ、これでこのバッファ・メモリBは満杯になり、したがって、バッファ・メモリBの内容を埋込みメモリ・ブロックEMにコピーすることによって、埋込みメモリ・ブロックEMへの書込みアクセスを行うことができる。第4サイクル(サイクルNo.3)では、埋込みFIFOブロックの出力側にある第1処理ユニット、すなわち第1PRMLデコーダへの読出しアクセスを行って、12のサンプルを第1PRMLデコーダへ転送することができ、やはり4つのサンプルがバッファ・メモリBに書き込まれる。同様に、第5サイクル(サイクルNo.4)では、2回目の読出しアクセスが行われ、12のサンプルが第2PRMLデコーダに転送され、4つのサンプルがバッファ・メモリBに書き込まれる。第6サイクル(サイクルNo.5)では、4つのサンプルがバッファ・メモリBに書き込まれ、このときもやはりバッファ・メモリBが満杯になるので、その内容が、新たな書込みアクセスで、埋込みメモリ・ブロックEMにコピーされる。次いで、第7および第8サイクル(サイクルNo.6およびサイクルNo.7)で、それぞれの読出しアクセスが行われ、12のサンプルが第3PRMLデコーダおよび第4PRMLデコーダに転送され、2つのサイクルでそれぞれ4つの新しいサンプルがバッファ・メモリBに書き込まれる。次いで、第9サイクル(サイクルNo.8)で、4つのサンプルがバッファ・メモリBに書き込まれ、このときまたバッファ・メモリBが満杯になり、その内容が、次の書込みアクセス中に、埋込みメモリ・ブロックEMにコピーされる。第10サイクル(サイクルNo.9)で、また読込みアクセスが行われ、12のサンプルが、最後の第5PRMLデコーダに転送され、4つの新しいサンプルがバッファ・メモリBに書き込まれる。次の第11サイクル(サイクルNo.10)では、埋込みメモリ・ブロックEMへのアクセスは行われず、4つのサンプルがバッファ・メモリBに書き込まれる。最後に、第12サイクル(サイクルNo.11)で、4つの追加サンプルがバッファ・メモリBに書き込まれ、次いでこれがまた満杯になり、3回目の書込みアクセスが行われて、バッファ・メモリBの内容が埋込みメモリ・ブロックEMにコピーされる。
したがって、12サイクル毎に、4回の書込みアクセスおよび5回の読出しアクセスがある。ただし、これは、読出しアクセスのメモリ・ラインが書込みアクセスのメモリ・ラインのますます前にくるということではない。その理由は、同じデータがときどきPRMLデコーダのうちの2つの異なるデコーダによって書き込まれるからである。
一般に、バッファ・メモリBおよび埋込みメモリ・ブロックEMのライン幅は、必ずしも書込みアクセスおよび読出しアクセスの回数の和に対応しなくてもよい。実際上、パラメータLは、少なくともこの和でなければならない。しかし、このパラメータLには、たとえば、その値が埋込みメモリ・ブロックEMの適切なメモリ・サイズによりうまく合う場合は、より高い値、たとえば1200バイトを選ぶことができる。
実際、上記の第1の例では、書き込まれたデータは、13サイクルの後でのみ使用可能になる。図5のサイクルNo.3では、読み出されたデータは、1サイクル前に書き込まれたデータに対応していないことに留意されたい。常に、少なくとも13サイクルの遅延がある。さらに、電源を入れた後、「有用な」データを読み出すことができるようになるまでに、埋込みメモリ・ブロックEMにデータを書き込むのに若干の時間が必要である。
実際の実装では、こうして得られた、第2の好ましい実施形態の埋込みメモリ・ブロックEMは、バッファおよびアドレス・ジェネレータを除き、0.15mmの面積を有し、CMOS18プロセス中に0.951mW/Mhzを消費する。この応用例の要件、すなわち240ラインで、1ライン当り40ビットという要件に適合する同等のデュアルポート・メモリでは、0.46mmの面積が必要となり、1アクセス・ポート当り0.211mW/Mhzを消費する。さらに、シングルポート埋込みメモリ・ブロックEMを使用すれば、あまり先端的でない、したがってより安いCMOSプロセスを使用したIC実装が可能になる。5つのFIFOを実装すると、面積は0.44mm、消費電力は0.944mW/Mhzになる。したがって、ここで提案する技法の利点がはっきり表れている。
図6は、好ましい実施形態の第2の例の場合の、別の適切なメモリ・アクセス・スケジュールである。この第2の例では、3つの出力処理装置O1〜O3が、この第2の例では9つのラインL0〜L8の合計メモリ容量を含む埋込みメモリ・ブロックEMに接続されている。したがって、各FIFOセクションは3つのラインにより構成される。具体的には、第1出力処理装置O1は、ラインL0〜L2を使用し、第2出力処理装置O2はラインL3〜L5を使用し、第3出力処理装置O3はラインL6〜L8を使用する。偶数サイクル毎に書込みアクセスが行われ、奇数サイクル毎に読出しアクセスが行われる。アドレス変換器ATの書込みアドレス生成機能がアドレスA=C/2mod 9を生成する。ただし、Cはサイクル数を示し、「mod」は数学のモジュロ演算を示す。さらに、アドレス変換器ATの読出しアドレス・ジェネレータ機能が、読出しアドレスA=3x(n mod 3)+INT(n/3 mod 9)を生成する。ただし、n=(C−1)/2である。
したがって、書込みアドレスは、読出しアドレスとは別の順序でこのメモリの中を循環する。したがって、出力サンプルは、必ずしも入力サンプルと同じ順序でなくてもよい。図6によれば、第1出力処理装置O1の場合、読出し方式「L0を読み出す」→「L1を読み出す」→「L2を読み出す」が使用される。さらに、第2出力処理装置O2の場合には、読出し方式「L4を読み出す」→「L5を読み出す」→「L3を読み出す」が使用され、最初に読み出されたラインL4およびL5は、初期化後、廃棄される。第3出力処理装置O3の場合には、読出し方式は、「L7を読み出す」→「L8を読み出す」→「L6を読み出す」であり、最初に読み出されたラインL7およびL8は廃棄される。この廃棄機能は、意味のあるデータは何も表さない何らかのダミー・データをストリームの先頭に挿入することによって実装することができる。この廃棄機能が関係するのは、埋込みメモリ・ブロックEMが空である、リセット後の開始時のみである。図6で、最初に破棄されるラインは、対応する括弧によって示されている。したがって、図6のアクセス方式では、第2および第3出力処理装置O2およびO3は、短い遅延の後で、その最初の「有用な」データを受け取り、第1出力処理装置O1は、それを直ちに受け取る。
システムは、全てのアドレスが少なくとも1回書き込まれるとすぐ、初期化を終わり安定状態に達し、したがって、廃棄の必要がなくなる。また、ビタビ検出器の例では、この問題は、上記にすでに述べたように、初期化の目的で最初に何か「意味のない」データ、すなわちダミー・データを導入することによって解決することができる。
図6から分かるように、ラインL0〜L8は、第1サイクル(サイクルNo.0)から始めて、偶数のサイクル毎に連続して書き込まれる。第2サイクル(No.1)で、ラインL0が読み出されて第1出力処理装置O1に供給される。第4サイクル(サイクルNo.3)で、ラインL4が読み出されて第2出力処理装置に供給されるが、その内容は、最初の第1読出し動作中に破棄される。第6サイクル(サイクルNo.5)で、ラインL7が読み出され第3出力処理装置O3に供給されるが、その内容は、やはり、この第3出力処理装置O3にとっての最初の第1読出し動作中に破棄される。第8サイクル(サイクルNo.7)で、ラインL1が読み出されて第1出力処理装置O1に供給される。さらに、第10サイクル(サイクルNo.9)で、ラインL5が読み出されて出力装置O2に供給される。この内容も、第1読出し動作中に破棄される。第12サイクル(サイクルNo.11)でのラインL8の読出しも同じことで、ラインL8が第3出力処理装置O3に供給される。次いで、第14サイクル(サイクルNo.13)中に、ラインL2が読み出され、その内容が第1出力処理装置O1に供給される。第16および第18サイクル(サイクルNo.15および17)で、それぞれのラインL3およびL6が読み出され、それぞれ第2および第3出力処理装置O2およびO3に供給される。次いで、この手順は、再び第1サイクル(サイクルNo.0)から始まる。
本発明は、図5および6に示された上記のアクセス方式に限定されるものではないことに留意されたい。望ましいアクセス方式に応じて、適切ないかなるアドレス方式を使用することもできる。さらに、いくつの読出しアクセス、書込みアクセス、およびラインを実装することもできるが、第2の好ましい実施形態では、上記のバッファ・メモリBの幅の要件を考慮しなければならない。
本発明は、ポータブル・ブルー(PB)またはスモール・フォーム・ファクタ・オプティカル(SFFO)、DVD、DVD+RW、DVR、または何らかの将来の光ディスク・システムなどの光ディスク・システムにおけるいかなるパラレル・シフト・レジスタ構造にも適用することができる。さらに、本発明は、磁気光システム、ハード・ディスク・システム、デジタル・テープ記憶システム、衛星および移動通信システム、映像処理システムなどに適用することができる。PRMLまたはビタビ処理システムの場合、本発明は、入力側で逆多重化またはインターリーブ機能に適用することができ、あるいは、出力側で多重化またはデインターリーブ機能に適用することもできる。したがって、好ましい実施形態を、添付の特許請求の範囲内で変更することができる。
埋込みFIFOブロックを備えた第1の好ましい実施形態による、個々のFIFO記憶装置から1つの記憶装置への変換(transfer)を示す、概略機能ブロック線図である。 バッファ・アクセスを備えた第2の好ましい実施形態による、埋込みマルチポート記憶構造からシングルポート記憶装置への変換(transfer)を示す機能ブロック線図である。 第1および第2の好ましい実施形態で使用されるアドレス生成機能の概略ブロック線図である。 第2の好ましい実施形態で使用されるアドレス変換機能の概略ブロック線図である。 第1の実装例によるメモリ・アクセス・スケジュールを示すテーブルである。 第2の実装例によるメモリ・アクセス・スケジュールを示す図である。

Claims (18)

  1. 記憶装置であって、
    a.それぞれのアドレス範囲によってアドレス可能な少なくとも2つの所定のレジスタ・メモリ・セクションを有するメモリであって、前記少なくとも2つの所定のレジスタ・メモリ・セクションがFIFOメモリ・セクションとして動作するメモリと、
    b.前記メモリへのアクセスを提供するための少なくとも1つのアクセス・ポートと、
    c.前記メモリにアドレスして、前記レジスタ・メモリ・セクションをシフト・レジスタとして動作させ、前記少なくとも1つのアクセス・ポートのシフト・レジスタ・アクセスを前記メモリのグローバル・アドレス空間の所定のアドレスにマップするためのアクセス制御手段とを備えており、
    前記アドレス範囲が所定のサイズの重複領域を備えている、ことを特徴とする、記憶装置。
  2. 前記アクセス制御手段が少なくとも1つのアドレス・カウンタを含む、請求項1に記載の記憶装置。
  3. 前記少なくとも1つのアクセス・ポートが、データを前記レジスタ・メモリ・セクションのそれぞれに書き込むための複数のデータ・ソースへのアクセス、およびデータを前記レジスタ・メモリ・セクションから読み出すための複数のデータ処理装置へのアクセスを提供する、請求項1又は請求項2に記載の記憶装置。
  4. 前記アクセス制御手段が、前記データ・ソースおよび前記データ処理装置に交互アクセスを提供するように構成されている、請求項3に記載の記憶装置。
  5. データ・ソース・アクセスが前記グローバル・アドレス空間の中で循環するように制御され、処理装置アクセスがそれぞれのレジスタ・メモリ・セクションのアドレス範囲の中で循環するように制御される、請求項3または請求項4に記載の記憶装置。
  6. 前記少なくとも1つのアクセス・ポートおよび前記メモリに接続可能なバッファ・メモリをさらに含み、前記バッファ・メモリおよび前記メモリのライン幅が、少なくとも1つのアクセス・ポートのデータ幅にサイクル当りの読出しアクセス回数と書込みアクセス回数の和を乗じた幅以上になるように選択される、請求項1乃至請求項5の何れかに記載の記憶装置。
  7. 前記メモリがシングルポート・メモリである、請求項6に記載の記憶装置。
  8. 前記少なくとも1つのアクセス・ポートが複数の書込みポートおよび複数の読出しポートを含み、書込みポートの数が読出しポートの数と異なる、請求項6または請求項7に記載の記憶装置。
  9. 前記バッファ・メモリが前記少なくとも1つのアクセス・ポートの読出しおよび書込みアクセスをバッファするように構成されている、請求項6ないし請求項8の何れかに記載の記憶装置。
  10. 前記アドレス制御手段が、前記読出しアクセスに関するアドレスを前記ライン幅に合うように位置合せするアドレス変換手段を含む、請求項6ないし請求項9の何れかに記載の記憶装置。
  11. 前記アドレス変換手段がルックアップ・テーブルを含む、請求項10に記載の記憶装置。
  12. 前記アクセス制御手段が書込みアクセスを前記バッファ・メモリにそれが満杯になるまで転送するように、かつ、前記バッファ・メモリが満杯になったとき、1つのメモリ・ラインを書き込むように適合される、請求項6ないし請求項11の何れかに記載の記憶装置。
  13. 前記アドレス制御手段が、常に前記ライン幅のブロックが読み出されるように読出しアクセスを位置合せするように適合される、請求項6ないし請求項12の何れかに記載の記憶装置。
  14. 複数の入力データ・ストリームを逆多重化し、逆多重化されたデータ・ストリームを複数のデータ処理ユニットに供給するための逆多重化装置であって、前記入力・データが請求項1乃至請求項13の何れかに記載の記憶装置に供給される、逆多重化装置。
  15. 前記逆多重化装置がPRMLベースのインターリーブ機能を含む、請求項14に記載の逆多重化装置。
  16. 複数のデータ処理ユニットから供給されるデータ・ストリームを多重化し、多重化された出力データ・ストリームを生成するための多重化装置であって、前記データ・ストリームが請求項1ないし請求項13の何れかに記載の記憶装置に供給される、多重化装置。
  17. 前記多重化装置がPRMLベースのデインターリーブ機能を含む、請求項16に記載の多重化装置。
  18. それぞれのアドレス範囲によってアドレス可能な少なくとも2つの所定のレジスタ・メモリ・セクションを有するメモリであって、前記少なくとも2つの所定のレジスタ・メモリ・セクションがFIFOメモリ・セクションとして動作するメモリを、提供するステップと、
    前記メモリへのアクセスを提供するための、少なくとも1つのアクセス・ポートを提供するステップと、
    前記メモリにアドレスして、前記レジスタ・メモリ・セクションをシフト・レジスタとして動作させ、前記少なくとも1つのアクセス・ポートのシフト・レジスタ・アクセスを前記メモリのグローバル・アドレス空間の所定のアドレスにマップするためのアクセス制御手段を提供するステップと、
    を備えるとともに、
    前記アドレス範囲が所定のサイズの重複領域を備えている、ことを特徴とする方法。
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