JPH05258555A - Ｆｉｆｏ半導体メモリ - Google Patents
Ｆｉｆｏ半導体メモリInfo
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- JPH05258555A JPH05258555A JP4058645A JP5864592A JPH05258555A JP H05258555 A JPH05258555 A JP H05258555A JP 4058645 A JP4058645 A JP 4058645A JP 5864592 A JP5864592 A JP 5864592A JP H05258555 A JPH05258555 A JP H05258555A
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Abstract
(57)【要約】
【目的】データの入出力タイミングをとるのを容易に
し、データ線を少なくかつ短くして動作の高速化をはか
る。 【構成】入力データＩＮを１ラインごとに交互に第１及
び第２のメモリセルアレイ１ａ，１ｂへ供給する入力選
択制御回路２を設ける。各メモリセルアレイ１ａ，１ｂ
では１ラインおきに書込み又は書換えを行うと共に各ラ
イン周期とも連続して読出す。メモリセルアレイ１ａ，
１ｂから読出された各１ライン単位のデータをそれぞれ
交互に第１及び第２の出力端子ＴＯ１，ＴＯ２へ伝達す
る出力選択制御回路３を設ける。
し、データ線を少なくかつ短くして動作の高速化をはか
る。 【構成】入力データＩＮを１ラインごとに交互に第１及
び第２のメモリセルアレイ１ａ，１ｂへ供給する入力選
択制御回路２を設ける。各メモリセルアレイ１ａ，１ｂ
では１ラインおきに書込み又は書換えを行うと共に各ラ
イン周期とも連続して読出す。メモリセルアレイ１ａ，
１ｂから読出された各１ライン単位のデータをそれぞれ
交互に第１及び第２の出力端子ＴＯ１，ＴＯ２へ伝達す
る出力選択制御回路３を設ける。
Description
【０００１】
【産業上の利用分野】本発明はＦＩＦＯ半導体メモリに
関し、特に複数の遅延データを同時に出力する画像処理
装置等のＦＩＦＯ半導体メモリに関する。
関し、特に複数の遅延データを同時に出力する画像処理
装置等のＦＩＦＯ半導体メモリに関する。
【０００２】
【従来の技術】プレーンペーパーコピア（以後省略して
ＰＰＣと呼ぶ）やファクシミリ装置（以後省略してＦＡ
Ｘと呼ぶ）等に見られる様な、１ライン分のデータをシ
リアルにディジタル処理する為に、ファーストイン・フ
ァーストアウト（ＦＩＦＯ）機能を有する半導体メモリ
（以後ＦＩＦＯ半導体メモリと呼ぶ）がある。
ＰＰＣと呼ぶ）やファクシミリ装置（以後省略してＦＡ
Ｘと呼ぶ）等に見られる様な、１ライン分のデータをシ
リアルにディジタル処理する為に、ファーストイン・フ
ァーストアウト（ＦＩＦＯ）機能を有する半導体メモリ
（以後ＦＩＦＯ半導体メモリと呼ぶ）がある。
【０００３】通常、このＦＩＦＯ半導体メモリは、クロ
ック信号を入力するクロック端子とリセット信号を入力
するリセット端子を持ち、クロック信号に同期させてリ
セット信号を入力することにより、内部アドレスを初期
番地（０番地）にイニシャライズする。以降、クロック
信号に同期して順次アドレスをイクリメント（またはデ
ィクリメント）してデータのライト／リード動作を行
う。また、クロック端子，リセット端子，その他の制御
信号端子等をライト用及びリード用にそれぞれ持ち、デ
ータ入力，データ出力もそれぞれの専用端子を持つこと
により、ライト及びリードを非同期に行う事ができる。
ック信号を入力するクロック端子とリセット信号を入力
するリセット端子を持ち、クロック信号に同期させてリ
セット信号を入力することにより、内部アドレスを初期
番地（０番地）にイニシャライズする。以降、クロック
信号に同期して順次アドレスをイクリメント（またはデ
ィクリメント）してデータのライト／リード動作を行
う。また、クロック端子，リセット端子，その他の制御
信号端子等をライト用及びリード用にそれぞれ持ち、デ
ータ入力，データ出力もそれぞれの専用端子を持つこと
により、ライト及びリードを非同期に行う事ができる。
【０００４】ＦＩＦＯ半導体メモリの深さ方向の容量
（１ラインのメモリ容量）は、ＰＰＣやＦＡＸの用紙サ
イズと解像度から決まる。例えば、Ａ３サイズ縦書き
（２９７ｍｍ）・解像度４００ｄｐｉ（１６ドット／ｍ
ｍ）の場合、約５Ｋビットの深さ方向の容量が必要とな
る。また並列処理するビット幅は階調や処理用途から決
まる。例えば階調を２５６階調とした場合、２8 、すな
わち８ビットのビット幅が必要となる。
（１ラインのメモリ容量）は、ＰＰＣやＦＡＸの用紙サ
イズと解像度から決まる。例えば、Ａ３サイズ縦書き
（２９７ｍｍ）・解像度４００ｄｐｉ（１６ドット／ｍ
ｍ）の場合、約５Ｋビットの深さ方向の容量が必要とな
る。また並列処理するビット幅は階調や処理用途から決
まる。例えば階調を２５６階調とした場合、２8 、すな
わち８ビットのビット幅が必要となる。
【０００５】通常、この様なＦＩＦＯ半導体メモリは、
高画質化の為に相互ライン間でデータの比較処理を行う
時や、カラー信号におけるＲ，Ｇ，Ｂの各データのデー
タ位置合わせを行う時、また、高機能化に伴う各種デー
タ処理，演算を行う時等に、各ラインのデータをそれぞ
れのＦＩＦＯ半導体メモリに格納し、遅延データ等を作
り、その出力データ間で演算処理を行い、最終的な画像
データの作成，出力を行っていた。
高画質化の為に相互ライン間でデータの比較処理を行う
時や、カラー信号におけるＲ，Ｇ，Ｂの各データのデー
タ位置合わせを行う時、また、高機能化に伴う各種デー
タ処理，演算を行う時等に、各ラインのデータをそれぞ
れのＦＩＦＯ半導体メモリに格納し、遅延データ等を作
り、その出力データ間で演算処理を行い、最終的な画像
データの作成，出力を行っていた。
【０００６】しかし近年では、ＰＰＣやＦＡＸにおける
高画質化，高機能化やカラー化の傾向により、記憶処理
すべきライン数が増加し、画像処理装置１台当たりに使
用するＦＩＦＯ半導体メモリの総使用量が増加してい
る。この為、基板への実装面積縮小化を考慮したパッケ
ージ展開や、深さ方向の容量は同一でビット幅を広げた
他ビット構成への要求が増えている。
高画質化，高機能化やカラー化の傾向により、記憶処理
すべきライン数が増加し、画像処理装置１台当たりに使
用するＦＩＦＯ半導体メモリの総使用量が増加してい
る。この為、基板への実装面積縮小化を考慮したパッケ
ージ展開や、深さ方向の容量は同一でビット幅を広げた
他ビット構成への要求が増えている。
【０００７】前述の画像データ処理における、データを
１ライン〜数ライン遅延させる使用方法に対応し、か
つ、実装面積の縮小を考慮したＦＩＦＯメモリとして、
入力データに対し、１ライン遅延データと２ライン遅延
データを同時に出力させる機能を持つＦＩＦＯ半導体メ
モリがある。この場合、出力端子は入力端子の２倍持つ
事になる。例えば、並列処理入力データ幅を８ビットと
し、１ライン及び２ラインの遅延データを出力する場合
は、１ライン遅延させたデータを８ビット、２ライン遅
延させたデータを８ビットで出力する為、計１６ビット
分の出力端子を必要とする。
１ライン〜数ライン遅延させる使用方法に対応し、か
つ、実装面積の縮小を考慮したＦＩＦＯメモリとして、
入力データに対し、１ライン遅延データと２ライン遅延
データを同時に出力させる機能を持つＦＩＦＯ半導体メ
モリがある。この場合、出力端子は入力端子の２倍持つ
事になる。例えば、並列処理入力データ幅を８ビットと
し、１ライン及び２ラインの遅延データを出力する場合
は、１ライン遅延させたデータを８ビット、２ライン遅
延させたデータを８ビットで出力する為、計１６ビット
分の出力端子を必要とする。
【０００８】この様なＦＩＦＯ半導体メモリを使用する
事により、以前はＦＩＦＯ半導体メモリ外部でカスケー
ド接続して生成していた２ラインの遅延データを１つの
ＦＩＦＯ半導体メモリで生成することが可能となり、基
板配線を容易にし、配線領域を削減する事ができる。ま
た、入力端子を削減する事が出きる為、パッケージの小
型化を図り、実装面積の縮小を図る事もできる。
事により、以前はＦＩＦＯ半導体メモリ外部でカスケー
ド接続して生成していた２ラインの遅延データを１つの
ＦＩＦＯ半導体メモリで生成することが可能となり、基
板配線を容易にし、配線領域を削減する事ができる。ま
た、入力端子を削減する事が出きる為、パッケージの小
型化を図り、実装面積の縮小を図る事もできる。
【０００９】この様なＦＩＦＯ半導体メモリの一例を図
３に示す。
３に示す。
【００１０】このＦＩＦＯ半導体メモリは、１ドット当
り所定のビット幅（例えば８ビット）をもつ入力データ
ＩＮの各ビットに対し、各ドットと対応してビットシリ
アルに入力する複数の入力端子ＴＩと、これら入力端子
ＴＩから入力される入力データＩＮをＮドット１ランイ
ン分順次書込み記憶しかつ記憶しているデータを書込ま
れた順に読出すＦＩＦＯ型の第１のメモリセルアレイ１
ｃと、この第１のメモリセルアレイ１ｃから読出された
データを外部へ出力する複数の第１の出力端子ＴＯ１
と、第１のメモリセルアレイ１ｃから読出されたデータ
（ＯＵＴ１）をＮドット１ランイン分順次書込み記憶し
かつ記憶しているデータを書込まれた順に順次読出すＦ
ＩＦＯ型の第２のメモリセルアレイ１ｄと、この第２の
メモリセルアレイ１ｄから読出されたデータ（ＯＵＴ
２）を外部へ出力する複数の第２の出力端子ＴＯ２と、
メモリセルアレイ１ｃ，１ｄのアドレスを指定するポイ
ンタ４ａとを有する構成となっている。
り所定のビット幅（例えば８ビット）をもつ入力データ
ＩＮの各ビットに対し、各ドットと対応してビットシリ
アルに入力する複数の入力端子ＴＩと、これら入力端子
ＴＩから入力される入力データＩＮをＮドット１ランイ
ン分順次書込み記憶しかつ記憶しているデータを書込ま
れた順に読出すＦＩＦＯ型の第１のメモリセルアレイ１
ｃと、この第１のメモリセルアレイ１ｃから読出された
データを外部へ出力する複数の第１の出力端子ＴＯ１
と、第１のメモリセルアレイ１ｃから読出されたデータ
（ＯＵＴ１）をＮドット１ランイン分順次書込み記憶し
かつ記憶しているデータを書込まれた順に順次読出すＦ
ＩＦＯ型の第２のメモリセルアレイ１ｄと、この第２の
メモリセルアレイ１ｄから読出されたデータ（ＯＵＴ
２）を外部へ出力する複数の第２の出力端子ＴＯ２と、
メモリセルアレイ１ｃ，１ｄのアドレスを指定するポイ
ンタ４ａとを有する構成となっている。
【００１１】すなわち、このＦＩＦＯ半導体メモリで
は、入力信号ＩＮがメモリセルアレイｃを通過すること
により１ライン分遅延されて出力端子ＴＯ１から出力さ
れ、メモリセルアレイ１ｃの出力データが更にメモリセ
ルアレイ１ｄを通過することにより同様に１ライン分遅
延され、合計２ライン分遅延されて出力端子ＴＯ２から
出力されるようになっている。
は、入力信号ＩＮがメモリセルアレイｃを通過すること
により１ライン分遅延されて出力端子ＴＯ１から出力さ
れ、メモリセルアレイ１ｃの出力データが更にメモリセ
ルアレイ１ｄを通過することにより同様に１ライン分遅
延され、合計２ライン分遅延されて出力端子ＴＯ２から
出力されるようになっている。
【００１２】
【発明が解決しようとする課題】この従来のＦＩＦＯ半
導体メモリは、第１のメモリセルアレイ１ｃの出力デー
タを１ライン遅延データ（ＯＵＴ１）として出力端子Ｔ
Ｏ１から出力し、この第１のメモリセルアレイ１ｃの出
力データを更に第２のメモリセルアレイ１ｄに書込み読
出して出力端子ＴＯ２から２ライン遅延データ（ＯＵＴ
２）として出力する構成となっているので、第１のメモ
リセルアレイ１ｃの出力と第２のメモリセリアレイ１ｄ
へのデータ入力制御タイミングを取る必要がある為、高
速化に伴う制御マージンの縮小やプロセス水準振れに伴
う制御タイミングのずれ等を考慮して設計を行う必要が
あり、入出力タイミングをとるのが難しいと言う欠点が
あった。
導体メモリは、第１のメモリセルアレイ１ｃの出力デー
タを１ライン遅延データ（ＯＵＴ１）として出力端子Ｔ
Ｏ１から出力し、この第１のメモリセルアレイ１ｃの出
力データを更に第２のメモリセルアレイ１ｄに書込み読
出して出力端子ＴＯ２から２ライン遅延データ（ＯＵＴ
２）として出力する構成となっているので、第１のメモ
リセルアレイ１ｃの出力と第２のメモリセリアレイ１ｄ
へのデータ入力制御タイミングを取る必要がある為、高
速化に伴う制御マージンの縮小やプロセス水準振れに伴
う制御タイミングのずれ等を考慮して設計を行う必要が
あり、入出力タイミングをとるのが難しいと言う欠点が
あった。
【００１３】また、第１のメモリセルアレイ１ｃから第
２のメモリセルアレイ１ｄにデータを書き写す為のデー
タ線を引き回す為に、第１のメモリセルアレイ１ｃと第
２のメモリセルアレイ１ｄとの間を通すか、これらメモ
リセルアレイ１ｃ，１ｄの周辺を引き回す必要がある
為、これらメモリセルアレイ１ｃ，１ｄ間を通す場合、
ポインタ４ａを横切る必要があり、ポインタ信号の信号
線が長くなり、また、信号線が交差する為、データ信号
の高速化からポインタ信号線を潜らせる必要があり、負
荷が重くなるために高速化が困難になるという欠点があ
る。また、メモリセルアレイ周辺を引き回す場合も、引
き回し配線が長くなり、かつ、入力データ線又は２ライ
ン遅延データ線と交差する為どちらかのデータ線を潜ら
せる必要があり、負荷が重くなるために高速化が困難に
なるという欠点がある。
２のメモリセルアレイ１ｄにデータを書き写す為のデー
タ線を引き回す為に、第１のメモリセルアレイ１ｃと第
２のメモリセルアレイ１ｄとの間を通すか、これらメモ
リセルアレイ１ｃ，１ｄの周辺を引き回す必要がある
為、これらメモリセルアレイ１ｃ，１ｄ間を通す場合、
ポインタ４ａを横切る必要があり、ポインタ信号の信号
線が長くなり、また、信号線が交差する為、データ信号
の高速化からポインタ信号線を潜らせる必要があり、負
荷が重くなるために高速化が困難になるという欠点があ
る。また、メモリセルアレイ周辺を引き回す場合も、引
き回し配線が長くなり、かつ、入力データ線又は２ライ
ン遅延データ線と交差する為どちらかのデータ線を潜ら
せる必要があり、負荷が重くなるために高速化が困難に
なるという欠点がある。
【００１４】本発明の目的は、入出力タイミングをとる
のが用意となり、かつ動作の高速化ができるＦＩＦＯ半
導体メモリを提供することにある。
のが用意となり、かつ動作の高速化ができるＦＩＦＯ半
導体メモリを提供することにある。
【００１５】
【課題を解決するための手段】本発明のＦＩＦＯ半導体
メモリは、シリアルに供給されるＮドット１ライン分の
データをそれぞれ順次書込み記憶しかつ記憶している１
ライン分のデータを各ラインの入出力周期ごとに書込ま
れた順にそれぞれ順次読出すＦＩＦＯ型の第１及び第２
のメモリセルアレイと、シリアルに入力される入力デー
タを１ライン分ずつ交互に順次前記第１及び第２のメモ
リセルアレイへ供給する入力選択制御回路と、１ライン
遅延データを出力するための第１の出力端子と、２ライ
ン遅延データを出力するための第２の出力端子と、前記
第１及び第２のメモリセルアレイから読出されたデータ
のうち、１ラインの最終データが書込まれた直後から読
出された１ライン分のデータを前記第１の出力端子に伝
達し１ラインの最終データが書込まれかつこの１ライン
分のデータが読出された直後から読出された１ライン分
のデータを第２の出力端子に伝達する出力選択制御回路
とを有している。
メモリは、シリアルに供給されるＮドット１ライン分の
データをそれぞれ順次書込み記憶しかつ記憶している１
ライン分のデータを各ラインの入出力周期ごとに書込ま
れた順にそれぞれ順次読出すＦＩＦＯ型の第１及び第２
のメモリセルアレイと、シリアルに入力される入力デー
タを１ライン分ずつ交互に順次前記第１及び第２のメモ
リセルアレイへ供給する入力選択制御回路と、１ライン
遅延データを出力するための第１の出力端子と、２ライ
ン遅延データを出力するための第２の出力端子と、前記
第１及び第２のメモリセルアレイから読出されたデータ
のうち、１ラインの最終データが書込まれた直後から読
出された１ライン分のデータを前記第１の出力端子に伝
達し１ラインの最終データが書込まれかつこの１ライン
分のデータが読出された直後から読出された１ライン分
のデータを第２の出力端子に伝達する出力選択制御回路
とを有している。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１は本発明の第１の実施例を示ブロック
図である。
図である。
【００１８】この実施例は、１ドット当り所定のビット
幅（例えば８ビット）の入力信号ＩＮの各ビットに対
し、各ドットと対応してビットシリアルに入力する複数
の入力端子ＴＩと、これら各入力端子ＴＩと対応して、
ビットシリアルに供給されるＮドット１ライン分のデー
タをそれぞれ順次書込み記憶しかつ記憶している１ライ
ン分のデータを各ラインの入出力周期ごとに書込まれた
順にそれぞれ順次読出すＦＩＦＯ型の第１及び第２のメ
モリセルアレイ１ａ，１ｂと、各入力端子ＴＩごとにビ
ットシリアルに入力される入力データＩＮを１ライン分
ずつ交互に順次第１及び第２のメモリセルアレイ１ａ，
１ｂへ供給する入力選択制御回路２と、１ライン遅延デ
ータＯＵＴ１を出力するための複数の第１の出力端子Ｔ
Ｏ１と、２ライン遅延データＯＵＴ２を出力するための
複数の第２の出力端子ＴＯ２と、第１及び第２のメモリ
セルアレイ１ａ，１ｂから読出されたデータのうち、１
ラインの最終データが書込まれた直後から読出された１
ライン分のデータを第１の出力端子ＴＯ１に伝達し１ラ
インの最終データが書込まれかつこの１ライン分のデー
タが読出された直後から読出された１ライン分のデータ
を第２の出力端子ＴＯ２に伝達する出力選択制御回路３
とを有する構成となっている。
幅（例えば８ビット）の入力信号ＩＮの各ビットに対
し、各ドットと対応してビットシリアルに入力する複数
の入力端子ＴＩと、これら各入力端子ＴＩと対応して、
ビットシリアルに供給されるＮドット１ライン分のデー
タをそれぞれ順次書込み記憶しかつ記憶している１ライ
ン分のデータを各ラインの入出力周期ごとに書込まれた
順にそれぞれ順次読出すＦＩＦＯ型の第１及び第２のメ
モリセルアレイ１ａ，１ｂと、各入力端子ＴＩごとにビ
ットシリアルに入力される入力データＩＮを１ライン分
ずつ交互に順次第１及び第２のメモリセルアレイ１ａ，
１ｂへ供給する入力選択制御回路２と、１ライン遅延デ
ータＯＵＴ１を出力するための複数の第１の出力端子Ｔ
Ｏ１と、２ライン遅延データＯＵＴ２を出力するための
複数の第２の出力端子ＴＯ２と、第１及び第２のメモリ
セルアレイ１ａ，１ｂから読出されたデータのうち、１
ラインの最終データが書込まれた直後から読出された１
ライン分のデータを第１の出力端子ＴＯ１に伝達し１ラ
インの最終データが書込まれかつこの１ライン分のデー
タが読出された直後から読出された１ライン分のデータ
を第２の出力端子ＴＯ２に伝達する出力選択制御回路３
とを有する構成となっている。
【００１９】次にこの実施例の動作について説明する。
【００２０】まず、メモリセルアレイ１ａ，１ｂに対し
ては、１ラインごとに交互に書込み又は書換え（すでに
データが書込まれている場合、すなわち２回目以降は書
換えとなる）が行なわれるので、１つのメモリセルアレ
イ（１ａ，１ｂ）への書込み、書換えは１ラインおきと
なる。
ては、１ラインごとに交互に書込み又は書換え（すでに
データが書込まれている場合、すなわち２回目以降は書
換えとなる）が行なわれるので、１つのメモリセルアレ
イ（１ａ，１ｂ）への書込み、書換えは１ラインおきと
なる。
【００２１】一方、メモリセルアレイ１ａ，１ｂからの
データの読出しは、書込みとは別に、１ライン分のデー
タを各ラインの入出力周期ごと毎回に行う。すなわち、
書込みが実行されていない周期にも読出しが行なわれ
る。同一のメモリセルアレイ（１ａ，１ｂ）に書込みと
読出しが行なわれているときは、あるビットを読出した
直後にそのビットの書換えを行えばよい。
データの読出しは、書込みとは別に、１ライン分のデー
タを各ラインの入出力周期ごと毎回に行う。すなわち、
書込みが実行されていない周期にも読出しが行なわれ
る。同一のメモリセルアレイ（１ａ，１ｂ）に書込みと
読出しが行なわれているときは、あるビットを読出した
直後にそのビットの書換えを行えばよい。
【００２２】一方のメモリセルアレイ（例えば１ａ）の
１ラインの最終データが書込まれた直後から読出しが行
なわれるときはちょうど１ライン分遅延したデータとな
るので、出力選択制御回路３により第１の出力端子ＴＯ
１に伝達される。この読出し期間中は他方のメモリセル
アレイ（例えば１ｂ）に書込みが行なわれているので、
一方のメモリセルアレイ（１ａ）に書込まれているデー
タは書換えられないでそのまま残っている。従って上述
の読出しが終り次の読出し周期に入ると、これは２ライ
ン分遅延したデータとなるので、出力選択制御回路３に
より第２の出力端子ＴＯ２に伝達される。
１ラインの最終データが書込まれた直後から読出しが行
なわれるときはちょうど１ライン分遅延したデータとな
るので、出力選択制御回路３により第１の出力端子ＴＯ
１に伝達される。この読出し期間中は他方のメモリセル
アレイ（例えば１ｂ）に書込みが行なわれているので、
一方のメモリセルアレイ（１ａ）に書込まれているデー
タは書換えられないでそのまま残っている。従って上述
の読出しが終り次の読出し周期に入ると、これは２ライ
ン分遅延したデータとなるので、出力選択制御回路３に
より第２の出力端子ＴＯ２に伝達される。
【００２３】こうして１ライン遅延データＯＵＴ１及び
２ランイン遅延データＯＵＴ２が得られる。
２ランイン遅延データＯＵＴ２が得られる。
【００２４】この実施例においては、第１のメモリセル
アレイ１ａの出力を第２のメモリセルアレイ１ｂの入力
とする必要がなく入力信号ＩＮの各ビットの入力タイミ
ングと同期して各メモリセルアレイ１ａ，１ｂへの書込
み、これらメモリセルアレイ１ａ，１ｂからの読出しを
行えばよいので、入出力タイミングをとるのが極めて容
易となる。また、第２のメモリセルアレイ１ａの出力を
第２のメモリセルアレイ１ｂの入力に引き回わす必要が
ないので、配線領域が小さくなってチップ面積が小さく
なることも加わって配線の長さが短かく負荷も軽くな
り、動作の高速化をはかることができる。
アレイ１ａの出力を第２のメモリセルアレイ１ｂの入力
とする必要がなく入力信号ＩＮの各ビットの入力タイミ
ングと同期して各メモリセルアレイ１ａ，１ｂへの書込
み、これらメモリセルアレイ１ａ，１ｂからの読出しを
行えばよいので、入出力タイミングをとるのが極めて容
易となる。また、第２のメモリセルアレイ１ａの出力を
第２のメモリセルアレイ１ｂの入力に引き回わす必要が
ないので、配線領域が小さくなってチップ面積が小さく
なることも加わって配線の長さが短かく負荷も軽くな
り、動作の高速化をはかることができる。
【００２５】図２は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２６】この実施例は、入力選択制御回路２ａ，２
ｂ及び出力選択制御回路３ａ，３ｂをそれぞれメモリセ
ルアレイ１ａ，１ｂに近接して設けたもので、データ線
の引き回しが第１の実施例と比較してマスク的に容易に
なるという利点がある。
ｂ及び出力選択制御回路３ａ，３ｂをそれぞれメモリセ
ルアレイ１ａ，１ｂに近接して設けたもので、データ線
の引き回しが第１の実施例と比較してマスク的に容易に
なるという利点がある。
【００２７】
【発明の効果】以上説明したように本発明は、入力デー
タを１ラインごとに交互に第１及び第２のメモリセルア
レイへ供給する入力選択制御回路を設け、各メモリセル
アレイでは１ラインおきに書込み又は書換えを行うと共
に各ライン周期とも連続して読出し、これらメモリセル
アレイから読出された各１ライン単位のデータをそれぞ
れ交互に第１及び第２の出力端子へ伝達する出力選択制
御回路を設けた構成とすることにより、第１のメモリセ
ルアレイの出力データを第２のメモリセルアレイの入力
とする必要がないので、第１及び第２のメモリセルアレ
イ間の書込み、読出しのタイミングがとりやすくなり、
またデータ線の引き回しが少なくかく短かくなり、動作
の高速化をはかることができる効果がある。
タを１ラインごとに交互に第１及び第２のメモリセルア
レイへ供給する入力選択制御回路を設け、各メモリセル
アレイでは１ラインおきに書込み又は書換えを行うと共
に各ライン周期とも連続して読出し、これらメモリセル
アレイから読出された各１ライン単位のデータをそれぞ
れ交互に第１及び第２の出力端子へ伝達する出力選択制
御回路を設けた構成とすることにより、第１のメモリセ
ルアレイの出力データを第２のメモリセルアレイの入力
とする必要がないので、第１及び第２のメモリセルアレ
イ間の書込み、読出しのタイミングがとりやすくなり、
またデータ線の引き回しが少なくかく短かくなり、動作
の高速化をはかることができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来のＦＩＦＯ半導体メモリの一例を示すブロ
ック図である。
ック図である。
１ａ〜１ｄ メモリセルアレイ ２，２ａ，２ｂ 入力選択制御回路 ３，３ａ，３ｂ 出力選択制御回路 ４，４ａ ポインタ ＴＩ 入力端子 ＴＯ１，ＴＯ２ 出力端子
Claims (2)
- 【請求項１】 シリアルに供給されるＮドット１ライン
分のデータをそれぞれ順次書込み記憶しかつ記憶してい
る１ライン分のデータを各ラインの入出力周期ごとに書
込まれた順にそれぞれ順次読出すＦＩＦＯ型の第１及び
第２のメモリセルアレイと、シリアルに入力される入力
データを１ライン分ずつ交互に順次前記第１及び第２の
メモリセルアレイへ供給する入力選択制御回路と、１ラ
イン遅延データを出力するための第１の出力端子と、２
ライン遅延データを出力するための第２の出力端子と、
前記第１及び第２のメモリセルアレイから読出されたデ
ータのうち、１ラインの最終データが書込まれた直後か
ら読出された１ライン分のデータを前記第１の出力端子
に伝達し１ラインの最終データが書込まれかつこの１ラ
イン分のデータが読出された直後から読出された１ライ
ン分のデータを第２の出力端子に伝達する出力選択制御
回路とを有することを特徴とするＦＩＦＯ半導体メモ
リ。 - 【請求項２】 入力選択制御回路及び出力選択制御回路
がそれぞれ、第１及び第２のメモリセルアレイに近接し
て設けられた請求項１記載のＦＩＦＯ半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058645A JPH05258555A (ja) | 1992-03-17 | 1992-03-17 | Ｆｉｆｏ半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058645A JPH05258555A (ja) | 1992-03-17 | 1992-03-17 | Ｆｉｆｏ半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05258555A true JPH05258555A (ja) | 1993-10-08 |
Family
ID=13090325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058645A Withdrawn JPH05258555A (ja) | 1992-03-17 | 1992-03-17 | Ｆｉｆｏ半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05258555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007527079A (ja) * | 2003-07-02 | 2007-09-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 複数のシフト・レジスタ機能を有するシングル・メモリ |
-
1992
- 1992-03-17 JP JP4058645A patent/JPH05258555A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007527079A (ja) * | 2003-07-02 | 2007-09-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 複数のシフト・レジスタ機能を有するシングル・メモリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |