JP2001350716A

JP2001350716A - バス制御回路

Info

Publication number: JP2001350716A
Application number: JP2000169462A
Authority: JP
Inventors: Akira Oizumi; 晶大泉; Norio Masui; 規雄桝井; Yukihiko Shimazu; 之彦島津
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-06-06
Filing date: 2000-06-06
Publication date: 2001-12-21
Also published as: US6721897B1

Abstract

(57)【要約】【課題】様々な外部バス制御のプロトコルの要求に対
した外部バス制御信号を、プログラマブルに生成するこ
とができるバス制御回路を得る。【解決手段】それぞれが各外部バス制御信号毎にその
信号値を保持する信号値保持領域６０を有して、各サイ
クルのそれぞれに対応して用意されたサイクルレジスタ
４１〜４Ｎと、通常状態における外部バス制御信号の信
号値を保持する信号値保持領域６１有したデフォルトレ
ジスタ５１とを備え、各サイクルレジスタの信号値保持
領域の保持する信号値を対応するサイクル毎に外部に出
力し、通常状態になると、デフォルトレジスタの信号値
保持領域の保持する信号値を外部に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＩＣチップによ
るマイクロプロセッサや半導体記憶装置などの半導体装
置の、入出力バス（外部バス）を制御するバス制御回路
に関するものであり、特に、様々な外部バスプロトコル
の制御に対応可能なバス制御回路に関するものである。

【０００２】

【従来の技術】図１８は従来のバス制御回路が用いられ
たデータ処理システムの構成を示すブロック図である。
図において、１はマイクロプロセッサ、２は外部デバイ
ス、３は外部バスであり、１１はＣＰＵ部、１２は記憶
装置部、１３は従来の外部バス制御部、２１はアドレス
バス、２２はデータバス、２３は制御信号線、２３ａは
ＳＥＬ信号線、２３ｂはＲＳ信号線、２３ｃはＷＳ信号
線である。

【０００３】次に動作について説明する。マイクロプロ
セッサ１が外部バス３を介して他の外部デバイス２と通
信する際には、外部バス３を介して接続される外部デバ
イス２の種類によって、様々な外部バス制御のプロトコ
ルの要求がある。その要求に対応するため、当該マイク
ロプロセッサ１に接続される外部デバイス２毎に、その
外部バス制御のプロトコルに見合った外部バス制御部１
３を設計し、それにより、外部バス通信期間（Ｎサイク
ル）中における、ＳＥＬ信号、ＲＳ信号、ＷＳ信号など
のすべての外部バス制御信号を各サイクル毎に生成し、
それをＳＥＬ信号線２３ａ、ＲＳ信号線２３ｂ、ＷＳ信
号線２３ｃなどの制御信号線２３に出力していた。

【０００４】なお、このような外部バス３の制御に関連
した記載がある文献としては、外部デバイス２と通信す
る際のアイドルクロックに関するものとして、例えば特
開平８−２９２９２８号公報、特開平２−２８０２６２
号公報、特開平２−８５９５１号公報などがあり、ま
た、特定通信プロトコルに関するものとして、例えば特
開平３−５２３５０号公報、特開昭６３−６７１５４号
公報などが、同期通信に関するものとして、例えば特開
昭５７−１２３７４１号公報、特表平７−５０２６０４
号公報などがある。

【０００５】

【発明が解決しようとする課題】従来の外部バス制御回
路は以上のように構成されているので、マイクロプロセ
ッサ１は、それに外部バス３を介して接続される外部デ
バイス２に対応して、その外部デバイス２のプロトコル
に見合ったものを設計する必要があり、外部バス３の制
御が異なるだけであっても、接続される外部デバイス２
のプロトコルにあわせて新たに設計し直す必要が生じ、
設計に時間がかかるばかりか、汎用の半導体装置（マイ
クロプロセッサ１）であるにもかかわらず製品種類が増
加し、コストも上昇するなどの課題があった。

【０００６】この発明は上記のような課題を解決するた
めになされたもので、様々な外部バス制御のプロトコル
の要求に対して、プログラマブルに外部バス制御信号を
生成することができるバス制御回路を得ることを目的と
する。

【０００７】

【課題を解決するための手段】この発明に係るバス制御
回路は、サイクルレジスタを各サイクル対応に用意し
て、その信号値保持領域に外部バス制御信号毎の信号値
を保持させ、対応するサイクル毎にその外部バス制御信
号の信号値を出力するとともに、デフォルトレジスタを
用意して、その信号値保持領域に通常状態での外部バス
制御信号の信号値を保持させ、通常状態においては、そ
の通常状態の外部バス制御信号の信号値を出力するよう
にしたものである。

【０００８】この発明に係るバス制御回路は、サイクル
レジスタがその信号値保持領域に外部バス制御信号の１
サイクル毎の信号値を保持し、保持した信号値を１サイ
クル毎に出力するようにしたものである。

【０００９】この発明に係るバス制御回路は、サイクル
レジスタがその信号値保持領域に外部バス制御信号の半
サイクル毎の信号値を保持し、保持した信号値を半サイ
クル毎に出力するようにしたものである。

【００１０】この発明に係るバス制御回路は、サイクル
レジスタを外部バス通信期間の各サイクル対応に２本ず
つ用意し、その一方の信号値保持領域に外部バス制御信
号の信号値の前半半サイクルの値を、他方の信号値保持
領域に後半半サイクルの値をそれぞれ保持させるように
したものである。

【００１１】この発明に係るバス制御回路は、サイクル
レジスタの信号値保持領域を、各外部バス制御信号毎に
２つずつ用意し、その一方に外部バス制御信号の信号値
の前半半サイクルの値を、他方に後半半サイクルの値を
それぞれ保持させるようにしたものである。

【００１２】この発明に係るバス制御回路は、コントロ
ールレジスタにサイクルレジスタ出力タイミングのコン
トロール情報を保持させて、サイクルレジスタが保持し
ている外部バス制御信号の信号値を当該コントロール情
報に従って、対応するサイクルで外部に出力するように
したものである。

【００１３】この発明に係るバス制御回路は、サイクル
レジスタの各信号値保持領域に対応して遅延情報領域を
持たせ、信号値保持領域が保持する外部バス制御信号の
信号値を、対応する遅延情報領域が保持しているディレ
イ情報に従って遅延させて出力するようにしたものであ
る。

【００１４】この発明に係るバス制御回路は、サイクル
レジスタの信号値保持領域に保持されている外部バス制
御信号の信号値を、当該サイクルレジスタの持つ命令フ
ィールドに格納された命令の示す出力方法に従って外部
に出力するようにしたものである。

【００１５】この発明に係るバス制御回路は、サイクル
レジスタに未定義信号領域を持たせて未定義の汎用信号
の信号値を格納し、当該サイクルレジスタの信号値保持
領域に保持されている外部バス制御信号の信号値ととも
に、その未定義の汎用信号の信号値を出力するようにし
たものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１はこの発明のバス制御回路が用いら
れているデータ処理システムの構成を示すブロック図で
ある。図において、１はこのデータ処理システムを構成
するＩＣチップなどによる半導体装置としてのマイクロ
プロセッサである。２は所定のプロトコルを有してこの
マイクロプロセッサ１に接続された外部デバイスであ
る。３はマイクロプロセッサ１とこの外部デバイス２と
を接続するための外部バスである。１１はマイクロプロ
セッサ１内部のＣＰＵ部であり、１２はマイクロプロセ
ッサ１内部のＲＡＭなどによる記憶装置部である。

【００１７】２１はマイクロプロセッサ１と外部デバイ
ス２との間で授受されるアドレスの伝送が行われるアド
レスバスであり、２２はマイクロプロセッサ１と外部デ
バイス２との間で授受されるデータが伝送されるデータ
バスである。２３は外部バス３の制御に必要な、ＳＥＬ
信号、ＲＳ信号、ＷＳ信号などの外部バス制御信号の信
号値を伝送する制御信号線であり、この制御信号線２３
中の、２３ａは外部バス制御信号中のＳＥＬ信号を伝送
するＳＥＬ信号線、２３ｂは同じくＲＳ信号を伝送する
ＲＳ信号線、２３ｃは同じくＷＳ信号を伝送するＷＳ信
号線である。上記外部バス３はこれらアドレスバス２１
と、データバス２２と、ＳＥＬ信号線２３ａ、ＲＳ信号
線２３ｂ、ＷＳ信号線２３ｃなどによる制御信号線２３
とによって形成されている。なお、これら各部は図１８
に同一符号を付して示した従来のそれらと同等のもので
ある。

【００１８】なお、１４はマイクロプロセッサ１内に配
置された、この発明による外部バス制御部であるが、外
部バス３を介して外部デバイス２とデータのやりとりを
する際に、内蔵するレジスタに格納する情報を書き替え
ることによって、外部バス制御のタイミングの様々な要
求に対して、プログラマブルに対応可能に構成されてい
る点で、図１８に符号１３を付して示した従来の外部バ
ス制御部とは異なっている。

【００１９】また、図２はこの外部バス制御部１４の具
体的な構成の一例を示すブロック図である。図におい
て、３１は外部バス３との間でデータ類が入出力される
外部端子である。３２は外部バス制御バッファレジス
タ、３３はアドレスレジスタ、３４はデータレジスタで
あり、３５はこれら外部バス制御バッファレジスタ３
２、アドレスレジスタ３３、データレジスタ３４を制御
し、外部端子３１を介して外部バス３へのデータ類の入
出力を行うレジスタ制御部である。３６は外部バス制御
バッファレジスタ３２、アドレスレジスタ３３、データ
レジスタ３４より外部バス３へ送られるデータ類の外部
端子３１への出力を行う出力処理部である。

【００２０】次に動作について説明する。外部バス制御
バッファレジスタ３２は外部バス３の制御に必要な外部
バス制御信号の信号値を各バスサイクル毎に保持するも
のであり、アドレスレジスタ３３は外部デバイス２との
間で授受されるアドレスを、データレジスタ３４は外部
デバイス２との間で授受されるデータをそれぞれ保持す
るものである。レジスタ制御部３５と、これら外部バス
制御バッファレジスタ３２、アドレスレジスタ３３、デ
ータレジスタ３４とにより、外部端子３１を介して外部
デバイス２とデータ類の入出力を行うことを可能にして
いる。

【００２１】以下、外部バス３を介して接続された外部
デバイス２の要求するプロトコルに対応したタイミング
で外部バス３の制御を行う動作について、図３および図
４を用いて説明する。なお、図３はこの発明の実施の形
態１によるバス制御回路の外部バス制御バッファレジス
タの構成の一例を示すブロック図であり、図４はその外
部バス制御信号の変化を示すタイミングチャートであ
る。

【００２２】図３において、４１は外部バス通信期間
（バスサイクル）における１サイクル目の外部バス制御
信号の信号値を保持するサイクルレジスタ、４２はバス
サイクルにおける２サイクル目の外部バス制御信号の信
号値を保持するサイクルレジスタ、４３はバスサイクル
における３サイクル目の外部バス制御信号の信号値を保
持するサイクルレジスタ、…、４Ｎはバスサイクルにお
けるＮサイクル目の外部バス制御信号の信号値を保持す
るサイクルレジスタであり、外部バス３の外部バス通信
期間の１〜Ｎのすべてのサイクルに対応して用意されて
いる。５１は通常状態における各外部バス制御信号の信
号値を保持するデフォルトレジスタであり、この場合、
当該信号値としてディスエイブル（ｄｉｓａｂｌｅ）値
が保持されている。このように、外部バス制御バッファ
レジスタ３２はＮ＋１本のレジスタによって形成されて
いる。

【００２３】また、６０は各サイクルレジスタ４１〜４
Ｎのそれぞれが有する信号値保持領域であり、各外部バ
ス制御信号毎にその信号値を保持している。なお、これ
ら各サイクルレジスタ４１〜４Ｎの信号値保持領域６０
には、外部バス制御信号の１サイクル毎の信号値が格納
されている。６１はデフォルトレジスタ５１が有する信
号値保持領域であり、各外部バス制御信号毎に、通常状
態におけるその信号値（ディスエイブル値）を保持して
いる。なお、この外部バス制御バッファレジスタ３２の
各サイクルレジスタ４１〜４Ｎの信号値保持領域６０、
およびデフォルトレジスタ５１の信号値保持領域６１の
内容は、外部バス３を介して接続される外部デバイス２
に要求されるプロトコルに従って書き替え可能となって
いる。

【００２４】今、例えば１サイクル目のサイクルレジス
タ４１のＲＳ信号、ＷＳ信号、ＳＥＬ信号、…に対応す
る信号値保持領域６０には、外部バス制御信号の信号値
として“０，０，０，…”、２サイクル目のサイクルレ
ジスタ４２のＲＳ信号、ＷＳ信号、ＳＥＬ信号、…に対
応する信号値保持領域６０には、外部バス制御信号の信
号値として“０，０，１，…”、３サイクル目のサイク
ルレジスタ４３のＲＳ信号、ＷＳ信号、ＳＥＬ信号、…
に対応する信号値保持領域６０には、外部バス制御信号
の信号値として“１，０，１，…”、４サイクル目のサ
イクルレジスタ４４のＲＳ信号、ＷＳ信号、ＳＥＬ信
号、…に対応する信号値保持領域６０には、外部バス制
御信号の信号値として“１，０，１，…”と、以下Ｎサ
イクル目のサイクルレジスタ４Ｎの各信号値保持領域６
０まで、接続される外部デバイス２のプロトコルに応じ
て、各外部バス制御信号の信号値が格納されているもの
とする。また、デフォルトレジスタ５１の各信号値保持
領域６１には、外部バス制御信号毎に通常状態における
信号値であるディスエイブル値が保持されているものと
する。

【００２５】図４に示すように、１サイクル目において
は、サイクルレジスタ４１の信号値保持領域６０に保持
されているＲＳ信号、ＷＳ信号、ＳＥＬ信号、…の各信
号値が読み出され、出力処理部３６より外部端子３１を
介して、制御信号線２３の対応するＲＳ信号線２３ｂ、
ＷＳ信号線２３ｃ、ＳＥＬ信号線２３ａ、…に出力され
る。これによって、ＲＳ信号線２３ｂの信号値は“０”
（図示の例ではローレベル）になり、ＷＳ信号線２３ｃ
の信号値も“０”、ＳＥＬ信号線２３ａの信号値も
“０”になる。

【００２６】以下同様に、２サイクル目においては、サ
イクルレジスタ４２の各信号値保持領域６０より読み出
された信号値によって、制御信号線２３の各信号値が、
ＲＳ信号線２３ｂでは“０”になり、ＷＳ信号線２３ｃ
では“１”（図示の例ではハイレベル）、ＳＥＬ信号線
２３ａでは“１”になる。また、３サイクル目において
は、サイクルレジスタ４３の各信号値保持領域６０より
読み出された信号値によって、ＲＳ信号線２３ｂの信号
値が“１”に、ＷＳ信号線２３ｃが“０”に、ＳＥＬ信
号線２３ａが“１”になり、４サイクル目においては、
サイクルレジスタ４４の各信号値保持領域６０より読み
出された信号値によって、ＲＳ信号線２３ｂの信号値が
“１”に、ＷＳ信号線２３ｃが“０”に、ＳＥＬ信号線
２３ａが“１”になる。

【００２７】このように、外部バス制御バッファレジス
タ３２における各サイクルレジスタ４１〜４Ｎの信号値
保持領域６０の内容は、それぞれのサイクル毎にクロッ
クＣＬＫに同期して、そのサイクルの立ち上がりエッジ
において、出力処理部３６より外部端子３１を介して、
制御信号線２３の該当するＲＳ信号線２３ｂ、ＷＳ信号
線２３ｃ、ＳＥＬ信号線２３ａ、…に出力される。ま
た、Ｎサイクル後においては、デフォルトレジスタ５１
の信号値保持領域６１に格納されているディスエイブル
値が、出力処理部３６より外部端子３１を介して、ＲＳ
信号線２３ｂ、ＷＳ信号線２３ｃ、ＳＥＬ信号線２３
ａ、…に出力される。

【００２８】なお、これらサイクルレジスタ４１〜４Ｎ
の各信号値保持領域６０にそれぞれ格納する外部バス制
御信号の信号値を書き替えることにより、外部バス３を
介してマイクロプロセッサ１に接続された外部デバイス
２によって要求されるプロトコルに応じて、制御信号線
２３に出力する外部バス制御信号の信号値をプログラマ
ブルに変更することができる。このようなバス制御回路
については、ハードウェアおよびソフトウェアのいずれ
においても実現可能である。

【００２９】以上のように、この実施の形態１によれ
ば、外部バス３を介して接続される外部デバイス２によ
る外部バス制御のプロトコルの要求に対して、サイクル
レジスタ４１〜４Ｎの各信号値保持領域６０に格納され
た信号値の書き替えにより、それに見合った外部バス制
御信号を生成することが可能となる。

【００３０】実施の形態２．なお、上記実施の形態１に
おいては、外部バス制御信号の信号値を１サイクル毎
に、各サイクルレジスタの信号値保持領域にそれぞれ保
持させるものについて説明したが、外部バス制御信号の
信号値を半サイクル毎に、各サイクルレジスタの信号値
保持領域にそれぞれ保持させるようにしてもよい。図５
はそのようなこの発明の実施の形態２によるバス制御回
路における外部バス制御バッファレジスタの構成の一例
を示すブロック図であり、図６はその外部バス制御信号
の変化を示すタイミングチャートである。

【００３１】図５において、４１ａはバスサイクルにお
ける１サイクル目の外部バス制御信号の、前半の半サイ
クルにおける信号値を保持するサイクルレジスタであ
り、４１ｂは当該外部バス制御信号の後半の半サイクル
における信号値を保持するサイクルレジスタである。４
２ａはバスサイクルの２サイクル目の外部バス制御信号
における前半の半サイクルの信号値を保持するサイクル
レジスタ、４２ｂはその後半の半サイクルの信号値を保
持するサイクルレジスタ、…、４Ｎａはバスサイクルの
Ｎサイクル目の外部バス制御信号における前半の半サイ
クルの信号値を保持するサイクルレジスタ、４Ｎｂはそ
の後半の半サイクルの信号値を保持するサイクルレジス
タである。

【００３２】６０ａは各サイクルレジスタ４１ａ、４２
ａ、…、４Ｎａのそれぞれが有する信号値保持領域であ
り、各外部バス制御信号毎にその信号値の前半半サイク
ルの値を保持している。また、６０ｂは各サイクルレジ
スタ４１ｂ、４１ｂ、…、４Ｎｂのそれぞれが有する信
号値保持領域であり、各外部バス制御信号毎にその信号
値の後半半サイクルの値を保持している。このようなサ
イクルレジスタ４１ａ、４１ｂ、４２ａ、…、４Ｎｂ
は、外部バス３における１〜Ｎのすべてのサイクルに対
して２本ずつ用意されている。

【００３３】なお、５１はデフォルトレジスタ、６１は
このデフォルトレジスタ５１の信号値保持部であり、図
３に同一符号を付して示した、実施の形態１におけるそ
れらと同等の部分である。このように、この実施の形態
２における外部バス制御バッファレジスタ３２は、２Ｎ
＋１本のレジスタによって形成されている。

【００３４】次に動作について説明する。ここで、ＳＥ
Ｌ信号、ＲＳ信号、ＷＳ信号、…に対応して、例えばサ
イクルレジスタ４１ａの信号値保持領域６０ａには、１
サイクル目における前半半サイクルの外部バス制御信号
の信号値が“０，０，０，…”と、サイクルレジスタ４
１ｂの信号値保持領域６０ｂには、１サイクル目におけ
る後半半サイクルの外部バス制御信号の信号値が“１，
０，０，…”と格納され、サイクルレジスタ４２ａの信
号値保持領域６０ａには、２サイクル目における前半半
サイクルの外部バス制御信号の信号値が“１，０，０，
…”と、サイクルレジスタ４２ｂの信号値保持領域６０
ｂには、２サイクル目における後半半サイクルの外部バ
ス制御信号の信号値が“１，０，１，…”と、以下同様
に、サイクルレジスタ４Ｎｂの各信号値保持領域６０ｂ
まで、接続される外部デバイス２のプロトコルに応じ
て、各外部バス制御信号の信号値が半サイクル毎に格納
されているものとする。また、デフォルトレジスタ５１
の各信号値保持領域６１には、外部バス制御信号毎に通
常状態における信号値であるディスエイブル値が保持さ
れているものとする。

【００３５】図６に示すように、１Ａサイクルではクロ
ックＣＬＫの立ち上がりエッジにおいて、サイクルレジ
スタ４１ａの信号値保持領域６０ａよりＳＥＬ信号、Ｒ
Ｓ信号、ＷＳ信号、…の前半半サイクルの信号値が読み
出され、出力処理部３６より外部端子３１を介して、制
御信号線２３の対応するＳＥＬ信号線２３ａ、ＲＳ信号
線２３ｂ、ＷＳ信号線２３ｃ、…に出力される。これに
より、ＳＥＬ信号線２３ａ、ＲＳ信号線２３ｂ、および
ＷＳ信号線２３ｃの信号値はそれぞれ“０”になる。ま
た、１ＢサイクルではクロックＣＬＫの立ち下がりエッ
ジにおいて、サイクルレジスタ４１ｂの信号値保持領域
６０ｂよりＳＥＬ信号、ＲＳ信号、ＷＳ信号、…の後半
半サイクルの信号値が読み出され、出力処理部３６より
外部端子３１を介して制御信号線２３の対応するＳＥＬ
信号線２３ａ、ＲＳ信号線２３ｂ、ＷＳ信号線２３ｃ、
…に出力される。これにより、ＳＥＬ信号線２３ａ、Ｒ
Ｓ信号線２３ｂ、およびＷＳ信号線２３ｃの信号値は
“１，０，０”になる。

【００３６】以下同様に、２Ａサイクル目ではクロック
ＣＬＫの立ち上がりエッジでサイクルレジスタ４２ａの
各信号値保持領域６０ａより読み出された前半半サイク
ルの信号値により、ＳＥＬ信号線２３ａ、ＲＳ信号線２
３ｂ、ＷＳ信号線２３ｃの信号値が“１，０，０”にな
り、２Ｂサイクル目ではクロックＣＬＫの立ち下がりエ
ッジでサイクルレジスタ４２ｂの各信号値保持領域６０
ｂより読み出された後半半サイクルの信号値により、Ｓ
ＥＬ信号線２３ａ、ＲＳ信号線２３ｂ、ＷＳ信号線２３
ｃの信号値が“１，０，１”になる。

【００３７】このように、１Ａ〜ＮＢの各サイクル毎
に、クロックＣＬＫの立ち上がりエッジにおいてサイク
ルレジスタ４１ａ、４２ａ、…、４Ｎａの信号値保持領
域６０ａより、クロックＣＬＫの立ち下がりエッジにお
いてサイクルレジスタ４１ｂ、４２ｂ、…、４Ｎｂの信
号値保持領域６０ｂより、その内容が読み出されて、出
力処理部３６より外部端子３１を介して、制御信号線２
３の該当するＳＥＬ信号線２３ａ、ＲＳ信号線２３ｂ、
ＷＳ信号線２３ｃ、…に出力される。従って、各サイク
ルのクロックＣＬＫの立ち上がりエッジで外部バス制御
信号の前半半サイクルの信号値が、立ち下がりエッジで
外部バス制御信号の後半半サイクルの信号値が制御信号
線２３に出力される。なお、ＮＢサイクル後には、デフ
ォルトレジスタ５１の信号値保持領域６１に格納されて
いる信号値が、出力処理部３６より外部端子３１を介し
て、ＳＥＬ信号線２３ａ、ＲＳ信号線２３ｂ、ＷＳ信号
線２３ｃ、…に出力される。

【００３８】以上のように、この実施の形態２によれ
ば、実施の形態１におけるサイクルレジステップＳＴ４
１〜４Ｎと同一に構成されたサイクルレジスタ４１ａ〜
４Ｎｂを用いて、クロックＣＬＫの立ち上がりおよび立
ち下がりの両エッジにて外部バス制御信号を出力するこ
とができ、ネガティブエッジを使用する外部バス制御プ
ロトコルにも対応することが可能になるという効果が得
られる。

【００３９】実施の形態３．また、上記実施の形態２に
おいては、各サイクル毎に２本ずつのサイクルレジスタ
を割り当てた場合について説明したが、各サイクル毎に
サイクルレジスタを１本ずつ割り当て、それらに各外部
バス制御信号の前半と後半の半サイクルの信号値を保持
する信号値保持領域を持たせるようにしてもよい。図７
はそのようなこの発明の実施の形態３によるバス制御回
路における外部バス制御バッファレジスタの構成の一例
を示すブロック図であり、図８はその外部バス制御信号
の変化を示すタイミングチャートである。なお、図７の
各部には、図３もしくは図５の相当部分と同一符号を付
してその説明を省略する。

【００４０】次に動作について説明する。ここで、ＳＥ
Ｌ信号、ＲＳ信号、…に対応して、例えばサイクルレジ
スタ４１の信号値保持領域６０ａには、１サイクル目の
前半半サイクルの外部バス制御信号の信号値が“０，
０，…”と、信号値保持領域６０ｂには１サイクル目の
後半半サイクルの外部バス制御信号の信号値が“１，
０，…”とそれぞれ格納され、サイクルレジスタ４２の
信号値保持領域６０ａには、２サイクル目の前半半サイ
クルの外部バス制御信号の信号値が“１，０，…”と、
信号値保持領域６０ｂには２サイクル目の後半半サイク
ルの外部バス制御信号の信号値が“１，１，…”と、以
下、サイクルレジスタ４Ｎの各信号値保持領域６０ａ、
６０ｂまで、接続される外部デバイス２のプロトコルに
応じて、各外部バス制御信号の信号値が半サイクル毎に
格納されているものとする。また、デフォルトレジスタ
５１の各信号値保持領域６１には、外部バス制御信号毎
に通常状態における信号値であるディスエイブル値が保
持されているものとする。

【００４１】図８に示すように、１Ａサイクルではクロ
ックＣＬＫの立ち上がりエッジにおいて、サイクルレジ
スタ４１の各信号値保持領域６０ａよりＳＥＬ信号、Ｒ
Ｓ信号、…の前半半サイクルの信号値が読み出され、出
力処理部３６より外部端子３１を介して、制御信号線２
３の対応するＳＥＬ信号線２３ａ、ＲＳ信号線２３ｂ、
…に出力される。これにより、ＳＥＬ信号線２３ａ、Ｒ
Ｓ信号線２３ｂの信号値はそれぞれ“０”になる。ま
た、１Ｂサイクルでは、ロックＣＬＫの立ち下がりエッ
ジにおいて、サイクルレジスタ４１の各信号値保持領域
６０ｂよりＳＥＬ信号、ＲＳ信号、…の後半半サイクル
の信号値が読み出され、出力処理部３６より外部端子３
１を介して制御信号線２３の対応するＳＥＬ信号線２３
ａ、ＲＳ信号線２３ｂ、…に出力される。これにより、
ＳＥＬ信号線２３ａ、ＲＳ信号線２３ｂの信号値は
“１，０”になる。

【００４２】以下同様に、２Ａサイクル目では、クロッ
クＣＬＫの立ち上がりエッジにおいてサイクルレジスタ
４２の各信号値保持領域６０ａより読み出された前半半
サイクルの信号値によって、ＳＥＬ信号線２３ａ、ＲＳ
信号線２３ｂの信号値が“１，０”になり、２Ｂサイク
ル目ではクロックＣＬＫの立ち下がりエッジにおいてサ
イクルレジスタ４２の各信号値保持領域６０ｂより読み
出された後半半サイクルの信号値によって、ＳＥＬ信号
線２３ａ、ＲＳ信号線２３ｂの信号値が“１，１”にな
る。

【００４３】このように、サイクルレジスタ４１〜４Ｎ
では、１〜Ｎの各サイクル毎に、クロックＣＬＫの立ち
上がりエッジにおいて信号値保持領域６０ａより、立ち
下がりエッジにおいて信号値保持領域６０ｂより、それ
ぞれその内容が読み出され、出力処理部３６より外部端
子３１を介して、制御信号線２３の該当するＳＥＬ信号
線２３ａ、ＲＳ信号線２３ｂ、…に出力される。従っ
て、各サイクルのクロックＣＬＫの立ち上がりエッジに
おいて外部バス制御信号の前半半サイクルの信号値が、
立ち下がりエッジにおいて外部バス制御信号の後半半サ
イクルの信号値が制御信号線２３に出力される。なお、
Ｎサイクル後には、デフォルトレジスタ５１の信号値保
持領域６１に格納されている信号値が、出力処理部３６
より外部端子３１を介して、ＳＥＬ信号線２３ａ、ＲＳ
信号線２３ｂ、…に出力される。

【００４４】以上のように、この実施の形態３によれ
ば、サイクルレジスタ４１〜４Ｎの本数を増やすことな
く、クロックＣＬＫの立ち上がりおよび立ち下がりの両
エッジにて外部バス制御信号を出力することができ、ネ
ガティブエッジを使用する外部バス制御プロトコルにも
対応することが可能になるという効果が得られる。

【００４５】実施の形態４．次に、この発明の実施の形
態４について説明する。図９はこの発明の実施の形態４
によるバス制御回路における外部バス制御バッファレジ
スタの構成の一例を示すブロック図であり、図１０はそ
の外部バス制御信号の変化を示すタイミングチャートで
ある。なお、この図９における実施の形態１の各部に相
当する部分には、図３と同一符号を付してその説明を省
略する。

【００４６】図９において、５２は外部バス制御バッフ
ァレジスタ３２内に付加されて、サイクルレジスタ４１
〜４Ｎの出力タイミングをコントロールするためのコン
トロール情報を保持するコントロールレジスタである。
また、このコントロールレジスタ５２において、６２は
サイクルレジスタ４１〜４Ｎが各信号値保持領域６０に
保持している外部バス制御信号の信号値の出力をウェイ
トするか否かを決めるＷＡＩＴＥＮＡＢＬＥ／ＤＩＳ
ＡＢＬＥが保持される領域、６３はウェイトする回数
（サイクル数）を指定するＷＡＩＴＴＩＭＥＳが保持
される領域、６４はウェイトを開始するポイントの指定
（何サイクル目かの指定）を行うスタートポイントが保
持される領域、６５はウェイト後のジャンプポイントの
指定（何サイクル目かの指定）を行うエンドポイントが
保持される領域であり、６６はイベントの内容を示すイ
ベント内容が保持される領域である。

【００４７】次に動作について説明する。ここで、サイ
クルレジスタ４１〜４Ｎの各信号値保持領域６０、およ
びデフォルトレジスタ５１の各信号値保持領域６１には
実施の形態１の場合と同様の信号値が格納されているも
のとする。また、コントロールレジスタ５２には、領域
６２にＷＡＩＴＥＮＡＢＬＥ／ＤＩＳＡＢＬＥとし
て、ＷＡＩＴＥＮＡＢＬＥを示すデータ“１”が、領
域６３にＷＡＩＴＴＩＭＥＳとして、３サイクルのウ
ェイトを指示するデータ“３”が、領域６４にスタート
ポイントとして、３サイクル目を指定するデータ“３”
が、領域６５にエンドポイントとして、４サイクル目を
指定するデータ“４”がそれぞれ設定されているものと
する。

【００４８】なお、各サイクルレジスタ４１〜４Ｎによ
る各サイクル毎の、外部バス制御信号の信号値の出力、
およびデフォルトレジスタ５１によるＮサイクル後の外
部バス制御信号の信号値の出力は、実施の形態１の場合
と同様であるため、ここではそれについての説明は割愛
する。

【００４９】上記のように、ＷＡＩＴＥＮＡＢＬＥ／
ＤＩＳＡＢＬＥがＷＡＩＴＥＮＡＢＬＥ、ＷＡＩＴ
ＴＩＭＥＳが３回（３サイクル）、スタートポイントが
３サイクル目、エンドポイントが４サイクル目となって
いるので、図１０に示すように、１サイクル目から３サ
イクル目までは、各サイクル毎にそれぞれの外部バス制
御信号の信号値が、制御信号線２３の該当するＲＳ信号
線２３ｂ、ＷＳ信号線２３ｃ、ＳＥＬ信号線２３ａに出
力される。次に、コントロールレジスタ５２の領域６４
に保持されているスタートポイントによって、３サイク
ル目にウェイトがかけられているので、３サイクル目の
信号値をそのまま維持して制御信号線２３に出力する。

【００５０】その後、コントロールレジスタ５２の領域
６３のＷＡＩＴＴＩＭＥＳに従って、そこから３サイ
クル分ウエイトしてその状態を継続する。３サイクルの
時間が経過してウェイトが解除されると、コントロール
レジスタ５２の領域６５に保持されているエンドポイン
トに従って、４サイクル目から外部バス制御信号の信号
値を、制御信号線２３の該当するＲＳ信号線２３ｂ、Ｗ
Ｓ信号線２３ｃ、ＳＥＬ信号線２３ａに出力する。それ
以降は、各サイクル毎に順次、外部バス制御信号の信号
値を外部に出力する。

【００５１】以上のように、この実施の形態４によれ
ば、外部からのレディー信号（ＲＥＡＤＹ）や、内部か
らのソフトウェイト信号によって、ＲＳ信号線２３ｂ、
ＷＳ信号線２３ｃ、ＳＥＬ信号線２３ａなどの制御信号
線２３への外部バス制御信号の出力をウェイトすること
が可能になり、また、Ｎサイクルではないサイクル数を
もつ外部バス制御プロトコルに対しても、そのプロトコ
ルに見合った外部バス３の制御が可能となり、より少な
い本数のサイクルレジスタ４１，４２，４３，…によっ
ても、そのプロトコルに見合った外部バス制御を行うこ
とができるなどの効果が得られる。

【００５２】実施の形態５．次に、この発明の実施の形
態５について説明する。図１１はこの発明の実施の形態
５によるバス制御回路における外部バス制御バッファレ
ジスタの構成の一例を示すブロック図であり、図１２は
その外部バス制御信号の変化を示すタイミングチャート
である。なお、この図１１における実施の形態１の各部
に相当する部分には、図３と同一符号を付してその説明
を省略する。

【００５３】図１１において、６７はサイクルレジスタ
４１〜４Ｎのそれぞれに、ＳＥＬ信号やＲＳ信号などの
外部バス制御信号の、各サイクル毎の信号値を保持して
いる各信号値保持領域６０に対応して設けられ、それら
各外部バス制御信号の信号値のＳＥＬ信号線２３ａ、Ｒ
Ｓ信号線２３ｂなどへの出力の遅延を規定するディレイ
情報を保持する遅延情報領域である。

【００５４】次に動作について説明する。ここで、サイ
クルレジスタ４１〜４Ｎの各信号値保持領域６０、およ
びデフォルトレジスタ５１の各信号値保持領域６１には
実施の形態１の場合と同様の信号値が格納されているも
のとする。また、２サイクル目のサイクルレジスタ４２
のＳＥＬ信号の信号値を保持した信号値保持領域６０に
対応付けられた遅延情報領域６７と、３サイクル目のサ
イクルレジスタ４３のＲＳ信号の信号値を保持した信号
値保持領域６０に対応付けられた遅延情報領域６７には
ディレイ情報として“１”が格納され、その他の遅延情
報領域６７にはディレイ情報として“０”が格納されて
いるものとする。

【００５５】なお、このディレイ情報は外部バス制御信
号の対応する信号値を所定量だけ遅延させるか否かを決
める情報であり、“１”は遅延ありを意味し、“０”は
遅延なしを意味している。また、遅延情報領域６７のビ
ット数を増やしてやれば、ディレイ情報によって遅延の
あり／なしのみではなく、遅延時間を設定することも可
能となる。

【００５６】ここで、各サイクルレジスタ４１〜４Ｎに
よる各サイクル毎の外部バス制御信号の信号値の出力、
およびデフォルトレジスタ５１によるＮサイクル後の外
部バス制御信号の信号値の出力は、実施の形態１の場合
と同様であるため、ここではそれについての説明は割愛
する。

【００５７】１サイクル目においては、サイクルレジス
タ４１の各遅延情報領域６７に保持されているディレイ
情報が“０”であるため、図１２に示すように、外部バ
ス制御信号のＳＥＬ信号、ＲＳ信号の信号値は遅延され
ず、そのままＳＥＬ信号線２３ａ、ＲＳ信号線２３ｂに
出力される。２サイクル目においては、サイクルレジス
タ４２のＳＥＬ信号に対応した遅延情報領域６７に保持
されているディレイ情報のみが“１”であるため、外部
バス制御信号中のＳＥＬ信号が所定量だけ遅延されてＳ
ＥＬ信号線２３ａに出力され、ＲＳ信号の信号値は遅延
されずにそのままＲＳ信号線２３ｂに出力される。ま
た、３サイクル目においては、サイクルレジスタ４３の
ＲＳ信号に対応した遅延情報領域６７に保持されている
ディレイ情報のみが“１”であるため、外部バス制御信
号中のＲＳ信号が所定量だけ遅延されてＲＳ信号線２３
ｂに出力され、ＳＥＬ信号の信号値は遅延されずにその
ままＳＥＬＳ信号線２３ａに出力される。

【００５８】なお、これらサイクルレジスタ４１〜４Ｎ
の各遅延情報領域６７にそれぞれ格納されたディレイ情
報は書き替え可能となっており、それを書き替えること
によって、ＳＥＬ信号線２３ａ、ＲＳ信号線２３ｂなど
に出力するＳＥＬ信号、ＲＳ信号などの信号値の遅延
を、外部バス制御プロトコルに応じてプログラマブルに
変更することができる。

【００５９】以上のように、この実施の形態５によれ
ば、外部バス制御信号をプログラマブルに生成するばか
りでなく、外部バス制御信号の各制御信号をサイクル毎
に遅延の設定を行うことが可能となり、外部デバイス２
と接続する際に、配線容量などの影響でタイミングにず
れが生じるような場合でも、細かなタイミング設定を行
うことができ、また、複数ビットの遅延情報領域６７を
用いれば、各制御信号の遅延時間をサイクル毎に設定す
ることができるため、より細かなタイミング制御も可能
になるなどの効果が得られる。

【００６０】実施の形態６．次に、この発明の実施の形
態６について説明する。図１３はこの発明の実施の形態
６によるバス制御回路における外部バス制御バッファレ
ジスタの構成の一例を示すブロック図であり、図１４は
その外部バス制御信号の変化を示すタイミングチャート
である。なお、この図１３における実施の形態１の各部
に相当する部分には、図３と同一符号を付してその説明
を省略する。

【００６１】図１３において、６８はＭ本のサイクルレ
ジスタ４１〜４Ｍのそれぞれに持たせた、ＲＰＴ（リピ
ート：ｒｅｐｅａｔ）、ＬＯＯＰ（ループ）、ＩＦなど
の、外部バス制御信号の信号値の出力方法を示す命令を
保持する命令フィールドである。なお、この場合、サイ
クルレジスタ４１〜４Ｍの本数Ｍは外部バス３のバスサ
イクルの数Ｎよりも小さな値となっている。

【００６２】次に動作について説明する。ここで、サイ
クルレジスタ４１〜４４の各信号値保持領域６０には、
実施の形態１のサイクルレジスタ４１〜４４の場合と同
様の信号値が格納されているものとする。また、サイク
ルレジスタ４２の命令フィールド６８には“ＲＰＴ１”
が格納され、サイクルレジスタ４３の命令フィールド６
８には“ＲＯＯＰ２”が格納されているものとし、サイ
クルレジスタ４１およびサイクルレジスタ４４の命令フ
ィールド６８には出力方法を指定する命令は格納してい
ない（ＮＯＮＥ）ものとする。

【００６３】なお、各サイクルレジスタ４１〜４Ｍによ
る外部バス制御信号の信号値の出力は、実施の形態１の
場合と同様であるため、ここではそれについての説明は
割愛する。

【００６４】まず、１サイクル目において、サイクルレ
ジスタ４１の内容が読み出される。このサイクルレジス
タ４１の命令フィールド６８は命令が保持されていない
“ＮＯＮＥ”の状態であるため、図１４に示すように、
当該サイクルレジスタ４１の各信号値保持領域６０に保
持されている外部バス制御信号のＲＳ信号、ＷＳ信号、
およびＳＥＬ信号の信号値が、そのまま制御信号線２３
のＲＳ信号線２３ｂ、ＷＳ信号線２３ｃ、ＳＥＬ信号線
２３ａに出力される。

【００６５】次に、２サイクル目において、サイクルレ
ジスタ４２の内容が読み出され、その各信号値保持領域
６０に保持されているＲＳ信号、ＷＳ信号、およびＳＥ
Ｌ信号の信号値が、制御信号線２３のＲＳ信号線２３
ｂ、ＷＳ信号線２３ｃ、ＳＥＬ信号線２３ａにそれぞれ
出力される。ここで、このサイクルレジスタ４２の命令
フィールド６８にはリピート命令“ＲＰＴ１”が保持さ
れているため、３サイクル目においては、サイクルレジ
スタ４２の各信号値保持領域６０に保持されているＲＳ
信号、ＷＳ信号、およびＳＥＬ信号の信号値が、そのリ
ピート命令“ＲＰＴ１”にて指定された回数（図１４に
示す場合には１回）繰り返して、ＲＳ信号線２３ｂ、Ｗ
Ｓ信号線２３ｃ、ＳＥＬ信号線２３ａに出力される。

【００６６】次に、４サイクル目において、サイクルレ
ジスタ４３の内容が読み出され、その各信号値保持領域
６０に保持されているＲＳ信号、ＷＳ信号、およびＳＥ
Ｌ信号の信号値が、制御信号線２３のＲＳ信号線２３
ｂ、ＷＳ信号線２３ｃ、ＳＥＬ信号線２３ａにそれぞれ
出力される。ここで、このサイクルレジスタ４３の命令
フィールド６８にはループ命令“ＬＯＯＰ２”が保持さ
れているため、以降、このループ命令“ＬＯＯＰ２”に
よって指定されたループエンド（ｌｏｏｐｅｎｄ）ま
でのサイクルを、ループ命令“ＬＯＯＰ２”によって指
定された回数だけループして、ＲＳ信号、ＷＳ信号、お
よびＳＥＬ信号の信号値を、ＲＳ信号線２３ｂ、ＷＳ信
号線２３ｃ、ＳＥＬ信号線２３ａに出力する。なお、図
１４においては、このループによる５サイクル目以降に
おけるＲＳ信号、ＷＳ信号、ＳＥＬ信号、およびクロッ
クＣＬＫについてはその図示を省略している。

【００６７】以上のように、この実施の形態６によれ
ば、バスサイクル数Ｎよりも少ないＭ本のサイクルレジ
スタ４１〜４Ｍによって、それぞれの外部バス制御プロ
トコルに適合した外部バス制御信号を生成することが可
能となり、回路の小型化、低消費電力化などに有効であ
るという効果が得られる。

【００６８】実施の形態７．次に、この発明の実施の形
態７について説明する。図１５はこの発明の実施の形態
７によるバス制御回路における外部バス制御バッファレ
ジスタの構成の一例を示すブロック図であり、図１６は
その外部バス制御信号の変化を示すタイミングチャート
である。なお、この図１５における実施の形態１の各部
に相当する部分には、図３と同一符号を付してその説明
を省略する。

【００６９】図１５において、６９は未定義の汎用信号
Ｘ１，Ｘ２などの信号値を各サイクル毎に保持するた
め、サイクルレジスタ４１〜４Ｎのそれぞれに設けられ
た未定義信号領域であり、７０は上記未定義の汎用信号
Ｘ１，Ｘ２などの通常状態における信号値を保持するた
め、デフォルトレジスタ５１に設けられた未定義信号領
域である。

【００７０】次に動作について説明する。ここで、サイ
クルレジスタ４１〜４Ｎの各信号値保持領域６０、およ
びデフォルトレジスタ５１の各信号値保持領域６１に
は、実施の形態１のサイクルレジスタ４１〜４Ｎおよび
デフォルトレジスタ５１の場合と同様の信号値が格納さ
れているものとする。また、サイクルレジスタ４１〜４
Ｎの各未定義信号領域６９、およびデフォルトレジスタ
５１の各未定義信号領域７０には、すべて“０”が格納
されているものとする。

【００７１】なお、各サイクルレジスタ４１〜４Ｎによ
る各サイクル毎の外部バス制御信号の信号値の出力は、
実施の形態１の場合と同様であるため、ここではそれに
ついての詳細な説明は割愛する。

【００７２】図１６に示すように、１サイクル目におい
ては、サイクルレジスタ４１の各信号値保持領域６０に
保持されているＲＳ信号、ＷＳ信号、ＳＥＬ信号の各信
号値が読み出され、制御信号線２３の対応するＲＳ信号
線２３ｂ、ＷＳ信号線２３ｃ、ＳＥＬ信号線２３ａに出
力される。そのとき同時に、サイクルレジスタ４１の各
未定義信号領域６９に保持されている未定義の汎用信号
Ｘ１およびＸ２の信号値も読み出され、対応するＸ１信
号線、およびＸ２信号線（ともに図示省略）に出力され
る。これにより、ＲＳ信号線２３ｂ、ＷＳ信号線２３
ｃ、ＳＥＬ信号線２３ａ、およびＸ１信号線、Ｘ２信号
線の信号値はすべて“０”となる。

【００７３】以下同様に、２サイクル目においては、サ
イクルレジスタ４２の各信号値保持領域６０と未定義信
号領域６９より読み出された信号値によって、ＲＳ信号
線２３ｂ、ＷＳ信号線２３ｃ、ＳＥＬ信号線２３ａ、お
よびＸ１信号線、Ｘ２信号線の信号値が“０，０，１，
０，０”になり、３サイクル目においては、サイクルレ
ジスタ４３の各信号値保持領域６０と未定義信号領域６
９より読み出された信号値によって、ＲＳ信号線２３
ｂ、ＷＳ信号線２３ｃ、ＳＥＬ信号線２３ａ、およびＸ
１信号線、Ｘ２信号線の信号値が“１，０，１，０，
０”になる。Ｎサイクル後には、デフォルトレジスタ５
１の信号値保持領域６１および未定義信号領域７０に格
納されている信号値が、出力処理部３６より外部端子３
１を介して、ＳＥＬ信号線２３ａ、ＲＳ信号線２３ｂ、
ＷＳ信号線２３ｃ、およびＸ１信号線、Ｘ２信号線に出
力される。

【００７４】なお、未定義の汎用信号Ｘ１，Ｘ２はＸ１
信号線およびＸ２信号線より出力するものとしている
が、これらは使用しない場合には、図２の３６の出力処
理部において出力をディスエイブルすることも可能であ
る。

【００７５】以上のように、この実施の形態７によれ
ば、外部バス制御信号をプログラマブルに生成すること
が可能になるばかりか、新開発後、新たな外部バス制御
信号が必要になった場合でも、その追加された新たな外
部バス制御信号を、未定義の汎用信号に割り付けること
によって、新たに設計し直すことなくそれに対応可能に
なるという効果が得られる。

【００７６】実施の形態８．次に、この発明の実施の形
態８について説明する。図１７はこの発明の実施の形態
８によるバス制御回路が用いられた半導体装置の構成を
示すブロック図である。図において、１は上記半導体装
置としてのマイクロプロセッサであり、１１はそのＣＰ
Ｕ部、１２はその記憶装置部である。１４ａ、１４ｂ、
１４ｃ、１４ｄ、…はマイクロプロセッサ１内に、チャ
ネル毎に用意された複数の外部バス制御部であり、上記
実施の形態１〜実施の形態７に示すバス制御回路のいず
れかを有している。

【００７７】このように、各チャネル毎に用意された外
部バス制御部１４ａ〜１４ｄのそれぞれに、上記実施の
形態１〜実施の形態７のいずれかに示すバス制御回路の
機能を割り当てることによって、各アドレス領域毎に外
部バス制御のプロトコル変更を可能としている。

【００７８】

【発明の効果】この発明によれば、各サイクル対応に用
意されたサイクルレジスタの信号値保持領域に格納して
おいた外部バス制御信号毎の信号値を、対応するサイク
ル毎に出力し、通常状態になると、デフォルトレジスタ
の信号値保持領域に格納しておいた通常状態での外部バ
ス制御信号の信号値を外部に出力するように構成したの
で、それぞれのサイクルレジスタの各信号値保持領域に
格納された信号値を書き替えることにより、外部バス制
御のプロトコルの要求に見合った外部バス制御信号をプ
ログラマブルに生成することが可能なバス制御回路が得
られるという効果がある。

【００７９】この発明によれば、外部バス制御信号の信
号値を、サイクルレジスタの信号値保持領域に１サイク
ル毎に保持させ、その信号値を１サイクル毎に外部に出
力するように構成したので、小さなサイズのサイクルレ
ジスタによって、外部バス制御のプロトコルの要求に見
合った外部バス制御信号をプログラマブルに生成するこ
とができるという効果がある。

【００８０】この発明によれば、外部バス制御信号の信
号値を、サイクルレジスタの信号値保持領域に半サイク
ル毎に保持させ、その信号値を半サイクル毎に外部に出
力するように構成したので、外部バス制御信号の出力を
クロックの立ち上がりおよび立ち下がりの両エッジにお
いて行うことができ、ネガティブエッジを使用する外部
バス制御プロトコルにも対応できるという効果がある。

【００８１】この発明によれば、各サイクル対応に２本
ずつ用意したサイクルレジスタの一方の信号値保持領域
に、該当する外部バス制御信号の前半半サイクルの信号
値を、他方の信号値保持領域に後半半サイクルの信号値
をそれぞれ保持させるように構成したので、それぞれが
小さなサイズのサイクルレジスタによって、クロックの
両エッジにおいて外部バス制御信号を出力することが可
能になるという効果がある。

【００８２】この発明によれば、サイクルレジスタに２
つずつ用意した各外部バス制御信号の信号値保持領域の
一方に、該当する外部バス制御信号の前半半サイクルの
信号値を、他方に後半半サイクルの値をそれぞれ保持さ
せるように構成したので、サイクルレジスタの本数を増
やすことなく、クロックの両エッジにおいて外部バス制
御信号を出力することが可能になるという効果がある。

【００８３】この発明によれば、コントロールレジスタ
の保持するコントロール情報に従って、サイクルレジス
タが保持している外部バス制御信号の信号値を対応する
サイクルで外部に出力するように構成したので、外部バ
ス制御信号のＲＳ信号線、ＷＳ信号線、ＳＥＬ信号線な
どへの出力を、外部からのレディー信号や内部からのソ
フトウェイト信号によってウェイトさせることが可能に
なり、また、サイクルレジスタの本数とは異なるサイク
ル数をもった外部バス制御プロトコルに対しても、その
プロトコルに見合った外部バス制御を行うことができ、
より少ない本数のサイクルレジスタによっても、そのプ
ロトコルに見合った外部バス制御を行うことができるな
どの効果がある。

【００８４】この発明によれば、サイクルレジスタに各
信号値保持領域に対応して設けられた遅延情報領域が保
持するディレイ情報に従って、信号値保持領域が保持し
ている外部バス制御信号の信号値を遅延させて出力する
ように構成したので、外部バス制御信号をプログラマブ
ルに生成するばかりでなく、外部バス制御信号の各制御
信号の遅延をサイクル毎に設定できるため、外部デバイ
スとの接続に際して、配線容量などの影響でタイミング
にずれが生じるような場合でも、細かなタイミング設定
を行うことができるという効果がある。

【００８５】この発明によれば、サイクルレジスタの命
令フィールドに格納された命令の示す出力方法に従っ
て、信号値保持領域に保持している外部バス制御信号の
信号値を外部に出力するように構成したので、それぞれ
の外部バス制御プロトコルに適合した外部バス制御信号
を、バスサイクル数よりも少ない本数のサイクルレジス
タによって生成することが可能となり、回路の小型化、
低消費電力化などがはかれるという効果がある。

【００８６】この発明によれば、サイクルレジスタに未
定義信号領域を持たせ、信号値保持領域に保持されてい
る外部バス制御信号の信号値とともに、その未定義信号
領域に保持されている未定義の汎用信号の信号値を外部
に出力するように構成したので、外部バス制御信号をプ
ログラマブルに生成できるばかりか、新規開発によって
新たな外部バス制御信号が必要になった場合でも、その
追加された新たな外部バス制御信号を未定義の汎用信号
に割り付けることによって、新たに設計し直すことなく
それに対応することができるという効果がある。

【図面の簡単な説明】

【図１】この発明のバス制御回路が用いられているデ
ータ処理システムの構成を示すブロック図である。

【図２】この発明における外部バス制御部の構成の一
例を示すブロック図である。

【図３】この発明の実施の形態１によるバス制御回路
の外部バス制御バッファレジスタの構成の一例を示すブ
ロック図である。

【図４】実施の形態１における外部バス制御信号の変
化を示すタイミングチャートである。

【図５】この発明の実施の形態２によるバス制御回路
の外部バス制御バッファレジスタの構成の一例を示すブ
ロック図である。

【図６】実施の形態２における外部バス制御信号の変
化を示すタイミングチャートである。

【図７】この発明の実施の形態３によるバス制御回路
の外部バス制御バッファレジスタの構成の一例を示すブ
ロック図である。

【図８】実施の形態３における外部バス制御信号の変
化を示すタイミングチャートである。

【図９】この発明の実施の形態４によるバス制御回路
の外部バス制御バッファレジスタの構成の一例を示すブ
ロック図である。

【図１０】実施の形態４における外部バス制御信号の
変化を示すタイミングチャートである。

【図１１】この発明の実施の形態５によるバス制御回
路の外部バス制御バッファレジスタの構成の一例を示す
ブロック図である。

【図１２】実施の形態５における外部バス制御信号の
変化を示すタイミングチャートである。

【図１３】この発明の実施の形態６によるバス制御回
路の外部バス制御バッファレジスタの構成の一例を示す
ブロック図である。

【図１４】実施の形態６における外部バス制御信号の
変化を示すタイミングチャートである。

【図１５】この発明の実施の形態７によるバス制御回
路の外部バス制御バッファレジスタの構成の一例を示す
ブロック図である。

【図１６】実施の形態７における外部バス制御信号の
変化を示すタイミングチャートである。

【図１７】この発明の実施の形態８によるバス制御回
路が用いられた半導体装置の構成を示すブロック図であ
る。

【図１８】従来のバス制御回路が用いられたデータ処
理システムの構成を示すブロック図である。

【符号の説明】

１マイクロプロセッサ（半導体装置）、２外部デバ
イス、３外部バス、１１ＣＰＵ部、１２記憶装置
部、１４外部バス制御部、２１アドレスバス、２２
データバス、２３制御信号線、２３ａＳＥＬ信号
線、２３ｂＲＳ信号線、２３ｃＷＳ信号線、３１
外部端子、３２外部バス制御バッファレジスタ、３３
アドレスレジスタ、３４データレジスタ、３５レ
ジスタ制御部、３６出力処理部、４１，４２，４３，
…，Ｍ，…，Ｎサイクルレジスタ、５１デフォルト
レジスタ、５２コントロールレジスタ、６０，６０
ａ，６０ｂ信号値保持領域、６１信号値保持領域、
６２，６３，６４，６５，６６領域、６７遅延情報
領域、６８命令フィールド、６９未定義信号領域、
７０未定義信号領域。

【手続補正書】

【提出日】平成１２年９月１８日（２０００．９．１
８）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】なお、このような外部バス３の制御に関連
した記載がある文献としては、外部デバイス２と通信す
る際のアイドルクロックに関するものとして、例えば特
開平８−２９２９２８号公報、特開平２−２８０２６３
号公報、特開平２−８５９５１号公報などがあり、ま
た、特定通信プロトコルに関するものとして、例えば特
開平３−５２３５０号公報、特開昭６４−６８１５４号
公報などが、同期通信に関するものとして、例えば特開
昭５７−１３３７４１号公報、特表平７−５０２６１４
号公報などがある。

───────────────────────────────────────────────────── フロントページの続き (72)発明者島津之彦東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 5B014 EB03 FA03 FB03 GC22 GC24 GD05 GD14 GD23 GD35 GE06 HC08 5B077 BA02 DD05 FF11 GG05 GG16

Claims

【特許請求の範囲】

【請求項１】半導体装置が、外部バスによって接続さ
れた外部デバイスとの間でデータを通信する際に、前記
外部バスのタイミング制御を行うバス制御回路におい
て、前記外部バスの外部バス通信期間中の各サイクルに対応
して用意され、それぞれが各外部バス制御信号毎にその
信号値を保持する信号値保持領域を有するサイクルレジ
スタと、前記各外部バス制御信号毎に、通常状態における信号値
を保持する信号値保持領域を有するデフォルトレジスタ
とを備え、前記各サイクルレジスタの信号値保持領域に保持されて
いる外部バス制御信号の信号値を、対応するサイクル毎
に外部に出力し、通常状態になると、前記デフォルトレジスタの信号値保
持領域に保持されている前記通常状態における外部バス
制御信号の信号値を外部に出力することを特徴とするバ
ス制御回路。
【請求項２】サイクルレジスタの有する各信号値保持
領域が、前記外部バス制御信号の１サイクル毎の信号値
を保持するものであり、前記サイクルレジスタの各信号値保持領域に保持されて
いる前記外部バス制御信号の信号値を、外部バス通信期
間の１サイクル毎に外部に出力することを特徴とする請
求項１記載のバス制御回路。
【請求項３】サイクルレジスタの有する信号値保持領
域が、前記外部バス制御信号の半サイクル毎の信号値を
保持するものであり、前記サイクルレジスタの各信号値保持領域に保持されて
いる前記外部バス制御信号の信号値を、外部バス通信期
間の半サイクル毎に外部に出力することを特徴とする請
求項１記載のバス制御回路。
【請求項４】サイクルレジスタを、外部バス通信期間
中の各サイクルに対応して２本ずつ用意し、２本ずつ用意されたサイクルレジスタのうちの一方の各
信号値保持領域に、外部バス制御信号の信号値の前半の
半サイクルの値を、他方の各信号値保持領域に前記外部
バス制御信号の信号値の後半の半サイクルの値をそれぞ
れ保持させたことを特徴とする請求項３記載のバス制御
回路。
【請求項５】サイクルレジスタに、外部バス制御信号
の各サイクル毎の信号値を保持する信号値保持領域を２
つずつ用意し、２つずつ用意された前記信号値保持領域のうちの一方
に、前記外部バス制御信号の信号値の前半の半サイクル
の値を、他方に前記外部バス制御信号の信号値の後半の
半サイクルの値をそれぞれ保持させたことを特徴とする
請求項３記載のバス制御回路。
【請求項６】サイクルレジスタの出力タイミングをコ
ントロールする情報を保持するためのコントロールレジ
スタを設け、前記コントロールレジスタに格納されている情報に従っ
て、前記サイクルレジスタが各信号値保持領域に保持し
ている外部バス制御信号の信号値を、対応するサイクル
で外部に出力することを特徴とする請求項１記載のバス
制御回路。
【請求項７】サイクルレジスタのそれぞれに、外部バ
ス制御信号の各サイクル毎の信号値を保持している各信
号値保持領域に対応して、当該信号値の遅延を規定する
ディレイ情報を保持する遅延情報領域を持たせ、前記遅延情報領域に格納されたディレイ情報に従って、
前記信号値保持領域が保持している外部バス制御信号の
信号値の遅延を制御して、外部に出力することを特徴と
する請求項１記載のバス制御回路。
【請求項８】サイクルレジスタのそれぞれに、外部バ
ス制御信号の信号値の出力方法を示す命令を保持する命
令フィールドを持たせ、前記命令フィールドに格納された命令の示す出力方法に
従って、前記サイクルレジスタが各信号値保持領域に保
持している外部バス制御信号の信号値を外部に出力する
ことを特徴とする請求項１記載のバス制御回路。
【請求項９】各サイクルレジスタとデフォルトレジス
タのそれぞれに、未定義の汎用信号の信号値を保持する
未定義信号領域を持たせ、前記サイクルレジスタおよびデフォルトレジスタにて、
その信号値保持領域に保持されている外部バス制御信号
の信号値を外部に出力する際には、それぞれの前記未定
義信号領域に格納されている汎用信号の信号値も含めて
出力することを特徴とする請求項１記載のバス制御回
路。