JPH05314785A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH05314785A JPH05314785A JP4119404A JP11940492A JPH05314785A JP H05314785 A JPH05314785 A JP H05314785A JP 4119404 A JP4119404 A JP 4119404A JP 11940492 A JP11940492 A JP 11940492A JP H05314785 A JPH05314785 A JP H05314785A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- functional block
- clock signal
- shift register
- Prior art date
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Abstract
(57)【要約】
【目的】 自動配置配線ツールにより設計されるシフト
レジスタのクロック・スキュー問題を排除する。 【構成】 本発明のシフトレジスタは、４ビット・シフ
トレジスタとして構成された例であり、機能ブロック
１、２，３および４が縦続接続されて構成され、これら
の各機能ブロックは、それぞれフリップフロップ２、
４、６および８により形成されている。外部から供給さ
れるクロック信号１０２は、先ず最初にシフトレジスタ
を構成する最終段の機能ブロック７を形成するフリップ
フロップ８のＣ端子に供給されており、次いで機能ブロ
ック７より出力されたクロック信号が、前段の機能ブロ
ック５を形成するフリップフロップ６のＣ端子に供給さ
れる。そして、以下同様に、各機能ブロックより出力さ
れるクロック信号が順次前段の機能ブロックに供給され
る。このようにして供給されるクロック信号に対応し
て、データ信号１０１の入力に対して、４ビット分シフ
トされたデータ信号１０３が出力される。
レジスタのクロック・スキュー問題を排除する。 【構成】 本発明のシフトレジスタは、４ビット・シフ
トレジスタとして構成された例であり、機能ブロック
１、２，３および４が縦続接続されて構成され、これら
の各機能ブロックは、それぞれフリップフロップ２、
４、６および８により形成されている。外部から供給さ
れるクロック信号１０２は、先ず最初にシフトレジスタ
を構成する最終段の機能ブロック７を形成するフリップ
フロップ８のＣ端子に供給されており、次いで機能ブロ
ック７より出力されたクロック信号が、前段の機能ブロ
ック５を形成するフリップフロップ６のＣ端子に供給さ
れる。そして、以下同様に、各機能ブロックより出力さ
れるクロック信号が順次前段の機能ブロックに供給され
る。このようにして供給されるクロック信号に対応し
て、データ信号１０１の入力に対して、４ビット分シフ
トされたデータ信号１０３が出力される。
Description
【０００１】
【産業上の利用分野】本発明はシフトレジスタに関し、
特に自動配置配線ツールを利用して形成されるシフトレ
ジスタに関する。
特に自動配置配線ツールを利用して形成されるシフトレ
ジスタに関する。
【０００２】
【従来の技術】従来のシフトレジスタの例として、４ビ
ット・シフトレジスタのブロック図を図３に示す。図３
に示されるように、本従来例は４段の機能ブロック２
１、２３、２５および２７が縦続接続されて構成されて
おり、各機能ブロックは、それぞれフリップフロップ２
２、２４、２６および２８により形成されている。各フ
リップフロップのＣ端子にはクロック信号１０２が入力
されており、外部から入力されるデータ信号１０１は、
先ず機能ブロック２１を形成するフリップフロップ２２
のＤ端子に入力され、フリップフロップ２２のＱ端子よ
り出力されるデータは、次段の機能ブロック２３を形成
するフリップフロップ２４のＤ端子に入力される。以下
同様にして、機能ブロック２３より出力されるデータは
機能ブロック２５に入力され、機能ブロック２５より出
力されるデータは機能ブロック２７にが力されて、機能
ブロック２７を形成するフリップフロップ２８のＱ端子
よりは、データ信号１０３が出力されている。以下、こ
の４ビット・シフトレジスタの動作について説明する。
ット・シフトレジスタのブロック図を図３に示す。図３
に示されるように、本従来例は４段の機能ブロック２
１、２３、２５および２７が縦続接続されて構成されて
おり、各機能ブロックは、それぞれフリップフロップ２
２、２４、２６および２８により形成されている。各フ
リップフロップのＣ端子にはクロック信号１０２が入力
されており、外部から入力されるデータ信号１０１は、
先ず機能ブロック２１を形成するフリップフロップ２２
のＤ端子に入力され、フリップフロップ２２のＱ端子よ
り出力されるデータは、次段の機能ブロック２３を形成
するフリップフロップ２４のＤ端子に入力される。以下
同様にして、機能ブロック２３より出力されるデータは
機能ブロック２５に入力され、機能ブロック２５より出
力されるデータは機能ブロック２７にが力されて、機能
ブロック２７を形成するフリップフロップ２８のＱ端子
よりは、データ信号１０３が出力されている。以下、こ
の４ビット・シフトレジスタの動作について説明する。
【０００３】機能ブロック２１を形成するフリップフロ
ップ２２においては、Ｄ端子に入力されるデータ信号１
０１は、Ｃ端子に入力されるクロック信号１０２の１番
目のクロックを介してフリップフロップ２２に記憶され
る。そして、次の２番目のクロック信号１０２の入力に
より、データ信号１０１の次のデータがフリップフロッ
プ２２に記憶されて、当初の１番目のクロック信号１０
２を介して記憶されたデータ信号１０１は、機能ブロッ
ク２３を形成するフリップフロップ２４のＤ端子に転送
されてフリップフロップ２４に記憶され、データが１ビ
ット分シフトされる。
ップ２２においては、Ｄ端子に入力されるデータ信号１
０１は、Ｃ端子に入力されるクロック信号１０２の１番
目のクロックを介してフリップフロップ２２に記憶され
る。そして、次の２番目のクロック信号１０２の入力に
より、データ信号１０１の次のデータがフリップフロッ
プ２２に記憶されて、当初の１番目のクロック信号１０
２を介して記憶されたデータ信号１０１は、機能ブロッ
ク２３を形成するフリップフロップ２４のＤ端子に転送
されてフリップフロップ２４に記憶され、データが１ビ
ット分シフトされる。
【０００４】同様に、３番目のクロック信号１０２が入
力されると、次のデータ信号１０１がフリップフロップ
２２に記憶され、フリップフロップ２２に記憶されてい
たデータはフリップフロップ２４にシフトされて記憶さ
れ、フリップフロップ２４に記憶されていたデータはフ
リップフロップ２６にシフトされて記憶されて、データ
は更に１ビット分シフトされる。次に、４番目のクロッ
ク信号１０２が入力されると、前述と同様の動作を介し
て、データは更に１ビット分シフトされ、機能ブロック
２７を形成するフリップフロップ２８よりは、前段のフ
リップフロップ２６に記憶されていたデータが、データ
信号１０３として出力される。従って、データ信号１０
３は、入力されるデータ信号１０１に対して、４ビット
分シフトされたデータ信号として出力される。以降、ク
ロック信号１０２が入力される度ごとに、１ビット宛の
シフト動作が行われる。
力されると、次のデータ信号１０１がフリップフロップ
２２に記憶され、フリップフロップ２２に記憶されてい
たデータはフリップフロップ２４にシフトされて記憶さ
れ、フリップフロップ２４に記憶されていたデータはフ
リップフロップ２６にシフトされて記憶されて、データ
は更に１ビット分シフトされる。次に、４番目のクロッ
ク信号１０２が入力されると、前述と同様の動作を介し
て、データは更に１ビット分シフトされ、機能ブロック
２７を形成するフリップフロップ２８よりは、前段のフ
リップフロップ２６に記憶されていたデータが、データ
信号１０３として出力される。従って、データ信号１０
３は、入力されるデータ信号１０１に対して、４ビット
分シフトされたデータ信号として出力される。以降、ク
ロック信号１０２が入力される度ごとに、１ビット宛の
シフト動作が行われる。
【０００５】
【発明が解決しようとする課題】上述した従来のシフト
レジスタにおいては、それぞれ機能ブロック２１、２
３、２５および２２７を形成するフリップフロップ２
２、２４、２６および２８の相互接続配線は、回路構成
を記述したデータに基づいて自動配置配線ツールにより
行われているが、この場合に、例えば、フリップフロッ
プ２４に入力されるクロック信号１０２の配線長が長く
なると、フリップフロップ２２に当該クロック信号１０
２が入力されるタイミングよりも配線による遅延量が生
じ、フリップフロップ２４においては、入力されるデー
タのホールド・タイムを確保することができなくなり、
シフトレジスタとしてのシフト動作が不可能な状態とな
る。即ち、当該シフトレジスタが正常動作を行うための
条件としては、各フリップフロップにおけるホールド・
タイムをＴH 、前段のフリップフロップにおけるクロッ
ク入力よりデータ出力までの遅延時間をＴpd、前段との
クロック配線遅延差（前段に比較して遅い方向をプラス
とする）をＴD とすると、次式が成立する必要がある。
レジスタにおいては、それぞれ機能ブロック２１、２
３、２５および２２７を形成するフリップフロップ２
２、２４、２６および２８の相互接続配線は、回路構成
を記述したデータに基づいて自動配置配線ツールにより
行われているが、この場合に、例えば、フリップフロッ
プ２４に入力されるクロック信号１０２の配線長が長く
なると、フリップフロップ２２に当該クロック信号１０
２が入力されるタイミングよりも配線による遅延量が生
じ、フリップフロップ２４においては、入力されるデー
タのホールド・タイムを確保することができなくなり、
シフトレジスタとしてのシフト動作が不可能な状態とな
る。即ち、当該シフトレジスタが正常動作を行うための
条件としては、各フリップフロップにおけるホールド・
タイムをＴH 、前段のフリップフロップにおけるクロッ
ク入力よりデータ出力までの遅延時間をＴpd、前段との
クロック配線遅延差（前段に比較して遅い方向をプラス
とする）をＴD とすると、次式が成立する必要がある。
【０００６】 ＴH ＞Ｔpd＋ＴD ……………………………………………(1) 特に、近年においては、微細化技術の進歩によりゲート
遅延を抑制して高速化が促進される一方において、大規
模集積化の要求によりチップサイズが増大する傾向にあ
り、これにより、ブロック間配線長は長くなる状態にな
りつつある。例えば、上記(1) 式において、ＴH ＝１．
０ｎｓ、Ｔpd＝０．７ｎｓとすると、許容することので
きる配線遅延差ＴD の値は０．３ｎｓ程度であり、単位
長あたりの配線抵抗を５０Ω、単位長あたりの配線容量
を０．１ｐＦ／ｍｍとして、配線長をＬｍｍとすると、
配線遅延量は、 〔（５０／ｍｍ）・Ｌ〕・〔（０．１ｐＦ／ｍｍ）・Ｌ〕 ＝５Ｌ2 （ｐｓ）……(2) となり、配線遅延量が０．３ｎｓに相当する配線長Ｌは
７．７ｍｍとなって、これ以上の配線長差が生じると、
上記(1) 式の条件が満たされなくなり、各フリップフロ
ップにおいてデータのホールド・タイムを確保すること
ができない状態となる。
遅延を抑制して高速化が促進される一方において、大規
模集積化の要求によりチップサイズが増大する傾向にあ
り、これにより、ブロック間配線長は長くなる状態にな
りつつある。例えば、上記(1) 式において、ＴH ＝１．
０ｎｓ、Ｔpd＝０．７ｎｓとすると、許容することので
きる配線遅延差ＴD の値は０．３ｎｓ程度であり、単位
長あたりの配線抵抗を５０Ω、単位長あたりの配線容量
を０．１ｐＦ／ｍｍとして、配線長をＬｍｍとすると、
配線遅延量は、 〔（５０／ｍｍ）・Ｌ〕・〔（０．１ｐＦ／ｍｍ）・Ｌ〕 ＝５Ｌ2 （ｐｓ）……(2) となり、配線遅延量が０．３ｎｓに相当する配線長Ｌは
７．７ｍｍとなって、これ以上の配線長差が生じると、
上記(1) 式の条件が満たされなくなり、各フリップフロ
ップにおいてデータのホールド・タイムを確保すること
ができない状態となる。
【０００７】しかしながら、上記(1) 式における前段と
のクロック配線遅延差ＴD の分は、当該シフトレジスタ
の自動配置配線による配置配線結果に依存しているため
に、実際に配置配線を行ってみないと、正しい動作が得
られるか否かは事前においては判明せず、結果的に、上
記(1) 式の条件に適合し得ない状態となり、設計上、再
配置配線を実施する必要が生じて、自動配置配線工程を
再度やり直す事態となり、設計に要する期間ならびに費
用が増大するという欠点がある。
のクロック配線遅延差ＴD の分は、当該シフトレジスタ
の自動配置配線による配置配線結果に依存しているため
に、実際に配置配線を行ってみないと、正しい動作が得
られるか否かは事前においては判明せず、結果的に、上
記(1) 式の条件に適合し得ない状態となり、設計上、再
配置配線を実施する必要が生じて、自動配置配線工程を
再度やり直す事態となり、設計に要する期間ならびに費
用が増大するという欠点がある。
【０００８】
【課題を解決するための手段】本発明のシフトレジスタ
は、少なくとも１個以上のフリップフロップを備えて形
成される機能ブロックを、複数個縦続接続して構成され
るシフトレジスタにおいて、前記各機能ブロックが、当
該機能ブロックを形成するフリップフロップに対して外
部より供給されるクロック信号を入力し、且つ当該クロ
ック信号を外部に出力するように構成されており、前記
各機能ブロックに対するクロック信号の供給が、縦続接
続されている機能ブロックの最終段の機能ブロックよ
り、順次各機能ブロックを経由して、逐次前段の機能ブ
ロックに対し供給されるように配置配線されることを特
徴としている。
は、少なくとも１個以上のフリップフロップを備えて形
成される機能ブロックを、複数個縦続接続して構成され
るシフトレジスタにおいて、前記各機能ブロックが、当
該機能ブロックを形成するフリップフロップに対して外
部より供給されるクロック信号を入力し、且つ当該クロ
ック信号を外部に出力するように構成されており、前記
各機能ブロックに対するクロック信号の供給が、縦続接
続されている機能ブロックの最終段の機能ブロックよ
り、順次各機能ブロックを経由して、逐次前段の機能ブ
ロックに対し供給されるように配置配線されることを特
徴としている。
【０００９】なお、前記機能ブロックは、少なくとも１
個以上のフリップフロップと、外部より供給されるクロ
ック信号を外部に出力するためのバッファとを併せ備え
て形成してもよい。
個以上のフリップフロップと、外部より供給されるクロ
ック信号を外部に出力するためのバッファとを併せ備え
て形成してもよい。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明の第１の実施例を示すブロ
ック図である。本実施例は、前述の従来例の場合と同様
に、４ビット・シフトレジスタとして構成される例であ
り、図１に示されるように、機能ブロック１、２，３お
よび４が縦続接続されて構成され、これらの各機能ブロ
ックは、それぞれフリップフロップ２、４、６および８
により形成されている。データ信号１０１およびクロッ
ク信号１０２の入力に対応して、データ信号１０３が出
力される。以下、図１の参照して、当該４ビット・シフ
トレジスタの実施例の動作について説明する。
ック図である。本実施例は、前述の従来例の場合と同様
に、４ビット・シフトレジスタとして構成される例であ
り、図１に示されるように、機能ブロック１、２，３お
よび４が縦続接続されて構成され、これらの各機能ブロ
ックは、それぞれフリップフロップ２、４、６および８
により形成されている。データ信号１０１およびクロッ
ク信号１０２の入力に対応して、データ信号１０３が出
力される。以下、図１の参照して、当該４ビット・シフ
トレジスタの実施例の動作について説明する。
【００１２】図１より明らかなように、データ信号１０
１が機能ブロック１を形成するフリップフロップ２に入
力される接続状態は、前述の従来例の場合と同様である
が、クロック信号１０２の４ビット・シフトレジスタに
対する接続の仕方が従来例の場合とは異なっており、先
ず最初に、最終段の機能ブロック７を形成するフリップ
フロップ８のＣ端子にクロック信号１０２が入力され
る。以降においては、各フリップフロップのＣ端子間を
接続する配線を通じて、クロック信号１０２が、機能ブ
ロック５を形成するフリップフロップ６、機能ブラック
３を形成するフリップフロップ４および機能ブロック１
を形成するフリップフロップ２の各Ｃ端子に対して順次
供給される。これにより、クロック信号１０２の各フリ
ップフロップのＣ端子に対する入力タイミングは、各機
能ブロック間の配線長に差異が生じても、前記(1) 式に
おける前段とのクロック配線遅延差ＴD が必らずマイナ
スの状態に維持されるために、(1) 式の条件が常時保証
されて、この結果、シフトレジスタの動作に誤動作が生
じるということがなくなる。
１が機能ブロック１を形成するフリップフロップ２に入
力される接続状態は、前述の従来例の場合と同様である
が、クロック信号１０２の４ビット・シフトレジスタに
対する接続の仕方が従来例の場合とは異なっており、先
ず最初に、最終段の機能ブロック７を形成するフリップ
フロップ８のＣ端子にクロック信号１０２が入力され
る。以降においては、各フリップフロップのＣ端子間を
接続する配線を通じて、クロック信号１０２が、機能ブ
ロック５を形成するフリップフロップ６、機能ブラック
３を形成するフリップフロップ４および機能ブロック１
を形成するフリップフロップ２の各Ｃ端子に対して順次
供給される。これにより、クロック信号１０２の各フリ
ップフロップのＣ端子に対する入力タイミングは、各機
能ブロック間の配線長に差異が生じても、前記(1) 式に
おける前段とのクロック配線遅延差ＴD が必らずマイナ
スの状態に維持されるために、(1) 式の条件が常時保証
されて、この結果、シフトレジスタの動作に誤動作が生
じるということがなくなる。
【００１３】次に、本発明の第２の実施例について説明
する、図２は、は本発明の第２の実施例を示すブロック
図である。本実施例は、従来例の場合と同様に、４ビッ
ト・シフトレジスタとして構成される他の例であり、図
２に示されるように、機能ブロック９、１２、１５およ
び１８が縦続接続されて構成され、これらの各機能ブロ
ックは、それぞれフリップフロップ１０およびバッファ
１１、フリップフロップ１３およびバッファ１４、フリ
ップフロップ１６およびバッファ１７、そしてフリップ
フロップ１９およびバッファ２０により形成されてい
る。以下、図２を参照して、当該４ビット・シフトレジ
スタの第２の実施例の動作について説明する。
する、図２は、は本発明の第２の実施例を示すブロック
図である。本実施例は、従来例の場合と同様に、４ビッ
ト・シフトレジスタとして構成される他の例であり、図
２に示されるように、機能ブロック９、１２、１５およ
び１８が縦続接続されて構成され、これらの各機能ブロ
ックは、それぞれフリップフロップ１０およびバッファ
１１、フリップフロップ１３およびバッファ１４、フリ
ップフロップ１６およびバッファ１７、そしてフリップ
フロップ１９およびバッファ２０により形成されてい
る。以下、図２を参照して、当該４ビット・シフトレジ
スタの第２の実施例の動作について説明する。
【００１４】図２より明らかなように、本実施例と第１
の実施例との相違点は、例えば、機能ブロック１８につ
いて見ると、当該機能ブロック１８を形成する要素とし
て、本実施例においては、フリップフロップ１９に加え
てバッファ２０が付加されていることである。このこと
は、他の機能ブロック９、１２および１５においても同
様である。これにより、入力されるクロック信号１０２
は、最初に機能ブロック１８を形成するフリップフロッ
プ１９のＣ端子に入力されるとともに、バッファ２０の
入力側にも入力され、このバッファ２０のクロック信号
出力が、機能ブロック１８より外部に出力される。この
機能ブロック１８より出力されるクロック信号は、前段
の機能ブロック１５に入力され、機能ブロック１５を形
成するフリップフロップ１６のＣ端子に入力される。以
下、同様にして、機能ブロック１２および９に対してク
ロック信号が順次供給される。このように、各機能ブロ
ックに対して、それぞれバッファ２０、１７、１４およ
び１１を付加することにより、当該シフトレジスタを構
成する機能ブロックの段数が多い場合、および高速化を
図りたい場合等においては、必要に応じて、この第２の
実施例を有効に用いることにより、その解決策として対
処することが可能となる。
の実施例との相違点は、例えば、機能ブロック１８につ
いて見ると、当該機能ブロック１８を形成する要素とし
て、本実施例においては、フリップフロップ１９に加え
てバッファ２０が付加されていることである。このこと
は、他の機能ブロック９、１２および１５においても同
様である。これにより、入力されるクロック信号１０２
は、最初に機能ブロック１８を形成するフリップフロッ
プ１９のＣ端子に入力されるとともに、バッファ２０の
入力側にも入力され、このバッファ２０のクロック信号
出力が、機能ブロック１８より外部に出力される。この
機能ブロック１８より出力されるクロック信号は、前段
の機能ブロック１５に入力され、機能ブロック１５を形
成するフリップフロップ１６のＣ端子に入力される。以
下、同様にして、機能ブロック１２および９に対してク
ロック信号が順次供給される。このように、各機能ブロ
ックに対して、それぞれバッファ２０、１７、１４およ
び１１を付加することにより、当該シフトレジスタを構
成する機能ブロックの段数が多い場合、および高速化を
図りたい場合等においては、必要に応じて、この第２の
実施例を有効に用いることにより、その解決策として対
処することが可能となる。
【００１５】なお、上記の説明においては、各機能ブロ
ックを形成するフリップフロップが、それぞれ１個のフ
リップフロップによる場合について説明しているが、機
能ブロックが、複数のフリップフロップを含めて形成さ
れる場合においても、本発明が有効に適用されることは
云うまでもない。また、より多段の機能ブロックにより
構成されるシフトレジスタに対しても、本発明は有効に
適用される。
ックを形成するフリップフロップが、それぞれ１個のフ
リップフロップによる場合について説明しているが、機
能ブロックが、複数のフリップフロップを含めて形成さ
れる場合においても、本発明が有効に適用されることは
云うまでもない。また、より多段の機能ブロックにより
構成されるシフトレジスタに対しても、本発明は有効に
適用される。
【００１６】
【発明の効果】以上説明したように、本発明は、複数の
機能ブロックを縦続接続して構成されるシフトレジスタ
に適用されて、外部より入力されるクロック信号を、フ
リップフロップにより形成される前記機能ブロックの終
段より順次供給することにより、当該各機能ブロック間
の配線長に差異がある状態においても、各機能ブロック
を形成するフリップフロップのホールド・タイムが適正
に確保され、自動配置配線ツールによる配置配線結果
が、当該シフトレジスタの誤動作につながるという問題
を完全に排除することができるという効果がある。
機能ブロックを縦続接続して構成されるシフトレジスタ
に適用されて、外部より入力されるクロック信号を、フ
リップフロップにより形成される前記機能ブロックの終
段より順次供給することにより、当該各機能ブロック間
の配線長に差異がある状態においても、各機能ブロック
を形成するフリップフロップのホールド・タイムが適正
に確保され、自動配置配線ツールによる配置配線結果
が、当該シフトレジスタの誤動作につながるという問題
を完全に排除することができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
１、３、５、７、９、１２、１５、１８、２１、２３、
２５、２７ 機能ブロック ２、４、６、８、１０、１３、１６、１９、２２、２
４、２６、２８ フリップフロップ １１、１４、１７、２０ バッファ
２５、２７ 機能ブロック ２、４、６、８、１０、１３、１６、１９、２２、２
４、２６、２８ フリップフロップ １１、１４、１７、２０ バッファ
Claims (2)
- 【請求項１】 少なくとも１個以上のフリップフロップ
を備えて形成される機能ブロックを、複数個縦続接続し
て構成されるシフトレジスタにおいて、 前記各機能ブロックが、当該機能ブロックを形成するフ
リップフロップに対して外部より供給されるクロック信
号を入力し、且つ当該クロック信号を外部に出力するよ
うに構成されており、前記各機能ブロックに対するクロ
ック信号の供給が、縦続接続されている機能ブロックの
最終段の機能ブロックより、順次各機能ブロックを経由
して、逐次前段の機能ブロックに対し供給されるように
配置配線されることを特徴とするシフトレジスタ。 - 【請求項２】 前記機能ブロックが、少なくとも１個以
上のフリップフロップと、外部より供給されるクロック
信号を外部に出力するためのバッファとを併せ備えて形
成される請求項１記載のシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119404A JPH05314785A (ja) | 1992-05-13 | 1992-05-13 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119404A JPH05314785A (ja) | 1992-05-13 | 1992-05-13 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314785A true JPH05314785A (ja) | 1993-11-26 |
Family
ID=14760647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4119404A Withdrawn JPH05314785A (ja) | 1992-05-13 | 1992-05-13 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314785A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6058156A (en) * | 1997-05-29 | 2000-05-02 | Nec Corporation | Shift register device and method of driving the same |
| US7495476B2 (en) | 2004-09-15 | 2009-02-24 | Kabushiki Kaisha Toshiba | Logic circuit, system for reducing a clock skew, and method for reducing a clock skew |
-
1992
- 1992-05-13 JP JP4119404A patent/JPH05314785A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6058156A (en) * | 1997-05-29 | 2000-05-02 | Nec Corporation | Shift register device and method of driving the same |
| US7495476B2 (en) | 2004-09-15 | 2009-02-24 | Kabushiki Kaisha Toshiba | Logic circuit, system for reducing a clock skew, and method for reducing a clock skew |
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