JP2515705B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2515705B2 JP2515705B2 JP61117235A JP11723586A JP2515705B2 JP 2515705 B2 JP2515705 B2 JP 2515705B2 JP 61117235 A JP61117235 A JP 61117235A JP 11723586 A JP11723586 A JP 11723586A JP 2515705 B2 JP2515705 B2 JP 2515705B2
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- signal
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例
えばコトロールド・コラプス・ボンティング技術（以
下、CCB技術と称する）によってボンディングが行われ
る半導体集積回路装置に利用して有効な技術に関するも
のである。
えばコトロールド・コラプス・ボンティング技術（以
下、CCB技術と称する）によってボンディングが行われ
る半導体集積回路装置に利用して有効な技術に関するも
のである。
半導体集積回路装置をCCB技術によってボンディング
することは、例えば、（株）サンエンスフォーラム、昭
和58年11月28日付『超LSIデバイスハンドブック』頁253
〜頁238により知られている。
することは、例えば、（株）サンエンスフォーラム、昭
和58年11月28日付『超LSIデバイスハンドブック』頁253
〜頁238により知られている。
１つの配線基板に複数の半導体集積回路装置を上記CC
B技術によってボンディングさせる場合、その接続が正
常に行われているか否かをチエックすることが極めて困
難となってしまう。すなわち、テストピンを用いるとピ
ン数が増大する。これとともに１つのピン当たり数ｇの
ような針圧が必要となるので、約数百本からなる超LSI
では全体のピン圧力が膨大となってしまう。また、目視
では正確な判定ができない。
B技術によってボンディングさせる場合、その接続が正
常に行われているか否かをチエックすることが極めて困
難となってしまう。すなわち、テストピンを用いるとピ
ン数が増大する。これとともに１つのピン当たり数ｇの
ような針圧が必要となるので、約数百本からなる超LSI
では全体のピン圧力が膨大となってしまう。また、目視
では正確な判定ができない。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
CCB技術によりボンディングされる複数の入力端子及び
出力端子と、上記複数の入力端子に対応されて設けら
れ、複数からなる第１のフリップフロップ回路と、上記
複数の入力端子から供給された入力信号を対応する上記
第１のフリップフロップ回路にそれぞれ伝える第１のゲ
ート回路と、上記第１のフリップフロップ回路を縦列形
態に接続される第２のゲート回路と、上記第１のフリッ
プフロップ回路における最終段出力に対応して設けられ
た第１のテスト用外部端子と、上記複数の出力端子に対
応されて設けられ、複数からなる第２のフリップフロッ
プ回路と、上記複数の出力端子から出力されるべき内部
信号を対応する上記第２のフリップフロップ回路にそれ
ぞれ伝える第３のゲート回路と、上記第２のフリップフ
ロップ回路を縦列形態に接続させる第４のゲート回路
と、上記第２のフリップフロップ回路における最終段出
力に対応して設けられた第２のテスト用外部端子と、上
記出力端子から出力される信号レベルを内部回路で形成
された信号とそれに無関係にハイレベルとロウレベルに
させる第５のゲート回路とを備え、第１のテストモード
信号により上記第１のゲート回路及び第２のゲート回路
を制御して上記入力端子に対応された入力信号を第１の
フリップフロップ回路にパラレルに取り込み、かかる各
入力信号を第１のフリップフロップ回路を通して第１の
テスト用出力端子からシリアルに出力させる動作と、第
２のテストモード信号により上記第３のゲート回路及び
第４のゲート回路を制御して上記出力されるべき内部信
号を第２のフリップフロップ回路にパラレルに取り込
み、かかる各内部信号を第２のフリップフロップ回路を
通して第２のテスト用出力端子からシリアルに出力させ
る動作と、第３のテストモード信号により上記第５のゲ
ート回路を制御して上記出力端子から出力される出力信
号のレベルをハイレベルとロウレベルにする動作とを行
うようにしてなることを特徴とする半導体集積回路装置
である。
要を簡単に説明すれば、下記の通りである。すなわち、
CCB技術によりボンディングされる複数の入力端子及び
出力端子と、上記複数の入力端子に対応されて設けら
れ、複数からなる第１のフリップフロップ回路と、上記
複数の入力端子から供給された入力信号を対応する上記
第１のフリップフロップ回路にそれぞれ伝える第１のゲ
ート回路と、上記第１のフリップフロップ回路を縦列形
態に接続される第２のゲート回路と、上記第１のフリッ
プフロップ回路における最終段出力に対応して設けられ
た第１のテスト用外部端子と、上記複数の出力端子に対
応されて設けられ、複数からなる第２のフリップフロッ
プ回路と、上記複数の出力端子から出力されるべき内部
信号を対応する上記第２のフリップフロップ回路にそれ
ぞれ伝える第３のゲート回路と、上記第２のフリップフ
ロップ回路を縦列形態に接続させる第４のゲート回路
と、上記第２のフリップフロップ回路における最終段出
力に対応して設けられた第２のテスト用外部端子と、上
記出力端子から出力される信号レベルを内部回路で形成
された信号とそれに無関係にハイレベルとロウレベルに
させる第５のゲート回路とを備え、第１のテストモード
信号により上記第１のゲート回路及び第２のゲート回路
を制御して上記入力端子に対応された入力信号を第１の
フリップフロップ回路にパラレルに取り込み、かかる各
入力信号を第１のフリップフロップ回路を通して第１の
テスト用出力端子からシリアルに出力させる動作と、第
２のテストモード信号により上記第３のゲート回路及び
第４のゲート回路を制御して上記出力されるべき内部信
号を第２のフリップフロップ回路にパラレルに取り込
み、かかる各内部信号を第２のフリップフロップ回路を
通して第２のテスト用出力端子からシリアルに出力させ
る動作と、第３のテストモード信号により上記第５のゲ
ート回路を制御して上記出力端子から出力される出力信
号のレベルをハイレベルとロウレベルにする動作とを行
うようにしてなることを特徴とする半導体集積回路装置
である。
上記した手段によれば、外部入力端子に供給した信号
をシフトレジスタに取り込みこと及びシフトレジスタの
信号を外部出力端子へ送出することによって、バンプ電
極と配線基板との電気的接続を調べることができる。
をシフトレジスタに取り込みこと及びシフトレジスタの
信号を外部出力端子へ送出することによって、バンプ電
極と配線基板との電気的接続を調べることができる。
〔実施例１〕 第１図には、この発明が適用された半導体集積回路装
置の入力回路の一実施例の回路図が示されている。同図
の各回路は、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。特に制限されない
が、同図の半導体集積回路は、ECL（エミッタ・カップ
ルド・ロジック）回路により構成される。
置の入力回路の一実施例の回路図が示されている。同図
の各回路は、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。特に制限されない
が、同図の半導体集積回路は、ECL（エミッタ・カップ
ルド・ロジック）回路により構成される。
端子A,B等は、半導体基板上に形成されるバンプ電極
のような電極とされる。この端子A,B等は、面付け技術
のような半導体ペレット取り付け技術によって、配線基
板のような取付基板の電極と結合される。
のような電極とされる。この端子A,B等は、面付け技術
のような半導体ペレット取り付け技術によって、配線基
板のような取付基板の電極と結合される。
入力端子Ａに対応された単位の入力回路INIは、外部
信号を内部回路に伝える入力機能と、後述するようなテ
スト機能を持つようにされる。すなわち、外部端子Ａの
信号は、入力バッフ回路を構成するノア（NOR）ゲート
回路G1の一方の入力端子に供給される。このノアゲート
回路G1の反転出力から反転の内部信号ａが送出され、非
反転出力から非反転信号ａが送出される。
信号を内部回路に伝える入力機能と、後述するようなテ
スト機能を持つようにされる。すなわち、外部端子Ａの
信号は、入力バッフ回路を構成するノア（NOR）ゲート
回路G1の一方の入力端子に供給される。このノアゲート
回路G1の反転出力から反転の内部信号ａが送出され、非
反転出力から非反転信号ａが送出される。
上記入力端子Ａの信号は、アンド（AND）ゲート回路G
3の一方の入力に供給される。このアンドゲート回路G3
の他方に入力には、テストモード端子MODからのテスト
モード信号を受けるノアゲート回路G5の非反転出力信号
が供給される。このゲート回路G5の反転出力信号は、ア
ンドゲート回路G4の一方の入力端子に供給される。この
アンドゲート回路G4の他方の入力端子には、テスト端子
TDの信号を受けるノアゲート回路G11の反転出力信号が
供給される。上記ゲート回路G3とG4の出力端子は、特に
制限されないが、ワイヤードオア構成に接続され、フリ
ップフロップ回路FF1の入力端子に結合される。
3の一方の入力に供給される。このアンドゲート回路G3
の他方に入力には、テストモード端子MODからのテスト
モード信号を受けるノアゲート回路G5の非反転出力信号
が供給される。このゲート回路G5の反転出力信号は、ア
ンドゲート回路G4の一方の入力端子に供給される。この
アンドゲート回路G4の他方の入力端子には、テスト端子
TDの信号を受けるノアゲート回路G11の反転出力信号が
供給される。上記ゲート回路G3とG4の出力端子は、特に
制限されないが、ワイヤードオア構成に接続され、フリ
ップフロップ回路FF1の入力端子に結合される。
このフリップフロップ回路FF1の出力信号は、一方に
おいて上記アンドアゲート回路G3と同じテストモード信
号によって制御されるアンドゲート回路G2を介して上記
入力バッフア回路を構成するノアゲート回路G1の他方の
入力端子に供給される。
おいて上記アンドアゲート回路G3と同じテストモード信
号によって制御されるアンドゲート回路G2を介して上記
入力バッフア回路を構成するノアゲート回路G1の他方の
入力端子に供給される。
入力端子Ｂに対応された単位の入力回路IN2も上記単
位回路と類似の回路により構成される。すなわち、外部
端子Ｂの信号は、入力バッフ回路を構成するノア（NO
R）ゲート回路G6の一方の入力端子に供給される。この
ノアゲート回路G6の反転出力から反転の内部信号ｂが送
出され、非反転出力から非反転信号ｂが送出される。
位回路と類似の回路により構成される。すなわち、外部
端子Ｂの信号は、入力バッフ回路を構成するノア（NO
R）ゲート回路G6の一方の入力端子に供給される。この
ノアゲート回路G6の反転出力から反転の内部信号ｂが送
出され、非反転出力から非反転信号ｂが送出される。
上記入力端子Ｂの信号は、アンドゲート回路G8の一方
の入力に供給される。このアンドゲート回路G8の他方に
入力には、テストモード端子MODからの上記テストモー
ド信号を受けるノアゲート回路G10の非反転出力信号が
供給される。このゲート回路G10の反転出力信号は、ア
ンドゲート回路G9の一方の入力端子に供給される。この
アンドゲート回路G9の他方の入力端子には、上記フリッ
プフロップ回路FF1の出力信号が供給される。これによ
り、上記フリップフロップ回路FF1とFF2が縦列接続され
ることによってシフトレジスタ構成にされる。
の入力に供給される。このアンドゲート回路G8の他方に
入力には、テストモード端子MODからの上記テストモー
ド信号を受けるノアゲート回路G10の非反転出力信号が
供給される。このゲート回路G10の反転出力信号は、ア
ンドゲート回路G9の一方の入力端子に供給される。この
アンドゲート回路G9の他方の入力端子には、上記フリッ
プフロップ回路FF1の出力信号が供給される。これによ
り、上記フリップフロップ回路FF1とFF2が縦列接続され
ることによってシフトレジスタ構成にされる。
上記ゲート回路G8とG9の出力端子は、特に制限されな
いが、ワイヤードオフ構成に接続され、フリップフロッ
プ回路FF2の入力端子に結合される。
いが、ワイヤードオフ構成に接続され、フリップフロッ
プ回路FF2の入力端子に結合される。
このフリップフロップ回路FF1の出力信号は、一方に
おいて上記アンドアゲート回路G8と同じテストモード信
号によって制限されるアンドゲート回路G7を介して上記
入力バッファ回路を構成するノアゲート回路G6の他方の
入力端子に供給される。
おいて上記アンドアゲート回路G8と同じテストモード信
号によって制限されるアンドゲート回路G7を介して上記
入力バッファ回路を構成するノアゲート回路G6の他方の
入力端子に供給される。
以下、他の外部入力端子も、上記単位回路IN2と同様
な単位回路が設けられ、そのフリップフロップ回路が上
記のように縦列接続される。そして、最終段とされた単
位回路の出力信号は、テトス用出力回路を介して外部端
子へ送出される。これによって、端子A,B等と取付基板
との間の接続チェックが可能となる。すなわち、後で更
に詳細に説明するように、取付基板の端子と図示の端子
A,Bとの接続が悪いなら、取付基板からの信号が端子A,B
等に供給されなくなる。これに応じて、テスト用出力回
路から正常接続状態時に期待されるようなパターンの信
号が出力されなくなる。
な単位回路が設けられ、そのフリップフロップ回路が上
記のように縦列接続される。そして、最終段とされた単
位回路の出力信号は、テトス用出力回路を介して外部端
子へ送出される。これによって、端子A,B等と取付基板
との間の接続チェックが可能となる。すなわち、後で更
に詳細に説明するように、取付基板の端子と図示の端子
A,Bとの接続が悪いなら、取付基板からの信号が端子A,B
等に供給されなくなる。これに応じて、テスト用出力回
路から正常接続状態時に期待されるようなパターンの信
号が出力されなくなる。
なお、上記フリップフロップ回路FF1,FF2等からなる
シフトレジスタのシフト動作を実現するためのクロック
信号線は、図面が複雑化されてしまうのを防ぐため省略
されている。
シフトレジスタのシフト動作を実現するためのクロック
信号線は、図面が複雑化されてしまうのを防ぐため省略
されている。
〔実施例２〕 第２図には、この発明が適用された半導体集積回路装
置の出力回路の一実施例の回路図が示されている。
置の出力回路の一実施例の回路図が示されている。
出力端子Ｘに対応された単位の出力回路OUT1は、内部
信号を外部信号Ｘに伝える出力機能と、後述するような
テスト機能を持つようにされる。すなわち、内部信号
は、出力バッフ回路を構成するノアゲート回路G16の入
力に供給される。このノアゲート回路G16の出力信号が
上記外部端子Ｘへ送出される。上記ノアゲート回路G16
の出力端子の信号は、アンドゲート回路G17の一方の入
力端子に供給される。このアンドゲート回路G17の他方
に入力には、上記類似のテストモード信号MOD′を受け
るノアゲート回路G19の非反転出力信号が供給される。
このノアゲート回路G19の反転出力信号は、アンドゲー
ト回路G18の一方の入力に供給される。これによって、
上記アンドゲート回路G17とG18は、相補的に切り換えら
れる。上記アンドゲート回路G17とG18の出力端子は、特
に制限されないが、ワイヤードオフ構成に接続され、フ
リップフロップ回路FF3の入力端子に結合される。
信号を外部信号Ｘに伝える出力機能と、後述するような
テスト機能を持つようにされる。すなわち、内部信号
は、出力バッフ回路を構成するノアゲート回路G16の入
力に供給される。このノアゲート回路G16の出力信号が
上記外部端子Ｘへ送出される。上記ノアゲート回路G16
の出力端子の信号は、アンドゲート回路G17の一方の入
力端子に供給される。このアンドゲート回路G17の他方
に入力には、上記類似のテストモード信号MOD′を受け
るノアゲート回路G19の非反転出力信号が供給される。
このノアゲート回路G19の反転出力信号は、アンドゲー
ト回路G18の一方の入力に供給される。これによって、
上記アンドゲート回路G17とG18は、相補的に切り換えら
れる。上記アンドゲート回路G17とG18の出力端子は、特
に制限されないが、ワイヤードオフ構成に接続され、フ
リップフロップ回路FF3の入力端子に結合される。
上記フリップフロップ回路FF3は、図示しない同様な
単位の出力回路のフリップフロップ回路の出力信号が上
記アンドゲート回路G18を介して伝えられることによっ
て縦列形態にされる。
単位の出力回路のフリップフロップ回路の出力信号が上
記アンドゲート回路G18を介して伝えられることによっ
て縦列形態にされる。
出力端子Ｙに対応された単位の出力回路OUT2は、上記
単位回路OUT1と同様な回路により構成される。すなわ
ち、内部信号は、出力バッフ回路を構成するノアゲート
回路G12の入力に供給される。このノアゲート回路G12の
出力信号が上記外部端子Ｙヘ出力される。上記ノアゲー
ト回路G12の出力端子の信号は、アンドゲート回路G13の
一方の入力端子に供給される。このアンドゲート回路G1
3の他方に入力には、上記テストモード信号MOD′を受け
るノアゲート回路G15の非反転出力信号が供給される。
このノアゲート回路G15の反転出力信号は、アンドゲー
ト回路G14の一方の入力に供給される。これによって、
上記アンドゲート回路G13とG14は、相補的に切り換えら
れる。上記アンドゲート回路G13とG14の出力端子は、特
に制限されないが、ワイヤードオア構成に接続され、フ
リップフロップ回路FF4の入力端子に結合される。
単位回路OUT1と同様な回路により構成される。すなわ
ち、内部信号は、出力バッフ回路を構成するノアゲート
回路G12の入力に供給される。このノアゲート回路G12の
出力信号が上記外部端子Ｙヘ出力される。上記ノアゲー
ト回路G12の出力端子の信号は、アンドゲート回路G13の
一方の入力端子に供給される。このアンドゲート回路G1
3の他方に入力には、上記テストモード信号MOD′を受け
るノアゲート回路G15の非反転出力信号が供給される。
このノアゲート回路G15の反転出力信号は、アンドゲー
ト回路G14の一方の入力に供給される。これによって、
上記アンドゲート回路G13とG14は、相補的に切り換えら
れる。上記アンドゲート回路G13とG14の出力端子は、特
に制限されないが、ワイヤードオア構成に接続され、フ
リップフロップ回路FF4の入力端子に結合される。
上記フリップフロップ回路FF4は、上記単位回路OUTの
フリップフロップ回路FF3の出力信号が上記アンドゲー
ト回路G14を介して伝えられることによって縦列形態に
される。すなわち、出力側回路における各フリップフロ
ップ回路FF3,FF4等も前記同様にシフトレジスタ構成と
される。
フリップフロップ回路FF3の出力信号が上記アンドゲー
ト回路G14を介して伝えられることによって縦列形態に
される。すなわち、出力側回路における各フリップフロ
ップ回路FF3,FF4等も前記同様にシフトレジスタ構成と
される。
この実施例では、テストを容易にするために、上記各
出力バッファを構成するノアゲート回路G12,G16等は、
第３図に示すような出力レベル設定機能が設けられる。
すなわち、入力信号を受けるトランジスタT1ないしT3
と、基準電圧VBBを受けるトランジスタT6が差動形態に
される。これらトランジスタT1ないしT3とトランジスタ
T6の共通のエミッタに定電流源Ioが設けられ、トランジ
スタT1ないしT3の共通化されたコレクタには、負荷抵抗
Ｒが設けられる。上記トランジスタT1ないしT3のコレク
タの信号は、エミッタフォロワ出力トランジスタT7を介
して上記外部端子Ｘ（Ｙ）に伝えられる。以上構成のEC
L回路において、入力側トランジスタT1ないしT3及び基
準電位側トランジスタT6に対してそれぞれ並列形態にト
ランジスタT4とT5が設けられる。上記トランジスタT4の
ベースには、出力信号をロウレベルに設定する制御信号
DLが供給され、トランジスタT5のベースには、出力信号
をハイレベルに設定する制御信号DHが供給される。すな
わち、上記基準電位に対して、制御信号DLをハイレベル
にすると、トランジスタT4がオン状態になって、出力信
号を強制的にロウレベルにする。また、入力信号のハイ
レベルに対して制御信号DHをハイレベルにすると、入力
信号に無関係にトランジスタT5がオン状態になって、言
い換えるならば、入力信号を受けるトランジスタT1ない
しT3を強制的にオフ状態にして、出力信号をハイレベル
にする。
出力バッファを構成するノアゲート回路G12,G16等は、
第３図に示すような出力レベル設定機能が設けられる。
すなわち、入力信号を受けるトランジスタT1ないしT3
と、基準電圧VBBを受けるトランジスタT6が差動形態に
される。これらトランジスタT1ないしT3とトランジスタ
T6の共通のエミッタに定電流源Ioが設けられ、トランジ
スタT1ないしT3の共通化されたコレクタには、負荷抵抗
Ｒが設けられる。上記トランジスタT1ないしT3のコレク
タの信号は、エミッタフォロワ出力トランジスタT7を介
して上記外部端子Ｘ（Ｙ）に伝えられる。以上構成のEC
L回路において、入力側トランジスタT1ないしT3及び基
準電位側トランジスタT6に対してそれぞれ並列形態にト
ランジスタT4とT5が設けられる。上記トランジスタT4の
ベースには、出力信号をロウレベルに設定する制御信号
DLが供給され、トランジスタT5のベースには、出力信号
をハイレベルに設定する制御信号DHが供給される。すな
わち、上記基準電位に対して、制御信号DLをハイレベル
にすると、トランジスタT4がオン状態になって、出力信
号を強制的にロウレベルにする。また、入力信号のハイ
レベルに対して制御信号DHをハイレベルにすると、入力
信号に無関係にトランジスタT5がオン状態になって、言
い換えるならば、入力信号を受けるトランジスタT1ない
しT3を強制的にオフ状態にして、出力信号をハイレベル
にする。
上記第１図の入力回路と第２図の出力回路を備えた半
導体集積回路装置が、１つの配線基板にCCB技術により
ボンディングされている場合、次のようにしてそのテス
トを行うものである。
導体集積回路装置が、１つの配線基板にCCB技術により
ボンディングされている場合、次のようにしてそのテス
トを行うものである。
例えば、入力端子バンプと配線との電気的接続を調べ
る場合、その入力端子に基板の配線を介して接続される
他の半導体集積回路装置の出力回路を利用して、上記の
ようなハイレベル又はロウレベルの信号を設定する。第
１図のテスト端子をハイレベルにして、各入力単位回路
IN1,IN2等のアンドゲート回路G3,G8のゲートを開いし
て、外部端子A,B等の信号をフリップフロップ回路FF1,F
F2等に取り込む。この後テスト端子MODの信号をロウレ
ベルにして、上記アンドゲート回路G3,G8に代え、アン
ドゲート回路G2,G7のゲートを開く。上記各単位回路IN
1,IN2等のフリップフロップ回路FF1,FF2等をシフトレジ
スタ構成にして、所定のクロック信号を供給して、上記
取り込んだ信号をシリアルに適当な外部端子から送出さ
せることによって、上記ハイレベル又はロウレベルの取
り込みが行われた否かの判定を行うことができる。これ
によって、２つの半導体集積回路装置における出力回路
の外部端子と入力回路の外部端子の正常な電気的接続及
び配線基板の断線の有無を同時に識別できるものであ
る。なお、配線基板の外部端子に配線を介して接続され
る入力回路及び出力回路は、それぞれに外部端子に適当
なテストピンを接続することによって、そのレベル設定
やレベル判定を行うものである。
る場合、その入力端子に基板の配線を介して接続される
他の半導体集積回路装置の出力回路を利用して、上記の
ようなハイレベル又はロウレベルの信号を設定する。第
１図のテスト端子をハイレベルにして、各入力単位回路
IN1,IN2等のアンドゲート回路G3,G8のゲートを開いし
て、外部端子A,B等の信号をフリップフロップ回路FF1,F
F2等に取り込む。この後テスト端子MODの信号をロウレ
ベルにして、上記アンドゲート回路G3,G8に代え、アン
ドゲート回路G2,G7のゲートを開く。上記各単位回路IN
1,IN2等のフリップフロップ回路FF1,FF2等をシフトレジ
スタ構成にして、所定のクロック信号を供給して、上記
取り込んだ信号をシリアルに適当な外部端子から送出さ
せることによって、上記ハイレベル又はロウレベルの取
り込みが行われた否かの判定を行うことができる。これ
によって、２つの半導体集積回路装置における出力回路
の外部端子と入力回路の外部端子の正常な電気的接続及
び配線基板の断線の有無を同時に識別できるものであ
る。なお、配線基板の外部端子に配線を介して接続され
る入力回路及び出力回路は、それぞれに外部端子に適当
なテストピンを接続することによって、そのレベル設定
やレベル判定を行うものである。
また、内部回路の機能試験においては、上記外部端子
A,Bには、ロウレベル（論理“0"）が与えられる。そし
て、テスト端子MODをロウレベルにして、入力側の各単
位回路IN1,IN2等のアンドゲート回路G4,G9のゲートを開
いて各フリップフロップ回路FF1,FF2等のシフトレジス
タ構成とする。この状態で外部端子TDからシフトクロッ
ク信号に同期してシリアルにテストパターン信号を供給
する、次いで、上記テスト端子MODをロウレベルからハ
イレベルにすると、各フリップフロップ回路FF1,FF2等
を保持されたテストビットが、アンドゲート回路G2,G7
等を介して入力バッフアを構成するノアゲート回路G1,G
6に伝えられる。これによって、内部回路に供給される
信号は、上記テストパターンに従った信号とされる。
A,Bには、ロウレベル（論理“0"）が与えられる。そし
て、テスト端子MODをロウレベルにして、入力側の各単
位回路IN1,IN2等のアンドゲート回路G4,G9のゲートを開
いて各フリップフロップ回路FF1,FF2等のシフトレジス
タ構成とする。この状態で外部端子TDからシフトクロッ
ク信号に同期してシリアルにテストパターン信号を供給
する、次いで、上記テスト端子MODをロウレベルからハ
イレベルにすると、各フリップフロップ回路FF1,FF2等
を保持されたテストビットが、アンドゲート回路G2,G7
等を介して入力バッフアを構成するノアゲート回路G1,G
6に伝えられる。これによって、内部回路に供給される
信号は、上記テストパターンに従った信号とされる。
一方、出力側の単位回路においては、テストモード信
号MOD′がハイレベルにされていることによって、各出
力バッファ回路を構成するノアゲート回路G16,G12の信
号が、アンドゲート回路G17,G13を介して各フリップフ
ロップ回路FF3,FF4等に取り込まれる。
号MOD′がハイレベルにされていることによって、各出
力バッファ回路を構成するノアゲート回路G16,G12の信
号が、アンドゲート回路G17,G13を介して各フリップフ
ロップ回路FF3,FF4等に取り込まれる。
このようにしてフリップフロップ回路FF3,FF4に取り
込まれた信号は、上記テストモード信号MOD′がロウレ
ベルにされることによって、各フリップフロップ回路FF
3,FF4等がシフトレジスタ構成にされ、上記同様にシフ
トクロック信号に同期して１つのテスト用外部端子から
シリアルに送出される。これによって、少ないテスト用
ピンを設けるだけで、半導体集積回路装置の機能試験を
行うことができる。
込まれた信号は、上記テストモード信号MOD′がロウレ
ベルにされることによって、各フリップフロップ回路FF
3,FF4等がシフトレジスタ構成にされ、上記同様にシフ
トクロック信号に同期して１つのテスト用外部端子から
シリアルに送出される。これによって、少ないテスト用
ピンを設けるだけで、半導体集積回路装置の機能試験を
行うことができる。
以上の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）単位の入力回路に、テストモード信号により制御
されるゲート回路とフリップフロップ回路を設けて、外
部端子から供給された信号をフリップフロップ回路に取
り込み、それを上記フリップフロップ回路をシフトレジ
スタ構成としてシリアルに出力させることによって、配
線基板と半導体集積回路装置のバンプとの電気的な接続
を正確に判定することができるという効果が得られる。
ある。すなわち、 （１）単位の入力回路に、テストモード信号により制御
されるゲート回路とフリップフロップ回路を設けて、外
部端子から供給された信号をフリップフロップ回路に取
り込み、それを上記フリップフロップ回路をシフトレジ
スタ構成としてシリアルに出力させることによって、配
線基板と半導体集積回路装置のバンプとの電気的な接続
を正確に判定することができるという効果が得られる。
（２）上記フリップフロップ回路をシフトレジスタ構成
として、テストパターンをシリアルに供給して、それを
各入力回路に供給することによって、内部回路の機能試
験を行う入力パターン信号の供給を少ないテストピンを
設けるだけで行うことができるという効果が得られる。
として、テストパターンをシリアルに供給して、それを
各入力回路に供給することによって、内部回路の機能試
験を行う入力パターン信号の供給を少ないテストピンを
設けるだけで行うことができるという効果が得られる。
（３）単位の出力回路に、出力レベルを設定する制御信
号を設けることによって、上記外部端子と配線基板との
電位的な接続を調べるテスト用信号を簡単に形成するこ
とができるという効果が得られる。
号を設けることによって、上記外部端子と配線基板との
電位的な接続を調べるテスト用信号を簡単に形成するこ
とができるという効果が得られる。
（４）単位の出力回路に、テストモード信号により制御
されるゲート回路とフリップフロップ回路を設けて、内
部回路により形成された出力すべき信号をフリップフロ
ップ回路に取り込み、上記フリップフロップ回路をシフ
トレジスタ構成として、シリアルに外部端子へ送出させ
ることによって、内部回路の機能試験を行う出力パター
ン信号を少ないテストピンを設けるだけで行うことがで
きるという効果が得られる。
されるゲート回路とフリップフロップ回路を設けて、内
部回路により形成された出力すべき信号をフリップフロ
ップ回路に取り込み、上記フリップフロップ回路をシフ
トレジスタ構成として、シリアルに外部端子へ送出させ
ることによって、内部回路の機能試験を行う出力パター
ン信号を少ないテストピンを設けるだけで行うことがで
きるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、入力バッフ
ァに対しては、テストモード信号に従い外部端子からの
信号とフリップフロップ回路の出力信号を選択的に伝え
るゲート回路を設けるものであってもよい。この場合に
は、外部端子をロウレベルに固定する必要がない。ま
た、各ゲート回路の構成は、上記実施例と同様な動作を
行うものであれば何であってもよい。また、半導体集積
回路装置は、TTL回路やCMOS回路により構成されてもよ
い。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、入力バッフ
ァに対しては、テストモード信号に従い外部端子からの
信号とフリップフロップ回路の出力信号を選択的に伝え
るゲート回路を設けるものであってもよい。この場合に
は、外部端子をロウレベルに固定する必要がない。ま
た、各ゲート回路の構成は、上記実施例と同様な動作を
行うものであれば何であってもよい。また、半導体集積
回路装置は、TTL回路やCMOS回路により構成されてもよ
い。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、単位の入力及び出力回路に、テストモー
ド信号により制御されるゲート回路とフリップフロップ
回路を設けて、外部端子又は内部回路から供給された信
号をフリップフロップ回路に取り込み、それを上記フリ
ップフロップ回路をシフトレジスタ構成としてシリアル
に出力させることによって、配線基板と半導体集積回路
装置のバンプとの電気的接続を判定する出力信号やテス
ト用出力パターン信号を少ないテストピンにより得るこ
とができるものとなる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、単位の入力及び出力回路に、テストモー
ド信号により制御されるゲート回路とフリップフロップ
回路を設けて、外部端子又は内部回路から供給された信
号をフリップフロップ回路に取り込み、それを上記フリ
ップフロップ回路をシフトレジスタ構成としてシリアル
に出力させることによって、配線基板と半導体集積回路
装置のバンプとの電気的接続を判定する出力信号やテス
ト用出力パターン信号を少ないテストピンにより得るこ
とができるものとなる。
第１図は、この発明に係る入力回路の一実施例を示す回
路図、 第２図は、この発明に係る出力回路の一実施例を示す回
路図、 第３図は、上記出力回路を構成する出力バッファの一実
施例を示す回路図である。 IN1,IN2……単位の入力回路、OUT1,OUT2……単位の出力
回路
路図、 第２図は、この発明に係る出力回路の一実施例を示す回
路図、 第３図は、上記出力回路を構成する出力バッファの一実
施例を示す回路図である。 IN1,IN2……単位の入力回路、OUT1,OUT2……単位の出力
回路
Claims (1)
- 【請求項１】CCB技術によりボンディングされる複数の
入力端子及び出力端子と、 上記複数の入力端子に対応されて設けられ、複数からな
る第１のフリップフロップ回路と、 上記複数の入力端子から供給された入力信号を対応する
上記第１のフリップフロップ回路にそれぞれ伝える第１
のゲート回路と、 上記第１のフリップフロップ回路を縦列形態に接続させ
る第２のゲート回路と、 上記第１のフリップフロップ回路における最終段出力に
対応して設けられた第１のテスト用外部端子と、 上記複数の出力端子に対応されて設けられ、複数からな
る第２のフリップフロップ回路と、 上記複数の出力端子から出力されるべき内部信号を対応
する上記第２のフリップフロップ回路にそれぞれ伝える
第３のゲート回路と、 上記第２のフリップフロップ回路を縦列形態に接続させ
る第４のゲート回路と、 上記第２のフリップフロップ回路における最終段出力に
対応して設けられた第２のテスト用外部端子と、 上記出力端子から出力される信号レベルを内部回路で形
成された信号とそれに無関係にハイレベルとロウレベル
にさせる第５のゲート回路とを備え、 第１のテストモード信号により上記第１のゲート回路及
び第２のゲート回路を制御して上記入力端子に対応され
た入力信号を第１のフリップフロップ回路にパラレルに
取り込み、かかる各入力信号を第１のフリップフロップ
回路を通して第１のテスト用出力端子からシリアルに出
力させる動作と、 第２のテストモード信号により上記第３のゲート回路及
び第４のゲート回路を制御して上記出力されるべき内部
信号を第２のフリップフロップ回路にパラレルに取り込
み、かかる各内部信号を第２のフリップフロップ回路を
通して第２のテスト用出力端子からシリアルに出力させ
る動作と、 第３のテストモード信号により上記第５のゲート回路を
制御して上記出力端子から出力される出力信号のレベル
をハイレベルとロウレベルにする動作とを行うようにし
てなることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117235A JP2515705B2 (ja) | 1986-05-23 | 1986-05-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117235A JP2515705B2 (ja) | 1986-05-23 | 1986-05-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274277A JPS62274277A (ja) | 1987-11-28 |
| JP2515705B2 true JP2515705B2 (ja) | 1996-07-10 |
Family
ID=14706727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61117235A Expired - Lifetime JP2515705B2 (ja) | 1986-05-23 | 1986-05-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2515705B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11231967A (ja) | 1998-02-17 | 1999-08-27 | Nec Corp | クロック出力回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025463B2 (ja) * | 1975-06-24 | 1985-06-18 | 大日本インキ化学工業株式会社 | 高固形分被覆用組成物 |
| JPS60202370A (ja) * | 1984-03-28 | 1985-10-12 | Nec Corp | 双方向シフトパス試験方式 |
| JPS62228177A (ja) * | 1986-03-29 | 1987-10-07 | Toshiba Corp | 半導体集積回路用許容入力電圧検査回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025463U (ja) * | 1983-07-27 | 1985-02-21 | 内田 寿子 | 取り替え簡単な寝具カバ− |
-
1986
- 1986-05-23 JP JP61117235A patent/JP2515705B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025463B2 (ja) * | 1975-06-24 | 1985-06-18 | 大日本インキ化学工業株式会社 | 高固形分被覆用組成物 |
| JPS60202370A (ja) * | 1984-03-28 | 1985-10-12 | Nec Corp | 双方向シフトパス試験方式 |
| JPS62228177A (ja) * | 1986-03-29 | 1987-10-07 | Toshiba Corp | 半導体集積回路用許容入力電圧検査回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62274277A (ja) | 1987-11-28 |
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