JP3237968B2 - 半導体素子モジュール - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、複数の信号レベル系が
混在する本体側に接続される半導体素子モジュールに関
する。
混在する本体側に接続される半導体素子モジュールに関
する。
【０００２】近年、半導体素子の標準とされていた電源
電圧規格及び信号レベルが、半導体プロセスの問題で５
Ｖ系から3.3 Ｖ系へ移行しつつあり、さらに2.5 Ｖ，1.
8 Ｖ等より低い電圧へ移行する可能性もある。また、3.
3 Ｖ系等の低電圧系でも複数のインタフェースレベル
（信号レベル）が混在する場合があり、同一の出力回路
で複数の信号レベルを切り換える方式を採用する場合に
半導体素子モジュールにおいてその対策を施す必要があ
る。
電圧規格及び信号レベルが、半導体プロセスの問題で５
Ｖ系から3.3 Ｖ系へ移行しつつあり、さらに2.5 Ｖ，1.
8 Ｖ等より低い電圧へ移行する可能性もある。また、3.
3 Ｖ系等の低電圧系でも複数のインタフェースレベル
（信号レベル）が混在する場合があり、同一の出力回路
で複数の信号レベルを切り換える方式を採用する場合に
半導体素子モジュールにおいてその対策を施す必要があ
る。
【０００３】
【従来の技術】従来、半導体素子モジュールとして例え
ばメモリ素子モジュールの回路方式には、ＴＴＬ（Tran
sistor Transistor Logic ）やＥＣＬ（Emitter Couple
d Logic ）等がある。そして、半導体素子の電源電圧規
格及び信号レベルが低電圧化しつつある中で、異なる電
源電圧が混在する場合があると共に、低電圧系において
も複数のインタフェースレベルが混在する場合がある。
ばメモリ素子モジュールの回路方式には、ＴＴＬ（Tran
sistor Transistor Logic ）やＥＣＬ（Emitter Couple
d Logic ）等がある。そして、半導体素子の電源電圧規
格及び信号レベルが低電圧化しつつある中で、異なる電
源電圧が混在する場合があると共に、低電圧系において
も複数のインタフェースレベルが混在する場合がある。
【０００４】電源系の混在は、ＴＴＬとＥＣＬとが混在
する場合もあるが、プリント板とコネクタとの関係で誤
挿入防止機構を設ける等により対処されている。
する場合もあるが、プリント板とコネクタとの関係で誤
挿入防止機構を設ける等により対処されている。
【０００５】一方、複数のインタフェースレベルの信号
系については、同一素子で複数のインタフェースに適合
する素子がないことから、インタフェースレベルに適合
する素子のモジュールをプリント板ごとに製造すること
で対処されている。
系については、同一素子で複数のインタフェースに適合
する素子がないことから、インタフェースレベルに適合
する素子のモジュールをプリント板ごとに製造すること
で対処されている。
【０００６】
【発明が解決しようとする課題】ところで、低電圧系に
おいて、５Ｖ系のスレシホールドレベル（2.0 Ｖ以上を
Ｈｉ，0.8 Ｖ以下をＬｏ）でそのまま低電圧で使用する
ＬＶ（Low Voltage ）−ＴＴＬの他に、より小振幅で高
速伝達を行わせるための例えば終端（terminated）付き
ＬＶ−ＴＴＬ（Ｔ−ＬＶＴＴＬ）が考えられている。こ
のＴ−ＬＶＴＴＬは、例えば3.3 Ｖ系におけるＬＶ−Ｔ
ＴＬのプッシュプルトランジスタの中間点より抵抗（例
えば５０Ω）を介して電源（例えば1.5 Ｖ）に接続され
るもので、スレシホールドレベルが1.5 Ｖ±0.2 Ｖ（1.
7 Ｖ以上をＨｉ，1.3 Ｖ以下をＬｏ）に設定されること
で、小振幅の高速伝送を実現することができるものであ
る。
おいて、５Ｖ系のスレシホールドレベル（2.0 Ｖ以上を
Ｈｉ，0.8 Ｖ以下をＬｏ）でそのまま低電圧で使用する
ＬＶ（Low Voltage ）−ＴＴＬの他に、より小振幅で高
速伝達を行わせるための例えば終端（terminated）付き
ＬＶ−ＴＴＬ（Ｔ−ＬＶＴＴＬ）が考えられている。こ
のＴ−ＬＶＴＴＬは、例えば3.3 Ｖ系におけるＬＶ−Ｔ
ＴＬのプッシュプルトランジスタの中間点より抵抗（例
えば５０Ω）を介して電源（例えば1.5 Ｖ）に接続され
るもので、スレシホールドレベルが1.5 Ｖ±0.2 Ｖ（1.
7 Ｖ以上をＨｉ，1.3 Ｖ以下をＬｏ）に設定されること
で、小振幅の高速伝送を実現することができるものであ
る。
【０００７】従って、ＬＶ−ＴＴＬとＴ−ＬＶＴＴＬの
組合せのように複数のインタフェースレベルが混在する
場合があり、これを同一素子で適合させるために異なる
信号レベル系に切り換え可能な素子をモジュールに搭載
した場合には、モジュールの信号配列を変更しなければ
ならず、又は切り換え用の制御信号をその都度設定しな
ければならないという問題がある。
組合せのように複数のインタフェースレベルが混在する
場合があり、これを同一素子で適合させるために異なる
信号レベル系に切り換え可能な素子をモジュールに搭載
した場合には、モジュールの信号配列を変更しなければ
ならず、又は切り換え用の制御信号をその都度設定しな
ければならないという問題がある。
【０００８】そこで、本発明は上記課題に鑑みなされた
もので、信号配列を変更することなく適した信号レベル
を得る半導体素子モジュールを提供することを目的とす
る。
もので、信号配列を変更することなく適した信号レベル
を得る半導体素子モジュールを提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１では、基板上に所定回路方式の半導体素子
が所定数搭載され、異なる信号レベルが混在する本体側
の所定のコネクタに挿入されて接続される半導体素子モ
ジュールにおいて、前記基板に、接続される前記コネク
タへの挿入方向に複数段で端子列が形成されると共に、
各段の所定端子間に、前記コネクタへの挿入深さで前記
信号レベルを変化させる直列抵抗が接続され、半導体素
子モジュールのコネクタへの挿入の深さに応じて、上記
複数段の端子列のうちの一つの段の端子列が該コネクタ
を介して上記本体側に接続される。
に、請求項１では、基板上に所定回路方式の半導体素子
が所定数搭載され、異なる信号レベルが混在する本体側
の所定のコネクタに挿入されて接続される半導体素子モ
ジュールにおいて、前記基板に、接続される前記コネク
タへの挿入方向に複数段で端子列が形成されると共に、
各段の所定端子間に、前記コネクタへの挿入深さで前記
信号レベルを変化させる直列抵抗が接続され、半導体素
子モジュールのコネクタへの挿入の深さに応じて、上記
複数段の端子列のうちの一つの段の端子列が該コネクタ
を介して上記本体側に接続される。
【００１０】また、請求項３では、基板上に所定回路方
式の半導体素子が所定数搭載され、異なる信号レベルが
混在する本体側の所定のコネクタに挿入されて接続され
る半導体素子モジュールにおいて、前記基板に、接続さ
れる前記コネクタへの挿入方向に複数段で端子列が形成
されると共に、何れかの前記端子に、所定電圧の電源よ
りプルアップ抵抗が接続され、前記コネクタへの挿入深
さにより前記半導体素子への制御信号の供給を切り換
え、半導体素子モジュールのコネクタへの挿入の深さに
応じて、上記複数段の端子列のうちの一つの段の端子列
が該コネクタを介して上記本体側に接続され、前記半導
体素子への制御信号が決定される。
式の半導体素子が所定数搭載され、異なる信号レベルが
混在する本体側の所定のコネクタに挿入されて接続され
る半導体素子モジュールにおいて、前記基板に、接続さ
れる前記コネクタへの挿入方向に複数段で端子列が形成
されると共に、何れかの前記端子に、所定電圧の電源よ
りプルアップ抵抗が接続され、前記コネクタへの挿入深
さにより前記半導体素子への制御信号の供給を切り換
え、半導体素子モジュールのコネクタへの挿入の深さに
応じて、上記複数段の端子列のうちの一つの段の端子列
が該コネクタを介して上記本体側に接続され、前記半導
体素子への制御信号が決定される。
【００１１】
【作用】請求項１の発明では、複数段で端子列が形成さ
れ、各段の所定端子間に直列抵抗が接続される。例えば
２段で端子列が形成された場合に、上段の端子列がコネ
クタに接続されるようにモジュールが挿入されると直列
抵抗が介在されず、下段の端子列がコネクタに接続され
るようにモジュールが挿入されると直列抵抗が介在され
て信号が供給される。
れ、各段の所定端子間に直列抵抗が接続される。例えば
２段で端子列が形成された場合に、上段の端子列がコネ
クタに接続されるようにモジュールが挿入されると直列
抵抗が介在されず、下段の端子列がコネクタに接続され
るようにモジュールが挿入されると直列抵抗が介在され
て信号が供給される。
【００１２】すなわち、直列抵抗が介在される場合と、
介在されない場合とにより信号レベルが異なるもので、
同一素子で異なる信号レベル系に切り換える場合に信号
配列を変更することなく挿入深さで適正な信号レベルを
得ることが可能となる。
介在されない場合とにより信号レベルが異なるもので、
同一素子で異なる信号レベル系に切り換える場合に信号
配列を変更することなく挿入深さで適正な信号レベルを
得ることが可能となる。
【００１３】また、請求項３の発明では、所定の端子を
コネクタへの挿入深さで接続させる場合と接続させない
ことにより、プルアップ抵抗により半導体素子への制御
信号の供給を切り換える。例えば、プルアップ抵抗が接
続された端子がコネクタに接続された場合には半導体素
子にローレベルの制御信号が供給され、当該端子がコネ
クタに接続されない場合にはプルアップ抵抗より半導体
素子にハイレベルの制御信号が供給されることとなる。
これにより、切り換え用の制御信号が自動的に設定さ
れ、異なる信号レベルから適した信号レベルを得る回路
方式を設定することが可能となる。
コネクタへの挿入深さで接続させる場合と接続させない
ことにより、プルアップ抵抗により半導体素子への制御
信号の供給を切り換える。例えば、プルアップ抵抗が接
続された端子がコネクタに接続された場合には半導体素
子にローレベルの制御信号が供給され、当該端子がコネ
クタに接続されない場合にはプルアップ抵抗より半導体
素子にハイレベルの制御信号が供給されることとなる。
これにより、切り換え用の制御信号が自動的に設定さ
れ、異なる信号レベルから適した信号レベルを得る回路
方式を設定することが可能となる。
【００１４】
【実施例】図１に、本発明の第１実施例の概略構成図を
示し、図２（Ａ），（Ｂ）に本発明が適用されるモジュ
ールの全体図を示す。図１及び図２（Ａ），（Ｂ）は、
半導体素子モジュールとしてメモリボード１１を示した
もので、一般的なめっき、エッチング等により所定パタ
ーンが形成されたエポキシ樹脂等の基板１２の両面に表
面実装型のメモリＩＣ１３が所定数実装される。
示し、図２（Ａ），（Ｂ）に本発明が適用されるモジュ
ールの全体図を示す。図１及び図２（Ａ），（Ｂ）は、
半導体素子モジュールとしてメモリボード１１を示した
もので、一般的なめっき、エッチング等により所定パタ
ーンが形成されたエポキシ樹脂等の基板１２の両面に表
面実装型のメモリＩＣ１３が所定数実装される。
【００１５】この基板１２の両面には端子領域１４が配
置されており、後述する本体側のコネクタへの挿入方向
に上部端子１５及び下部端子１６が２段で端子列として
形成される。そして、各メモリＩＣ１３の信号ピンより
上部端子１５のうち信号系として使用される所定数の上
部信号端子１５ａに上記パターンによる信号ライン１７
がそれぞれ接続される（図２では省略する）。
置されており、後述する本体側のコネクタへの挿入方向
に上部端子１５及び下部端子１６が２段で端子列として
形成される。そして、各メモリＩＣ１３の信号ピンより
上部端子１５のうち信号系として使用される所定数の上
部信号端子１５ａに上記パターンによる信号ライン１７
がそれぞれ接続される（図２では省略する）。
【００１６】また、上部信号端子１５ａと、これに対応
する下部端子１６の下部信号端子１６ａとの間に直列抵
抗ＲS がそれぞれ接続される。なお、後述するように
（図３，図４）、下部信号端子１６ａは終端抵抗Ｒt を
介して終端電圧電源Ｖttに接続される。
する下部端子１６の下部信号端子１６ａとの間に直列抵
抗ＲS がそれぞれ接続される。なお、後述するように
（図３，図４）、下部信号端子１６ａは終端抵抗Ｒt を
介して終端電圧電源Ｖttに接続される。
【００１７】このようなメモリボード１１が本体側のコ
ネクタ（図３，図４参照）に挿入される場合に、その挿
入深さ（コネクタのストッパで設定）により、該コネク
タのコンタクト部とメモリボード１１の上部端子１５又
は下部端子１６との接続が選択設定される。すなわち、
メモリボード１１をコネクタに深く挿入すると上部端子
１５がコネクタのコンタクト部に接続され、浅く挿入す
ると下部端子１６が該コンタクト部に接続されるもので
ある。
ネクタ（図３，図４参照）に挿入される場合に、その挿
入深さ（コネクタのストッパで設定）により、該コネク
タのコンタクト部とメモリボード１１の上部端子１５又
は下部端子１６との接続が選択設定される。すなわち、
メモリボード１１をコネクタに深く挿入すると上部端子
１５がコネクタのコンタクト部に接続され、浅く挿入す
ると下部端子１６が該コンタクト部に接続されるもので
ある。
【００１８】そこで、図３及び図４に、図１（図２）の
モジュール挿入の説明図を示す。図３はメモリボード１
１をコネクタに深く挿入した場合を示し、図４は浅く挿
入した場合を示している。
モジュール挿入の説明図を示す。図３はメモリボード１
１をコネクタに深く挿入した場合を示し、図４は浅く挿
入した場合を示している。
【００１９】図３において、本体側ではメモリボード１
１に対するコネクタ２１A が例えばマザーボード２２に
接続固定されており、コネクタ２１A は該メモリボード
１１を深く挿入させるための溝２１Aaが形成されると共
に、溝２１Aaで対向して表出するコンタクト部２１Abが
メモリボード１１の各段の端子数に応じて設けられてい
る。
１に対するコネクタ２１A が例えばマザーボード２２に
接続固定されており、コネクタ２１A は該メモリボード
１１を深く挿入させるための溝２１Aaが形成されると共
に、溝２１Aaで対向して表出するコンタクト部２１Abが
メモリボード１１の各段の端子数に応じて設けられてい
る。
【００２０】ところで、図３（Ａ）におけるメモリボー
ド１１はＴＴＬ又はＬＶ−ＴＴＬの回路方式とする。そ
こで、まずコネクタ２１A にメモリボード１１の端子領
域１４を溝２１Aaの底まで挿入すると、コネクタ２１A
のコンタクト部２１Abはメモリボード１１の上部端子１
５と接続された状態となる。
ド１１はＴＴＬ又はＬＶ−ＴＴＬの回路方式とする。そ
こで、まずコネクタ２１A にメモリボード１１の端子領
域１４を溝２１Aaの底まで挿入すると、コネクタ２１A
のコンタクト部２１Abはメモリボード１１の上部端子１
５と接続された状態となる。
【００２１】この場合の各メモリＩＣ１３の出力信号の
経路が、図３（Ｂ）に示す等価状態となる。すなわち、
一つのメモリＩＣ１３の出力系をみると、図３（Ｃ）に
示すように、コネクタ２１A のコンタクト部２１Abへの
出力信号は上部端子１５の上部信号端子１５ａより各メ
モリＩＣ１３から直接出力されることになり、直列抵抗
ＲS が介在されずに信号が出力される。この場合、下部
端子１６に接続された終端抵抗Ｒt は開放状態となる。
経路が、図３（Ｂ）に示す等価状態となる。すなわち、
一つのメモリＩＣ１３の出力系をみると、図３（Ｃ）に
示すように、コネクタ２１A のコンタクト部２１Abへの
出力信号は上部端子１５の上部信号端子１５ａより各メ
モリＩＣ１３から直接出力されることになり、直列抵抗
ＲS が介在されずに信号が出力される。この場合、下部
端子１６に接続された終端抵抗Ｒt は開放状態となる。
【００２２】このように、メモリボード１１が例えば電
源電圧ＶDDが５Ｖ系のＴＴＬ又は3.3 Ｖ系のＬＶ−ＴＴ
Ｌの回路方式の場合、本体（マザーボード）側からの信
号がそのまま入力され、例えばスレシホールドレベル2.
0 Ｖ（Ｈｉ），0.8 Ｖ（Ｌｏ）により信号レベル（イン
タフェースレベル）が決定される。
源電圧ＶDDが５Ｖ系のＴＴＬ又は3.3 Ｖ系のＬＶ−ＴＴ
Ｌの回路方式の場合、本体（マザーボード）側からの信
号がそのまま入力され、例えばスレシホールドレベル2.
0 Ｖ（Ｈｉ），0.8 Ｖ（Ｌｏ）により信号レベル（イン
タフェースレベル）が決定される。
【００２３】一方、図４（Ａ）において、メモリボード
１１がＣＴＴ（Center Taped Termination）、Ｔ−ＬＶ
ＴＴＬの回路方式の何れかで、例えばスレシホールドレ
ベル1.5 ±0.2 Ｖ（1.7 ＶをＨｉ，1.3 ＶをＬｏ）のＴ
−ＬＶＴＴＬ方式とする。従って、例えば電源電圧ＶDD
を3.3 Ｖ，終端電圧電源Ｖttを1.5 Ｖ，終端抵抗Ｒtを
５０Ω、直列抵抗ＲS を２０Ωとする。
１１がＣＴＴ（Center Taped Termination）、Ｔ−ＬＶ
ＴＴＬの回路方式の何れかで、例えばスレシホールドレ
ベル1.5 ±0.2 Ｖ（1.7 ＶをＨｉ，1.3 ＶをＬｏ）のＴ
−ＬＶＴＴＬ方式とする。従って、例えば電源電圧ＶDD
を3.3 Ｖ，終端電圧電源Ｖttを1.5 Ｖ，終端抵抗Ｒtを
５０Ω、直列抵抗ＲS を２０Ωとする。
【００２４】また、マザーボード２２には、Ｔ−ＬＶＴ
ＴＬ方式に対応するコネクタ２１Bが接続固定されてい
る。このコネクタ２１B はメモリボード１１を浅く挿入
させるための溝２１Baが形成されると共に、溝２１Ba内
で対向して表出するコンタクト部２１Bbがメモリボード
１１の各段の端子数に応じて設けられている。
ＴＬ方式に対応するコネクタ２１Bが接続固定されてい
る。このコネクタ２１B はメモリボード１１を浅く挿入
させるための溝２１Baが形成されると共に、溝２１Ba内
で対向して表出するコンタクト部２１Bbがメモリボード
１１の各段の端子数に応じて設けられている。
【００２５】そこで、コネクタ２１B にメモリボード１
１の端子領域１４を溝２１Baの底まで挿入すると、コネ
クタ２１B のコンタクト部２１Bbはメモリボード１１の
下部端子１６と接続された状態となる。
１の端子領域１４を溝２１Baの底まで挿入すると、コネ
クタ２１B のコンタクト部２１Bbはメモリボード１１の
下部端子１６と接続された状態となる。
【００２６】この場合、各メモリＩＣ１３の出力信号の
経路が、図４（Ｂ）に示すように、各メモリＩＣ１３の
出力ピンと下部信号端子１６ａとの間に直列抵抗ＲS が
介在された状態になると共に、下部信号端子１６に終端
抵抗Ｒt を介して終端電圧Ｖ ttが印加された状態とな
る。
経路が、図４（Ｂ）に示すように、各メモリＩＣ１３の
出力ピンと下部信号端子１６ａとの間に直列抵抗ＲS が
介在された状態になると共に、下部信号端子１６に終端
抵抗Ｒt を介して終端電圧Ｖ ttが印加された状態とな
る。
【００２７】すなわち、一つのメモリＩＣ１３の出力系
をみると、図４（Ｃ）に示すように、メモリＩＣ１３の
出力ピン（上部信号端子１５ａ）からの出力信号は、直
列抵抗ＲS と終端抵抗Ｒt とにより小振幅となり、高速
に下部信号端子１６ａより出力されるものである。これ
により、メモリボード１１において小振幅による高速伝
送を行うことができる。
をみると、図４（Ｃ）に示すように、メモリＩＣ１３の
出力ピン（上部信号端子１５ａ）からの出力信号は、直
列抵抗ＲS と終端抵抗Ｒt とにより小振幅となり、高速
に下部信号端子１６ａより出力されるものである。これ
により、メモリボード１１において小振幅による高速伝
送を行うことができる。
【００２８】このように、図３及び図４より、同一のメ
モリボード１１による同一メモリ素子で、コネクタ２１
A ，２１B への挿入深さで信号レベル（インタフェース
レベル）の異なるＬＶ−ＴＴＬ方式とＴ−ＬＶＴＴＬ方
式を、信号配列を変更することなく切り換えることがで
き、インタフェースに適した信号レベル（インタフェー
スレベル）を得ることができるものである。
モリボード１１による同一メモリ素子で、コネクタ２１
A ，２１B への挿入深さで信号レベル（インタフェース
レベル）の異なるＬＶ−ＴＴＬ方式とＴ−ＬＶＴＴＬ方
式を、信号配列を変更することなく切り換えることがで
き、インタフェースに適した信号レベル（インタフェー
スレベル）を得ることができるものである。
【００２９】次に、図５に、本発明の第２実施例の説明
図を示す。なお、図１（図２）と同一構成部分には同一
符号を付して詳細な説明は省略する。図５（Ａ）におい
て、メモリボード３１は、基板１２上に制御信号により
動作モードの切り換えが可能なメモリＩＣ１３ａが所定
数搭載されると共に、図１と同様に、端子領域１４に２
段で上部端子１５及び下部端子１６が形成される。
図を示す。なお、図１（図２）と同一構成部分には同一
符号を付して詳細な説明は省略する。図５（Ａ）におい
て、メモリボード３１は、基板１２上に制御信号により
動作モードの切り換えが可能なメモリＩＣ１３ａが所定
数搭載されると共に、図１と同様に、端子領域１４に２
段で上部端子１５及び下部端子１６が形成される。
【００３０】また、基板１２上では、各メモリＩＣ１３
ａの制御ピンより上部端子１５のうちの制御端子１５ｂ
に前述のパターンによる制御ライン３２が接続されると
共に、該制御端子１５ｂに電源（ＶCC）よりプルアップ
抵抗ＲP を介して電圧ＶCCが印加される。
ａの制御ピンより上部端子１５のうちの制御端子１５ｂ
に前述のパターンによる制御ライン３２が接続されると
共に、該制御端子１５ｂに電源（ＶCC）よりプルアップ
抵抗ＲP を介して電圧ＶCCが印加される。
【００３１】このようなメモリボード３１において、メ
モリＩＣ１３ａの各制御ピンにＬｏｗレベルの制御信号
が入力された場合にはＬＶ−ＴＴＬの回路方式で動作
し、Ｈｉｇｈレベルの制御信号が入力された場合にはＴ
−ＬＶＴＴＬの回路方式で動作するものとする。従っ
て、図５（Ｂ），（Ｃ）に示すコネクタ２１A ，２１B
のコンタクト部２１Ab，２１Bbのうちメモリボード３１
の制御端子１５ｂに対応するコンタクト部２１Ab1 ，２
１Bb1 はマザーボード２２上においてグランド（ＧＮ
Ｄ）に接続される。
モリＩＣ１３ａの各制御ピンにＬｏｗレベルの制御信号
が入力された場合にはＬＶ−ＴＴＬの回路方式で動作
し、Ｈｉｇｈレベルの制御信号が入力された場合にはＴ
−ＬＶＴＴＬの回路方式で動作するものとする。従っ
て、図５（Ｂ），（Ｃ）に示すコネクタ２１A ，２１B
のコンタクト部２１Ab，２１Bbのうちメモリボード３１
の制御端子１５ｂに対応するコンタクト部２１Ab1 ，２
１Bb1 はマザーボード２２上においてグランド（ＧＮ
Ｄ）に接続される。
【００３２】まず、図５（Ｂ）に示すように、コネクタ
２１A にメモリボード３１が深く挿入された場合には、
上部端子１５の制御端子１５ｂにコネクタ２１A のＧＮ
Ｄに接地されたコンタクト部２１Ab1 に接続される。従
って、各メモリＩＣ１３ａの制御ピンにはＬｏｗレベル
の制御信号が入力されることとなり、当該メモリボード
３１の各メモリＩＣ１３ａはＬＶ−ＴＴＬモードとなっ
て動作する。
２１A にメモリボード３１が深く挿入された場合には、
上部端子１５の制御端子１５ｂにコネクタ２１A のＧＮ
Ｄに接地されたコンタクト部２１Ab1 に接続される。従
って、各メモリＩＣ１３ａの制御ピンにはＬｏｗレベル
の制御信号が入力されることとなり、当該メモリボード
３１の各メモリＩＣ１３ａはＬＶ−ＴＴＬモードとなっ
て動作する。
【００３３】一方、図５（Ｃ）に示すように、コネクタ
２１B にメモリボード３１が浅く挿入された場合には、
下部端子１６がコネクタ２１B のコンタクト部２１Bb1
と接続され、上部端子１５の制御端子１５ｂはコネクタ
２１B のコンタクト部２１Bb 1 と接続されずに、フロー
状態となる。
２１B にメモリボード３１が浅く挿入された場合には、
下部端子１６がコネクタ２１B のコンタクト部２１Bb1
と接続され、上部端子１５の制御端子１５ｂはコネクタ
２１B のコンタクト部２１Bb 1 と接続されずに、フロー
状態となる。
【００３４】これにより、各メモリＩＣ１３ａの制御ピ
ンには、プルアップ抵抗ＲP によりＨｉｇｈレベルの制
御信号が入力されることとなり、当該メモリボード３１
の各メモリＩＣ１３ａはＴ−ＬＶＴＴＬモードとなって
動作するものである。
ンには、プルアップ抵抗ＲP によりＨｉｇｈレベルの制
御信号が入力されることとなり、当該メモリボード３１
の各メモリＩＣ１３ａはＴ−ＬＶＴＴＬモードとなって
動作するものである。
【００３５】このように、メモリＩＣ１３ａが特別の制
御信号により出力回路のドライブ能力が切り換え可能な
場合、メモリボード３１のコネクタ２１A ，２１B に対
する挿入深さで制御信号の切り換えを自動的に設定する
ことができ、信号配列を変更することなく、適した信号
レベルを得ることができるものである。
御信号により出力回路のドライブ能力が切り換え可能な
場合、メモリボード３１のコネクタ２１A ，２１B に対
する挿入深さで制御信号の切り換えを自動的に設定する
ことができ、信号配列を変更することなく、適した信号
レベルを得ることができるものである。
【００３６】
【発明の効果】以上のように本発明によれば、基板上に
複数段で端子列が形成され、コネクタへの挿入深さで信
号レベルを変化させ、又は制御信号を自動的に設定する
ことにより、複数の信号レベル系が混在する場合に信号
配列を変更することなく適した信号レベルを得ることが
でき、インタフェース規格の混在時期に互換性を維持さ
せることができるものである。
複数段で端子列が形成され、コネクタへの挿入深さで信
号レベルを変化させ、又は制御信号を自動的に設定する
ことにより、複数の信号レベル系が混在する場合に信号
配列を変更することなく適した信号レベルを得ることが
でき、インタフェース規格の混在時期に互換性を維持さ
せることができるものである。
【図１】本発明の第１実施例の概略構成図である。
【図２】本発明が適用されるモジュールの全体図であ
る。
る。
【図３】図１のモジュール挿入の説明図（その１）であ
る。
る。
【図４】図１のモジュール挿入の説明図（その２）であ
る。
る。
【図５】本発明の第２実施例の説明図である。
１１，３１ メモリボード １２ 基板 １３，１３ａ メモリＩＣ １４ 端子領域 １５ 上部端子 １５ａ 上部信号端子 １５ｂ 制御端子 １６ 下部端子 １６ 下部信号端子 ２１A ，２１B コネクタ ２１Aa，２１Ba 溝 ２１Aa，２１Bb コンタクト部 ２２ マザーボード ３２ 制御ライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 - 25/18
Claims (3)
- 【請求項１】 基板（１２）上に所定回路方式の半導体
素子（１３）が所定数搭載され、異なる信号レベルが混
在する本体側の所定のコネクタ（２１A ，２１B ）に挿
入されて接続される半導体素子モジュールにおいて、 前記基板（１２）に、接続される前記コネクタ（２
１A ，２１B ）への挿入方向に複数段で端子列（１５，
１６）が形成されると共に、 各段の所定端子（１５ａ，１６ｂ）間に、前記コネクタ
（２１A ，２１B ）への挿入深さで前記信号レベルを変
化させる直列抵抗（ＲS ）が接続された構成であり、 該半導体素子モジュールのコネクタへの挿入の深さに応
じて 、 上記複数段の端子列のうちの一つの段の端子列が
該コネクタを介して上記本体側に接続される 構成とした
ことを特徴とする半導体素子モジュール。 - 【請求項２】 前記直列抵抗（ＲS ）が接続された最下
段の前記端子（１６ｂ）のそれぞれは、所定電圧の電源
（Ｖtt）より終端抵抗（Ｒt ）を介して接続されること
を特徴とする請求項１記載の半導体素子モジュール。 - 【請求項３】 基板（１２）上に所定回路方式の半導体
素子（１３ａ）が所定数搭載され、異なる信号レベルが
混在する本体側の所定のコネクタ（２１A ，２１B ）に
挿入されて接続される半導体素子モジュールにおいて、 前記基板（１２）に、接続される前記コネクタ（２
１A ，２１B ）への挿入方向に複数段で端子列（１５，
１６）が形成されると共に、 何れかの前記端子（１５ｂ）に、所定電圧の電源
（Ｖcc）よりプルアップ抵抗（ＲP ）が接続された構成
であり、 該半導体素子モジュールのコネクタへの挿入の深さに応
じて、上記複数段の端子列のうちの一つの段の端子列が
該コネクタを介して上記本体側に接続され、前記半導体
素子（１３ａ）への制御信号が決定される構成とした こ
とを特徴とする半導体素子モジュール。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20403693A JP3237968B2 (ja) | 1993-08-18 | 1993-08-18 | 半導体素子モジュール |
| US08/265,123 US5391922A (en) | 1993-08-18 | 1994-06-24 | Semiconductor element module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20403693A JP3237968B2 (ja) | 1993-08-18 | 1993-08-18 | 半導体素子モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758278A JPH0758278A (ja) | 1995-03-03 |
| JP3237968B2 true JP3237968B2 (ja) | 2001-12-10 |
Family
ID=16483696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20403693A Expired - Fee Related JP3237968B2 (ja) | 1993-08-18 | 1993-08-18 | 半導体素子モジュール |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5391922A (ja) |
| JP (1) | JP3237968B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2882266B2 (ja) * | 1993-12-28 | 1999-04-12 | 株式会社日立製作所 | 信号伝送装置及び回路ブロック |
| US5798558A (en) * | 1995-06-27 | 1998-08-25 | Mission Research Corporation | Monolithic x-ray image detector and method of manufacturing |
| US5892275A (en) * | 1995-08-29 | 1999-04-06 | Intel Corporation | High performance power and ground edge connect IC package |
| US6008538A (en) | 1996-10-08 | 1999-12-28 | Micron Technology, Inc. | Method and apparatus providing redundancy for fabricating highly reliable memory modules |
| JP3621608B2 (ja) * | 1999-07-28 | 2005-02-16 | ケル株式会社 | マザーボード |
| KR100381892B1 (ko) * | 1999-11-24 | 2003-04-26 | 삼성전자주식회사 | 듀얼-리드 타입 정방형 반도체 패키지 및 그를 사용한양면 실장형 메모리 모듈 |
| US6396711B1 (en) * | 2000-06-06 | 2002-05-28 | Agere Systems Guardian Corp. | Interconnecting micromechanical devices |
| JP2002132402A (ja) * | 2000-10-20 | 2002-05-10 | Mitsubishi Electric Corp | 負荷調整ボード及び情報処理装置 |
| DE10122701A1 (de) * | 2001-05-10 | 2002-11-21 | Infineon Technologies Ag | Schaltungsmodul |
| DE10131939B4 (de) * | 2001-07-02 | 2014-12-11 | Qimonda Ag | Elektronische Leiterplatte mit mehreren bauartgleichen gehäusegefaßten Halbleiterspeichern |
| US7059172B2 (en) * | 2001-11-07 | 2006-06-13 | Weatherford/Lamb, Inc. | Phase flow measurement in pipes using a density meter |
| US7359803B2 (en) * | 2002-01-23 | 2008-04-15 | Cidra Corporation | Apparatus and method for measuring parameters of a mixture having solid particles suspended in a fluid flowing in a pipe |
| JP4233360B2 (ja) * | 2003-03-07 | 2009-03-04 | 三菱電機株式会社 | 高速通信用プリント配線基板 |
| US8423695B2 (en) * | 2005-01-19 | 2013-04-16 | Broadcom Corporation | Dual PCI-X/PCI-E card |
| KR20110044501A (ko) | 2009-10-23 | 2011-04-29 | 삼성전자주식회사 | 개선된 레이아웃 마진을 갖는 반도체 모듈 및 그에 따른 신호라인 레이아웃 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656605A (en) * | 1983-09-02 | 1987-04-07 | Wang Laboratories, Inc. | Single in-line memory module |
| US5031072A (en) * | 1986-08-01 | 1991-07-09 | Texas Instruments Incorporated | Baseboard for orthogonal chip mount |
| US4862327A (en) * | 1987-02-26 | 1989-08-29 | International Business Machines Corporation | Adapter card mounting in a low profile microcomputer |
| US5016138A (en) * | 1987-10-27 | 1991-05-14 | Woodman John K | Three dimensional integrated circuit package |
-
1993
- 1993-08-18 JP JP20403693A patent/JP3237968B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-24 US US08/265,123 patent/US5391922A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5391922A (en) | 1995-02-21 |
| JPH0758278A (ja) | 1995-03-03 |
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