JP4233360B2 - 高速通信用プリント配線基板 - Google Patents
高速通信用プリント配線基板 Download PDFInfo
- Publication number
- JP4233360B2 JP4233360B2 JP2003061818A JP2003061818A JP4233360B2 JP 4233360 B2 JP4233360 B2 JP 4233360B2 JP 2003061818 A JP2003061818 A JP 2003061818A JP 2003061818 A JP2003061818 A JP 2003061818A JP 4233360 B2 JP4233360 B2 JP 4233360B2
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- printed circuit
- circuit board
- pins
- connector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/167—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed resistors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/04—Assemblies of printed circuits
- H05K2201/044—Details of backplane or midplane for mounting orthogonal PCBs
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10022—Non-printed resistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
- Structure Of Printed Boards (AREA)
- Combinations Of Printed Boards (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、多ピンコネクタの空きピンを処理し、空きピンの影響をなくするようにした高速通信用プリント配線基板に関するものである。
【０００２】
【従来の技術】
プリント基板間の多数の信号線路を接続する場合、プリント基板に多ピンのコネクタを実装し、コネクタを介して信号線路が接続される。このような装置は、例えば、特許文献１に示されている。このとき、コネクタピンの本数がプリント基板内の信号線路の本数より多い場合、コネクタピンの中には信号線路が接続されない空きピンが発生する。従来、空きピンはオープンのままもしくはグランドに接続されていた。
図１３は、従来のプリント配線基板の信号線路の伝送特性を示す図であり、コネクタピンに接続された差動信号線路の伝送特性を示す図である。
図１３に示されるように、周波数が低い領域では、伝送ロスは少なく良好な信号伝送が行なわれる。周波数が高い領域では、特定の周波数において伝送ロスが大きくなり、この周波数帯においては信号伝送を行なうことができない。伝送ロスが大きくなる周波数は、３ＧＨｚ以上の周波数であり、スパイク状の伝送ロスとなる。
【０００３】
【特許文献１】
特開２００１−４２９８１号公報（第３〜５頁、図４）
【０００４】
【発明が解決しようとする課題】
従来、このような高い周波数において伝送特性を調べたことがなく、スパイク状の伝送ロスが発生する現象や、グランド接続された空きピンが原因であることは分かっていなかった。このメカニズムを説明すると、空きピンの両端は、グランドに接続されているため、コネクタピンの長さが、信号の半波長の整数倍になると共振器として動作する。コネクタピンの長さは、通常２０ｍｍ程度であるため、コネクタピンを支持するプラスチックなどの材料の比誘電率を考慮すると、共振周波数は、３ＧＨｚ程度となる。共振周波数では、空きピンと信号線路に接続された信号ピンとの結合によって、信号ピンを流れる信号のエネルギーが、空きピンに吸収されるため、信号線路の伝送ロスが増大し、問題となる。空きピンをオープンにしても、同様のメカニズムによって、コネクタピンが共振すると伝送ロスが増大し、問題になる。
【０００５】
特許文献１では、信号線路の最終段からの反射ノイズを低減するために、信号線の最終段を構成するコネクタに、終端抵抗を実装したターミネーションボードを設けた例が示されているが、このような構成では、空きピンの影響を除去することができず、３ＧＨｚ以上の高周波帯でのスパイク状の伝送ロスの発生を防ぐことができないという問題があった。
【０００６】
この発明は、上述のような課題を解決するためになされたものであり、多ピンコネクタの空きピンの影響を除去することができるようにした、高速通信用プリント配線基板を得ることを目的にしている。
【０００７】
【課題を解決するための手段】
この発明に係わる高速通信用プリント配線基板においては、高周波信号を伝送する第一の信号線路を有する第一のプリント基板、この第一のプリント基板の第一の信号線路に接続され、高周波信号を伝送する第二の信号線路を有する第二のプリント基板、及び多ピンを有し、第一の信号線路及び第二の信号線路をピンによって接続するように、第一のプリント基板及び第二のプリント基板間に配置されたコネクタを備え、コネクタの第一の信号線路及び第二の信号線路を接続しない空きピンに損失を与える素子を接続したものである。
【０００８】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による高速通信用プリント配線基板を示す図である。図１には、信号線路が接続された信号ピンは表示していない。
図１において、バックボード１（第一のプリント基板）の信号線路（第一の信号線路）とドータボード２（第二のプリント基板）の信号線路（第二の信号線路）とは、コネクタ３により接続される。コネクタ３は、空きピンのコネクタピン４〜９を有し、このコネクタピン４〜９の両側には終端抵抗１０が設けられ、終端抵抗の反対側を基板のグランドに接続している。この終端抵抗の反対側は、電源に接続されてもよい。
図２は、この発明の実施の形態１による高速通信用プリント配線基板の信号線路の伝送特性を示す図である。
図２では、周波数に対する伝送ロスが示され、信号線路の伝送特性にスパイク状の伝送ロスが発生することはない。
【０００９】
実施の形態１は、図１に示されるように、空きピンの両端に終端抵抗１０を設けることにより、空きピンの共振特性を低減し、信号線路にスパイク状の伝送ロスが発生することを低減することができるようにしたものである。終端抵抗１０の値は、信号線路の特性インピーダンスに一致させる必要はなく、空きピンに適当なロスを与え、空きピンの共振特性を低下させる値であれば良い。
【００１０】
実施の形態１によれば、空きピンの両端に終端抵抗を設けることにより、信号線路の伝送ロスの発生を低減することができる。
【００１１】
実施の形態２．
図３は、この発明の実施の形態２による高速通信用プリント配線基板を示す図である。
図３において、１〜１０は図１におけるものと同一のものである。図３では、バックボード１側にて空きピン同士を接続し、ドータボード２側に終端抵抗１０を設け、終端抵抗１０の反対側を基板のグランドに接続している。この終端抵抗の反対側は、電源に接続されてもよい。
【００１２】
このような構成にすることにより、信号線路の伝送特性にスパイク状の伝送ロスが発生することはない。また、このような構成にすることにより、バックボード１に終端抵抗１０を設ける必要がなくなるため、バックボード１に実装する部品点数を減らすことができると共に、バックボード１の実装を容易にすることができるという効果を有する。また、バックボード１にて接続される空きピン同士は、どのようなペアであってもよい。
【００１３】
実施の形態２によれば、信号線路の伝送特性にスパイク状の伝送ロスが発生するのを防止するという効果がある。
また、バックボード側に終端抵抗を設ける必要がなくなるため、バックボードに実装する部品点数を減らすことができると共に、プリント基板への実装を容易にするという効果がある。
【００１４】
実施の形態３．
図４は、この発明の実施の形態３による高速通信用プリント配線基板を示す図である。
図４において、１〜１０は図１におけるものと同一のものである。図４では、コネクタ３の空きピンをデイジーチェイン接続し、デイジーチェイン接続の両端のドータボード２側の２箇所にのみ終端抵抗１０を設けた構成としたものである。図４では、終端抵抗１０の反対側はグランドに接続されているが、電源に接続してもよい。この様な構成にすることにより、終端抵抗１０の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００１５】
実施の形態３によれば、終端抵抗の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるという効果を有する。
【００１６】
実施の形態４．
図５は、この発明の実施の形態４による高速通信用プリント配線基板を示す図である。
図５において、１〜１０は図１におけるものと同一のものである。図５では、ドータボード２側にて空きピン同士を接続し、バックボード１側に終端抵抗１０を設け、終端抵抗１０の反対側を基板のグランドに接続している。この終端抵抗の反対側は、電源に接続されてもよい。
【００１７】
このような構成にすることにより、信号線路の伝送特性にスパイク状の伝送ロスが発生することはない。また、このような構成にすることにより、ドータボード２に終端抵抗１０を設ける必要がなくなるため、ドータボード２に実装する部品点数を減らすことができると共に、ドータボード２の実装を容易にすることができるという効果を有する。また、ドータボード２にて接続される空きピン同士は、どのようなペアであってもよい。
【００１８】
実施の形態４によれば、ドータボード側で空きピン同士を接続すると共に、バックボード側に終端抵抗を設けることにより、終端抵抗の数を減らしながら、信号線路の伝送ロスの発生を低減することができる。
【００１９】
実施の形態５．
図６は、この発明の実施の形態５による高速通信用プリント配線基板を示す図である。
図６において、１〜１０は図１におけるものと同一のものである。図６では、コネクタ３の空きピンをデイジーチェイン接続し、デイジーチェイン接続の両端のバックボード１側の２箇所にのみ終端抵抗１０を設けた構成としたものである。図６では、終端抵抗１０の反対側はグランドに接続されているが、電源に接続してもよい。この様な構成にすることにより、終端抵抗１０の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００２０】
実施の形態５によれば、空きピンをデイジーチェイン接続し、バックボード側の２箇所に終端抵抗を設けることにより、終端抵抗の数を大幅に減らしながら、信号線路の伝送ロスの発生を低減することができる。
【００２１】
実施の形態６．
図７は、この発明の実施の形態６による高速通信用プリント配線基板を示す図である。
図７において、１〜１０は図１におけるものと同一である。図７では、コネクタ３の空きピンを並列接続し、並列接続の両側に終端抵抗を設けた構成としたものである。図７では、終端抵抗１０の反対側は、グランドに接続されているが、電源に接続しても良い。このような構成にすることにより、終端抵抗１０の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００２２】
実施の形態６によれば、空きピンを並列接続し、バックボード側とドータボード側の2箇所に終端抵抗を設けることにより、終端抵抗の数を大幅に減らしながら、信号伝送路の伝送ロスの発生を低減することができる。
【００２３】
実施の形態７．
図８は、この発明の実施の形態７による高速通信用プリント配線基板を示す図である。
図８において、１〜１０は図１におけるものと同一である。図８では、コネクタ３の空きピンを並列接続し、並列接続の片側をドータボード側に折り返して、ドータボード側だけに終端抵抗を設けた構成としたものである。図８では、終端抵抗１０の反対側はグランドに接続されているが、電源に接続しても良い。このような構成にすることにより、終端抵抗１０の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００２４】
実施の形態７によれば、空きピンを並列接続し、ドータボード側の2箇所に終端抵抗を設けることにより、終端抵抗の数を大幅に減らしながら、信号伝送路の伝送ロスの発生を低減することができる。
【００２５】
実施の形態８．
図９は、この発明の実施の形態８による高速通信用プリント配線基板を示す図である。
図９において、１〜１０は図１におけるものと同一である。図９では、コネクタ３の空きピンを並列接続し、並列接続の片側をバックボード側に折り返して、バックボード側だけに終端抵抗を設けた構成としたものである。図９では、終端抵抗１０の反対側は、グランドに接続されているが、電源に接続しても良い。このような構成にすることにより、終端抵抗１０の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００２６】
実施の形態８によれば、空きピンを並列接続し、バックボード側の2箇所に終端抵抗を設けることにより、終端抵抗の数を大幅に減らしながら、信号伝送路の伝送ロスの発生を低減することができる。
【００２７】
実施の形態９．
図１０は、この発明の実施の形態９による高速通信用プリント配線基板を示す図である。
図１０において、１〜１０は図１のものと同一である。図１０では、空きピン同士をバックボード１側とドータボード２側にて接続し、空きピン同士を接続した線路に終端抵抗を設けたものである。図１０では、ドータボード側の線路に終端抵抗を設けた例を示したが、バックボード側に設けても良いし、両側に設けても良い。このような構成にすることにより、空きピンを電源もしくはグランドに接続することなく、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００２８】
実施の形態９によれば、空きピン同士を接続し、接続した線路に終端抵抗を設けることにより、空きピンを電源もしくはグランドに接続することなく、信号伝送路の伝送ロスの発生を低減することができる。
【００２９】
実施の形態１０．
実施の形態１〜実施の形態９では、バックボード１（第１のプリント基板）とドータボード２（第２のプリント基板）を用いた例について示したが、複数のドータボード（複数のプリント基板）がコネクタを介して接続された装置に適用しても良い。
図１１は、例えば、３枚のドータボードを用いた高速通信用プリント配線基板を示す図である。
図１１において、２，１１，１５はドータボード、３，１４，１８はコネクタ、４，１２，１６はコネクタ空きピン、１０，１３，１７は終端抵抗である。
コネクタ３の空きピン４の両端には終端抵抗１０が設けられ、終端抵抗の反対側は、基板のグランドもしくは電源に接続される。同様の構成によりコネクタ１４の空きピン１２の両端には終端抵抗１３が設けられ、終端抵抗の反対側は、基板のグランドもしくは電源に接続される。コネクタ１８の空きピン１６の両端には終端抵抗１７が設けられ、終端抵抗の反対側は、基板のグランドもしくは電源に接続される。このような構成にすることにより、全てのドータボードにおいて、信号線路の伝送特性にスパイク状の伝送ロスの発生を防止することができる。図１１では、１本の空きピンを単独に処理した例について述べたが、複数の空きピンをデイジーチェイン接続したり、並列接続しても良い。
【００３０】
実施の形態１０によれば、バックボードに接続された複数のコネクタの空きピンに終端抵抗を設けることにより、全ての信号線路の伝送特性にスパイク状の伝送ロスの発生を防止することができる。
【００３１】
実施の形態１１．
実施の形態１０では、複数のドータボードのコネクタの空きピンに対し個別に終端抵抗を設けた例について示したが、複数のコネクタの空きピンをまとめて処理しても良い。
図１２は、この発明の実施の形態１１による高速通信用プリント配線基板を示す図である。
図１２において、１〜１８は図１１におけるものと同一である。２０はバックボード内の線路である。コネクタ３の空きピン４には終端抵抗１０が設けられ、終端抵抗の反対側はグランドもしくは電源に接続される。コネクタ３の空きピンの反対側はバックボード内の線路２０を介して、ドータボード１１に設けられたコネクタ１４の空きピン１２に接続される。空きピン１２の反対側は、終端抵抗１３を介して、グランドもしくは電源に接続される。このような構成にすることにより、終端抵抗の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
図１２では、１本の空きピンを単独に処理した例について述べたが、複数の空きピンをデイジーチェイン接続したり、並列接続しても良い。
【００３２】
実施の形態１１によれば、２つのコネクタの空きピンを接続し、両端に終端抵抗を設けることにより、信号伝送路の伝送ロスの発生を低減することができる。
【００３３】
実施の形態１２．
実施の形態１〜実施の形態１１では、終端抵抗の反対側はグランドもしくは、電源に接続したが、オープンの状態でも同様の効果が得られる。このような構成にすることにより、スパイク状の伝送ロスの発生を防止することができる。
【００３４】
実施の形態１２によれば、終端抵抗の反対側に配線パターンを設けることなく、スパイク状の伝送ロスの発生を防止することができる。
【００３５】
実施の形態１３．
実施の形態１〜実施の形態１２では、終端抵抗をコネクタの空きピンに接続した例について述べた。終端抵抗としては、通常の抵抗部品以外に、基板内蔵抵抗、印刷抵抗、高抵抗線路、比較的長い線路などが用いられる。また、コンデンサ素子やインダクタンス素子を設けても同様の効果が得られる。すなわち、コネクタの空きピンを直接グランドや電源に接続せずに、何らかのロスを与える素子を接続することによって、スパイク状の伝送ロスの発生を防止することができる。ロスを与える素子は、コネクタの空きピンに直接接続しても良いし、線路やビア、スルーホールを介して接続しても良い。
【００３６】
実施の形態１３によれば、比較的広い周波数範囲において、スパイク状の伝送ロスの発生を防止することができる。
【００３７】
実施の形態１４．
実施の形態１〜実施の形態１３では、コネクタの空きピン全てに終端抵抗を接続した例について述べたが、コネクタの空きピンの一部に終端抵抗を設けても同様の効果が得られる。信号線路の周囲の空きピンが信号線路の伝送特性に悪影響を与えているため、信号線路の周囲の空きピンに終端抵抗を設けることにより、スパイク状の伝送ロスの発生を防止することができる。
【００３８】
実施の形態１４によれば、全ての空きピンに終端抵抗を用いることなく、スパイク状の伝送ロスの発生を防止することができる。
【００３９】
実施の形態１５．
実施の形態１〜実施の形態１４は、各々の空きピン処理方法について示したが、これらの空きピン処理方法を混在させても良い。
【００４０】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
高周波信号を伝送する第一の信号線路を有する第一のプリント基板、この第一のプリント基板の第一の信号線路に接続され、高周波信号を伝送する第二の信号線路を有する第二のプリント基板、及び多ピンを有し、第一の信号線路及び第二の信号線路をピンによって接続するように、第一のプリント基板及び第二のプリント基板間に配置されたコネクタを備え、コネクタの第一の信号線路及び第二の信号線路を接続しない空きピンに損失を与える素子を接続したので、信号線路の伝送ロスの発生を低減することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による高速通信用プリント配線基板を示す図である。
【図２】 この発明の実施の形態１による高速通信用プリント配線基板の信号線路の伝送特性を示す図である。
【図３】 この発明の実施の形態２による高速通信用プリント配線基板を示す図である。
【図４】 この発明の実施の形態３による高速通信用プリント配線基板を示す図である。
【図５】 この発明の実施の形態４による高速通信用プリント配線基板を示す図である。
【図６】 この発明の実施の形態５による高速通信用プリント配線基板を示す図である。
【図７】 この発明の実施の形態６による高速通信用プリント配線基板を示す図である。
【図８】 この発明の実施の形態７による高速通信用プリント配線基板を示す図である。
【図９】 この発明の実施の形態８による高速通信用プリント配線基板を示す図である。
【図１０】 この発明の実施の形態９による高速通信用プリント配線基板を示す図である。
【図１１】 この発明の実施の形態１０による高速通信用プリント配線基板を示す図である。
【図１２】 この発明の実施の形態１１による高速通信用プリント配線基板を示す図である。
【図１３】 従来のプリント配線基板の信号線路の伝送特性を示す図である。
【符号の説明】
１ バックボード、２，１１，１５ ドータボード、
３，１４，１８ コネクタ、４〜９，１２，１６ コネクタピン（空きピン）、１０，１３，１７ 終端抵抗、２０ 線路。
【発明の属する技術分野】
この発明は、多ピンコネクタの空きピンを処理し、空きピンの影響をなくするようにした高速通信用プリント配線基板に関するものである。
【０００２】
【従来の技術】
プリント基板間の多数の信号線路を接続する場合、プリント基板に多ピンのコネクタを実装し、コネクタを介して信号線路が接続される。このような装置は、例えば、特許文献１に示されている。このとき、コネクタピンの本数がプリント基板内の信号線路の本数より多い場合、コネクタピンの中には信号線路が接続されない空きピンが発生する。従来、空きピンはオープンのままもしくはグランドに接続されていた。
図１３は、従来のプリント配線基板の信号線路の伝送特性を示す図であり、コネクタピンに接続された差動信号線路の伝送特性を示す図である。
図１３に示されるように、周波数が低い領域では、伝送ロスは少なく良好な信号伝送が行なわれる。周波数が高い領域では、特定の周波数において伝送ロスが大きくなり、この周波数帯においては信号伝送を行なうことができない。伝送ロスが大きくなる周波数は、３ＧＨｚ以上の周波数であり、スパイク状の伝送ロスとなる。
【０００３】
【特許文献１】
特開２００１−４２９８１号公報（第３〜５頁、図４）
【０００４】
【発明が解決しようとする課題】
従来、このような高い周波数において伝送特性を調べたことがなく、スパイク状の伝送ロスが発生する現象や、グランド接続された空きピンが原因であることは分かっていなかった。このメカニズムを説明すると、空きピンの両端は、グランドに接続されているため、コネクタピンの長さが、信号の半波長の整数倍になると共振器として動作する。コネクタピンの長さは、通常２０ｍｍ程度であるため、コネクタピンを支持するプラスチックなどの材料の比誘電率を考慮すると、共振周波数は、３ＧＨｚ程度となる。共振周波数では、空きピンと信号線路に接続された信号ピンとの結合によって、信号ピンを流れる信号のエネルギーが、空きピンに吸収されるため、信号線路の伝送ロスが増大し、問題となる。空きピンをオープンにしても、同様のメカニズムによって、コネクタピンが共振すると伝送ロスが増大し、問題になる。
【０００５】
特許文献１では、信号線路の最終段からの反射ノイズを低減するために、信号線の最終段を構成するコネクタに、終端抵抗を実装したターミネーションボードを設けた例が示されているが、このような構成では、空きピンの影響を除去することができず、３ＧＨｚ以上の高周波帯でのスパイク状の伝送ロスの発生を防ぐことができないという問題があった。
【０００６】
この発明は、上述のような課題を解決するためになされたものであり、多ピンコネクタの空きピンの影響を除去することができるようにした、高速通信用プリント配線基板を得ることを目的にしている。
【０００７】
【課題を解決するための手段】
この発明に係わる高速通信用プリント配線基板においては、高周波信号を伝送する第一の信号線路を有する第一のプリント基板、この第一のプリント基板の第一の信号線路に接続され、高周波信号を伝送する第二の信号線路を有する第二のプリント基板、及び多ピンを有し、第一の信号線路及び第二の信号線路をピンによって接続するように、第一のプリント基板及び第二のプリント基板間に配置されたコネクタを備え、コネクタの第一の信号線路及び第二の信号線路を接続しない空きピンに損失を与える素子を接続したものである。
【０００８】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による高速通信用プリント配線基板を示す図である。図１には、信号線路が接続された信号ピンは表示していない。
図１において、バックボード１（第一のプリント基板）の信号線路（第一の信号線路）とドータボード２（第二のプリント基板）の信号線路（第二の信号線路）とは、コネクタ３により接続される。コネクタ３は、空きピンのコネクタピン４〜９を有し、このコネクタピン４〜９の両側には終端抵抗１０が設けられ、終端抵抗の反対側を基板のグランドに接続している。この終端抵抗の反対側は、電源に接続されてもよい。
図２は、この発明の実施の形態１による高速通信用プリント配線基板の信号線路の伝送特性を示す図である。
図２では、周波数に対する伝送ロスが示され、信号線路の伝送特性にスパイク状の伝送ロスが発生することはない。
【０００９】
実施の形態１は、図１に示されるように、空きピンの両端に終端抵抗１０を設けることにより、空きピンの共振特性を低減し、信号線路にスパイク状の伝送ロスが発生することを低減することができるようにしたものである。終端抵抗１０の値は、信号線路の特性インピーダンスに一致させる必要はなく、空きピンに適当なロスを与え、空きピンの共振特性を低下させる値であれば良い。
【００１０】
実施の形態１によれば、空きピンの両端に終端抵抗を設けることにより、信号線路の伝送ロスの発生を低減することができる。
【００１１】
実施の形態２．
図３は、この発明の実施の形態２による高速通信用プリント配線基板を示す図である。
図３において、１〜１０は図１におけるものと同一のものである。図３では、バックボード１側にて空きピン同士を接続し、ドータボード２側に終端抵抗１０を設け、終端抵抗１０の反対側を基板のグランドに接続している。この終端抵抗の反対側は、電源に接続されてもよい。
【００１２】
このような構成にすることにより、信号線路の伝送特性にスパイク状の伝送ロスが発生することはない。また、このような構成にすることにより、バックボード１に終端抵抗１０を設ける必要がなくなるため、バックボード１に実装する部品点数を減らすことができると共に、バックボード１の実装を容易にすることができるという効果を有する。また、バックボード１にて接続される空きピン同士は、どのようなペアであってもよい。
【００１３】
実施の形態２によれば、信号線路の伝送特性にスパイク状の伝送ロスが発生するのを防止するという効果がある。
また、バックボード側に終端抵抗を設ける必要がなくなるため、バックボードに実装する部品点数を減らすことができると共に、プリント基板への実装を容易にするという効果がある。
【００１４】
実施の形態３．
図４は、この発明の実施の形態３による高速通信用プリント配線基板を示す図である。
図４において、１〜１０は図１におけるものと同一のものである。図４では、コネクタ３の空きピンをデイジーチェイン接続し、デイジーチェイン接続の両端のドータボード２側の２箇所にのみ終端抵抗１０を設けた構成としたものである。図４では、終端抵抗１０の反対側はグランドに接続されているが、電源に接続してもよい。この様な構成にすることにより、終端抵抗１０の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００１５】
実施の形態３によれば、終端抵抗の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるという効果を有する。
【００１６】
実施の形態４．
図５は、この発明の実施の形態４による高速通信用プリント配線基板を示す図である。
図５において、１〜１０は図１におけるものと同一のものである。図５では、ドータボード２側にて空きピン同士を接続し、バックボード１側に終端抵抗１０を設け、終端抵抗１０の反対側を基板のグランドに接続している。この終端抵抗の反対側は、電源に接続されてもよい。
【００１７】
このような構成にすることにより、信号線路の伝送特性にスパイク状の伝送ロスが発生することはない。また、このような構成にすることにより、ドータボード２に終端抵抗１０を設ける必要がなくなるため、ドータボード２に実装する部品点数を減らすことができると共に、ドータボード２の実装を容易にすることができるという効果を有する。また、ドータボード２にて接続される空きピン同士は、どのようなペアであってもよい。
【００１８】
実施の形態４によれば、ドータボード側で空きピン同士を接続すると共に、バックボード側に終端抵抗を設けることにより、終端抵抗の数を減らしながら、信号線路の伝送ロスの発生を低減することができる。
【００１９】
実施の形態５．
図６は、この発明の実施の形態５による高速通信用プリント配線基板を示す図である。
図６において、１〜１０は図１におけるものと同一のものである。図６では、コネクタ３の空きピンをデイジーチェイン接続し、デイジーチェイン接続の両端のバックボード１側の２箇所にのみ終端抵抗１０を設けた構成としたものである。図６では、終端抵抗１０の反対側はグランドに接続されているが、電源に接続してもよい。この様な構成にすることにより、終端抵抗１０の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００２０】
実施の形態５によれば、空きピンをデイジーチェイン接続し、バックボード側の２箇所に終端抵抗を設けることにより、終端抵抗の数を大幅に減らしながら、信号線路の伝送ロスの発生を低減することができる。
【００２１】
実施の形態６．
図７は、この発明の実施の形態６による高速通信用プリント配線基板を示す図である。
図７において、１〜１０は図１におけるものと同一である。図７では、コネクタ３の空きピンを並列接続し、並列接続の両側に終端抵抗を設けた構成としたものである。図７では、終端抵抗１０の反対側は、グランドに接続されているが、電源に接続しても良い。このような構成にすることにより、終端抵抗１０の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００２２】
実施の形態６によれば、空きピンを並列接続し、バックボード側とドータボード側の2箇所に終端抵抗を設けることにより、終端抵抗の数を大幅に減らしながら、信号伝送路の伝送ロスの発生を低減することができる。
【００２３】
実施の形態７．
図８は、この発明の実施の形態７による高速通信用プリント配線基板を示す図である。
図８において、１〜１０は図１におけるものと同一である。図８では、コネクタ３の空きピンを並列接続し、並列接続の片側をドータボード側に折り返して、ドータボード側だけに終端抵抗を設けた構成としたものである。図８では、終端抵抗１０の反対側はグランドに接続されているが、電源に接続しても良い。このような構成にすることにより、終端抵抗１０の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００２４】
実施の形態７によれば、空きピンを並列接続し、ドータボード側の2箇所に終端抵抗を設けることにより、終端抵抗の数を大幅に減らしながら、信号伝送路の伝送ロスの発生を低減することができる。
【００２５】
実施の形態８．
図９は、この発明の実施の形態８による高速通信用プリント配線基板を示す図である。
図９において、１〜１０は図１におけるものと同一である。図９では、コネクタ３の空きピンを並列接続し、並列接続の片側をバックボード側に折り返して、バックボード側だけに終端抵抗を設けた構成としたものである。図９では、終端抵抗１０の反対側は、グランドに接続されているが、電源に接続しても良い。このような構成にすることにより、終端抵抗１０の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００２６】
実施の形態８によれば、空きピンを並列接続し、バックボード側の2箇所に終端抵抗を設けることにより、終端抵抗の数を大幅に減らしながら、信号伝送路の伝送ロスの発生を低減することができる。
【００２７】
実施の形態９．
図１０は、この発明の実施の形態９による高速通信用プリント配線基板を示す図である。
図１０において、１〜１０は図１のものと同一である。図１０では、空きピン同士をバックボード１側とドータボード２側にて接続し、空きピン同士を接続した線路に終端抵抗を設けたものである。図１０では、ドータボード側の線路に終端抵抗を設けた例を示したが、バックボード側に設けても良いし、両側に設けても良い。このような構成にすることにより、空きピンを電源もしくはグランドに接続することなく、スパイク状の伝送ロスの発生を防止することができるようにしている。
【００２８】
実施の形態９によれば、空きピン同士を接続し、接続した線路に終端抵抗を設けることにより、空きピンを電源もしくはグランドに接続することなく、信号伝送路の伝送ロスの発生を低減することができる。
【００２９】
実施の形態１０．
実施の形態１〜実施の形態９では、バックボード１（第１のプリント基板）とドータボード２（第２のプリント基板）を用いた例について示したが、複数のドータボード（複数のプリント基板）がコネクタを介して接続された装置に適用しても良い。
図１１は、例えば、３枚のドータボードを用いた高速通信用プリント配線基板を示す図である。
図１１において、２，１１，１５はドータボード、３，１４，１８はコネクタ、４，１２，１６はコネクタ空きピン、１０，１３，１７は終端抵抗である。
コネクタ３の空きピン４の両端には終端抵抗１０が設けられ、終端抵抗の反対側は、基板のグランドもしくは電源に接続される。同様の構成によりコネクタ１４の空きピン１２の両端には終端抵抗１３が設けられ、終端抵抗の反対側は、基板のグランドもしくは電源に接続される。コネクタ１８の空きピン１６の両端には終端抵抗１７が設けられ、終端抵抗の反対側は、基板のグランドもしくは電源に接続される。このような構成にすることにより、全てのドータボードにおいて、信号線路の伝送特性にスパイク状の伝送ロスの発生を防止することができる。図１１では、１本の空きピンを単独に処理した例について述べたが、複数の空きピンをデイジーチェイン接続したり、並列接続しても良い。
【００３０】
実施の形態１０によれば、バックボードに接続された複数のコネクタの空きピンに終端抵抗を設けることにより、全ての信号線路の伝送特性にスパイク状の伝送ロスの発生を防止することができる。
【００３１】
実施の形態１１．
実施の形態１０では、複数のドータボードのコネクタの空きピンに対し個別に終端抵抗を設けた例について示したが、複数のコネクタの空きピンをまとめて処理しても良い。
図１２は、この発明の実施の形態１１による高速通信用プリント配線基板を示す図である。
図１２において、１〜１８は図１１におけるものと同一である。２０はバックボード内の線路である。コネクタ３の空きピン４には終端抵抗１０が設けられ、終端抵抗の反対側はグランドもしくは電源に接続される。コネクタ３の空きピンの反対側はバックボード内の線路２０を介して、ドータボード１１に設けられたコネクタ１４の空きピン１２に接続される。空きピン１２の反対側は、終端抵抗１３を介して、グランドもしくは電源に接続される。このような構成にすることにより、終端抵抗の数を大幅に減少させると共に、スパイク状の伝送ロスの発生を防止することができるようにしている。
図１２では、１本の空きピンを単独に処理した例について述べたが、複数の空きピンをデイジーチェイン接続したり、並列接続しても良い。
【００３２】
実施の形態１１によれば、２つのコネクタの空きピンを接続し、両端に終端抵抗を設けることにより、信号伝送路の伝送ロスの発生を低減することができる。
【００３３】
実施の形態１２．
実施の形態１〜実施の形態１１では、終端抵抗の反対側はグランドもしくは、電源に接続したが、オープンの状態でも同様の効果が得られる。このような構成にすることにより、スパイク状の伝送ロスの発生を防止することができる。
【００３４】
実施の形態１２によれば、終端抵抗の反対側に配線パターンを設けることなく、スパイク状の伝送ロスの発生を防止することができる。
【００３５】
実施の形態１３．
実施の形態１〜実施の形態１２では、終端抵抗をコネクタの空きピンに接続した例について述べた。終端抵抗としては、通常の抵抗部品以外に、基板内蔵抵抗、印刷抵抗、高抵抗線路、比較的長い線路などが用いられる。また、コンデンサ素子やインダクタンス素子を設けても同様の効果が得られる。すなわち、コネクタの空きピンを直接グランドや電源に接続せずに、何らかのロスを与える素子を接続することによって、スパイク状の伝送ロスの発生を防止することができる。ロスを与える素子は、コネクタの空きピンに直接接続しても良いし、線路やビア、スルーホールを介して接続しても良い。
【００３６】
実施の形態１３によれば、比較的広い周波数範囲において、スパイク状の伝送ロスの発生を防止することができる。
【００３７】
実施の形態１４．
実施の形態１〜実施の形態１３では、コネクタの空きピン全てに終端抵抗を接続した例について述べたが、コネクタの空きピンの一部に終端抵抗を設けても同様の効果が得られる。信号線路の周囲の空きピンが信号線路の伝送特性に悪影響を与えているため、信号線路の周囲の空きピンに終端抵抗を設けることにより、スパイク状の伝送ロスの発生を防止することができる。
【００３８】
実施の形態１４によれば、全ての空きピンに終端抵抗を用いることなく、スパイク状の伝送ロスの発生を防止することができる。
【００３９】
実施の形態１５．
実施の形態１〜実施の形態１４は、各々の空きピン処理方法について示したが、これらの空きピン処理方法を混在させても良い。
【００４０】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
高周波信号を伝送する第一の信号線路を有する第一のプリント基板、この第一のプリント基板の第一の信号線路に接続され、高周波信号を伝送する第二の信号線路を有する第二のプリント基板、及び多ピンを有し、第一の信号線路及び第二の信号線路をピンによって接続するように、第一のプリント基板及び第二のプリント基板間に配置されたコネクタを備え、コネクタの第一の信号線路及び第二の信号線路を接続しない空きピンに損失を与える素子を接続したので、信号線路の伝送ロスの発生を低減することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による高速通信用プリント配線基板を示す図である。
【図２】 この発明の実施の形態１による高速通信用プリント配線基板の信号線路の伝送特性を示す図である。
【図３】 この発明の実施の形態２による高速通信用プリント配線基板を示す図である。
【図４】 この発明の実施の形態３による高速通信用プリント配線基板を示す図である。
【図５】 この発明の実施の形態４による高速通信用プリント配線基板を示す図である。
【図６】 この発明の実施の形態５による高速通信用プリント配線基板を示す図である。
【図７】 この発明の実施の形態６による高速通信用プリント配線基板を示す図である。
【図８】 この発明の実施の形態７による高速通信用プリント配線基板を示す図である。
【図９】 この発明の実施の形態８による高速通信用プリント配線基板を示す図である。
【図１０】 この発明の実施の形態９による高速通信用プリント配線基板を示す図である。
【図１１】 この発明の実施の形態１０による高速通信用プリント配線基板を示す図である。
【図１２】 この発明の実施の形態１１による高速通信用プリント配線基板を示す図である。
【図１３】 従来のプリント配線基板の信号線路の伝送特性を示す図である。
【符号の説明】
１ バックボード、２，１１，１５ ドータボード、
３，１４，１８ コネクタ、４〜９，１２，１６ コネクタピン（空きピン）、１０，１３，１７ 終端抵抗、２０ 線路。
Claims (8)
- 高周波信号を伝送する第一の信号線路を有する第一のプリント基板、この第一のプリント基板の上記第一の信号線路に接続され、高周波信号を伝送する第二の信号線路を有する第二のプリント基板、及び多ピンを有し、上記第一の信号線路及び第二の信号線路を上記ピンによって接続するように、上記第一のプリント基板及び第二のプリント基板間に配置されたコネクタを備え、上記コネクタの上記第一の信号線路及び第二の信号線路を接続しない空きピンに損失を与える素子を接続したことを特徴とする高速通信用プリント配線基板。
- 上記損失を与える素子は、抵抗部品、基板内蔵抵抗、印刷抵抗、高抵抗線路、比較的長い線路、コンデンサ素子及びインダクタンス素子の内の少なくとも一つを含むことを特徴とする請求項１記載の高速通信用プリント配線基板。
- 上記損失を与える素子の空きピンと反対側をオープンもしくはグランドまたは電源に接続したことを特徴とする請求項１または請求項２記載の高速通信用プリント配線基板。
- 高周波信号を伝送する第一の信号線路を有する第一のプリント基板、この第一のプリント基板の上記第一の信号線路に接続され、高周波信号を伝送する第二の信号線路を有する第二のプリント基板、及び多ピンを有し、上記第一の信号線路及び第二の信号線路を上記ピンによって接続するように、上記第一のプリント基板及び第二のプリント基板間に配置されたコネクタを備え、上記コネクタの上記第一の信号線路及び第二の信号線路を接続しない空きピンの両端に損失を与える素子を接続し、上記素子の空きピンと反対側をオープンもしくはグランドまたは電源に接続したことを特徴とする高速通信用プリント配線基板。
- 高周波信号を伝送する第一の信号線路を有する第一のプリント基板、この第一のプリント基板の上記第一の信号線路に接続され、高周波信号を伝送する第二の信号線路を有する第二のプリント基板、及び多ピンを有し、上記第一の信号線路及び第二の信号線路を上記ピンによって接続するように、上記第一のプリント基板及び第二のプリント基板間に配置されたコネクタを備え、上記コネクタの上記第一の信号線路及び第二の信号線路を接続しない空きピンの一端同士を接続すると共に上記空きピンの他端に損失を与える素子を接続し、上記素子の空きピンと反対側をオープンもしくはグランドまたは電源に接続したことを特徴とする高速通信用プリント配線基板。
- 高周波信号を伝送する第一の信号線路を有する第一のプリント基板、この第一のプリント基板の上記第一の信号線路に接続され、高周波信号を伝送する第二の信号線路を有する第二のプリント基板、及び多ピンを有し、上記第一の信号線路及び第二の信号線路を上記ピンによって接続するように、上記第一のプリント基板及び第二のプリント基板間に配置されたコネクタを備え、上記コネクタの上記第一の信号線路及び第二の信号線路を接続しない空きピンをデイジーチェイン接続し、上記デイジーチェイン接続の両端に配置された空きピンに損失を与える素子を接続し、上記素子の空きピンと反対側をオープンもしくはグランドまたは電源に接続したことを特徴とする高速通信用プリント配線基板。
- 高周波信号を伝送する第一の信号線路を有する第一のプリント基板、この第一のプリント基板の上記第一の信号線路に接続され、高周波信号を伝送する第二の信号線路を有する第二のプリント基板、及び多ピンを有し、上記第一の信号線路及び第二の信号線路を上記ピンによって接続するように、上記第一のプリント基板及び第二のプリント基板間に配置されたコネクタを備え、上記コネクタの上記第一の信号線路及び第二の信号線路を接続しない空きピンの一端同士及び多端同士を接続すると共に上記一端同士及び多端同士を接続した線路に損失を与える素子を接続したことを特徴とする高速通信用プリント配線基板。
- 上記損失を与える素子は、抵抗部品、基板内蔵抵抗、印刷抵抗、高抵抗線路、比較的長い線路、コンデンサ素子及びインダクタンス素子の内の少なくとも一つを含むことを特徴とする請求項４〜請求項７のいずれかに記載の高速通信用プリント配線基板。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003061818A JP4233360B2 (ja) | 2003-03-07 | 2003-03-07 | 高速通信用プリント配線基板 |
| US10/639,464 US7151675B2 (en) | 2003-03-07 | 2003-08-13 | Printed-circuit board for high-speed communication |
| CNB031587941A CN1271898C (zh) | 2003-03-07 | 2003-09-24 | 高速通信用印刷布线基板 |
| EP03028597A EP1458225B1 (en) | 2003-03-07 | 2003-12-11 | Printed-circuit board for high-speed communication |
| DE60311765T DE60311765T2 (de) | 2003-03-07 | 2003-12-11 | Leiterplatte für Hochgeschwindigkeitskommunikation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003061818A JP4233360B2 (ja) | 2003-03-07 | 2003-03-07 | 高速通信用プリント配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004273725A JP2004273725A (ja) | 2004-09-30 |
| JP4233360B2 true JP4233360B2 (ja) | 2009-03-04 |
Family
ID=32767880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003061818A Expired - Fee Related JP4233360B2 (ja) | 2003-03-07 | 2003-03-07 | 高速通信用プリント配線基板 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7151675B2 (ja) |
| EP (1) | EP1458225B1 (ja) |
| JP (1) | JP4233360B2 (ja) |
| CN (1) | CN1271898C (ja) |
| DE (1) | DE60311765T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9013450B1 (en) * | 2003-11-03 | 2015-04-21 | Imaging Systems Technology, Inc. | IR touch |
| JP4186972B2 (ja) * | 2005-09-28 | 2008-11-26 | 松下電器産業株式会社 | 基板間接続用シート状デバイスおよび接続構造体 |
| JP4860990B2 (ja) * | 2005-11-29 | 2012-01-25 | キヤノン株式会社 | 回路接続構造およびプリント回路板 |
| WO2009022374A1 (ja) * | 2007-08-10 | 2009-02-19 | Fujitsu Access Limited | ｘＤＳＬ通信システム |
| JP2020178967A (ja) * | 2019-04-26 | 2020-11-05 | 株式会社三共 | 遊技機 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3237968B2 (ja) * | 1993-08-18 | 2001-12-10 | 富士通株式会社 | 半導体素子モジュール |
| US5530623A (en) * | 1993-11-19 | 1996-06-25 | Ncr Corporation | High speed memory packaging scheme |
| JP2882266B2 (ja) * | 1993-12-28 | 1999-04-12 | 株式会社日立製作所 | 信号伝送装置及び回路ブロック |
| JP3407469B2 (ja) * | 1995-04-17 | 2003-05-19 | 株式会社日立製作所 | 情報処置装置 |
| US5734208A (en) * | 1996-06-14 | 1998-03-31 | Dell Usa, L.P. | Dynamic termination for signal buses going to a connector |
| US6219733B1 (en) | 1998-08-26 | 2001-04-17 | International Business Machines Corporation | Transmission line loop |
| US6115278A (en) * | 1999-02-09 | 2000-09-05 | Silicon Graphics, Inc. | Memory system with switching for data isolation |
| JP3621608B2 (ja) | 1999-07-28 | 2005-02-16 | ケル株式会社 | マザーボード |
| US6308232B1 (en) * | 1999-09-01 | 2001-10-23 | Rambus Inc. | Electronically moveable terminator and method for using same in a memory system |
| US6496380B1 (en) | 2000-08-24 | 2002-12-17 | High Connection Density, Inc. | High capacity memory module with high electrical design margins |
| US6674648B2 (en) * | 2001-07-23 | 2004-01-06 | Intel Corporation | Termination cards and systems therefore |
-
2003
- 2003-03-07 JP JP2003061818A patent/JP4233360B2/ja not_active Expired - Fee Related
- 2003-08-13 US US10/639,464 patent/US7151675B2/en not_active Expired - Fee Related
- 2003-09-24 CN CNB031587941A patent/CN1271898C/zh not_active Expired - Fee Related
- 2003-12-11 EP EP03028597A patent/EP1458225B1/en not_active Expired - Lifetime
- 2003-12-11 DE DE60311765T patent/DE60311765T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1458225A3 (en) | 2005-10-26 |
| CN1527652A (zh) | 2004-09-08 |
| EP1458225A2 (en) | 2004-09-15 |
| EP1458225B1 (en) | 2007-02-14 |
| US7151675B2 (en) | 2006-12-19 |
| CN1271898C (zh) | 2006-08-23 |
| DE60311765D1 (de) | 2007-03-29 |
| US20050174747A1 (en) | 2005-08-11 |
| DE60311765T2 (de) | 2007-10-31 |
| JP2004273725A (ja) | 2004-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7446624B2 (en) | Transmission line and wiring forming method | |
| JP4545391B2 (ja) | 高周波雑音を減少させるデータバス構造を有する半導体メモリ装置 | |
| US7535321B1 (en) | Method and apparatus for a printed circuit board (PCB) embedded filter | |
| US20030180011A1 (en) | Apparatus for enhancing impedance-matching in a high-speed data communications system | |
| KR20020031806A (ko) | 복수의 인쇄회로기판이 상호 직렬 접속된 메모리 모듈 | |
| JP5582248B2 (ja) | 伝送システムとバックプレーンシステム構築方法 | |
| JP2002530001A (ja) | バススルー終端回路 | |
| JPH11177189A (ja) | プリント基板上配線の終端構造 | |
| GB2318923A (en) | Impedance matched adaptor | |
| JP4233360B2 (ja) | 高速通信用プリント配線基板 | |
| US6449166B1 (en) | High capacity memory module with higher density and improved manufacturability | |
| US6515501B2 (en) | Signal buffers for printed circuit boards | |
| JP2004153626A (ja) | センタタップ終端回路及びセンタタップ終端回路を有するプリント配線板 | |
| US20070093080A1 (en) | Pin contact with direct in-line connection to equalization component | |
| JP2008041287A (ja) | 分岐コネクタ | |
| JP2004165200A (ja) | プリント基板 | |
| JP5561428B2 (ja) | 伝送システムとバックプレーンシステム構築方法 | |
| US10111317B2 (en) | Printed circuit board for transmitting digital signals | |
| US5880657A (en) | Printed wiring board modified gull wing signal lead connection | |
| JP4112498B2 (ja) | 信号中継装置 | |
| JP2003283072A (ja) | プリント配線板ユニット | |
| JP4699958B2 (ja) | 分岐コネクタ | |
| US5400222A (en) | L Connectors for an extensible computer bus | |
| CN113994549B (zh) | 针对ieee标准802.3bt标准的堆叠多端口10gbase-t中跨pse | |
| US6788135B1 (en) | Terminating pathway for a clock signal |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081202 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081209 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131219 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |