JP7456516B2 - 信号電源分離回路が構成される多層回路基板 - Google Patents

Description

本発明は、マイクロストリップラインに形成される実装パッドおよび電源間にチップインダクタが実装されて信号電源分離回路が構成される多層回路基板に関するものである。

従来、マイクロストリップラインが形成されるこの種の多層回路基板として、例えば、特許文献１に開示された多層基板がある。この多層基板では、マイクロストリップ線路に部品を接続するための半田付けランドパターンを設けた場合、半田付けランドパターンの部分の内層アースパターンを除いて、下層アースパターンがマイクロストリップ線路のアースパターンとされる。これにより、半田付けランドパターンの下層部における板厚が大きくなり、板厚が大きくなった分、半田付けランドパターンのパターン幅が広がっても、マイクロストリップ線路の特性インピーダンスを変えることなく、半田付けランドパターンを設けることができる。

また、従来、マイクロストリップラインが形成されるこの種の多層回路基板として、例えば、特許文献２に開示されたものもある。この多層回路基板では、誘電体の表面に形成された信号線路と、誘電体の裏面に形成された裏面グランドと、それらの間の誘電体中に形成された内層グランドにより、マイクロストリップ線路が構成されている。内層グランドには信号線路に沿ってギャップが設けられている。このギャップの幅の値を調節することにより、信号線路の幅を一定に保持したまま、マイクロストリップ線路の特性インピーダンスを変化させることができる。また、ギャップの幅の値を調節することにより、マイクロストリップ線路の特性インピーダンスを一定に保持したまま、線路幅を任意に設定することができる。

特開平３－７１７０３号公報 特開２０１４－１７１１５４号公報

マイクロストリップラインによって形成される１本の信号線に信号と直流バイアス電源とを重畳させて通信を行うＰｏＣ（Power Over Coax.）と呼ばれる伝送技術では、多層回路基板表面のマイクロストリップラインに形成される実装パッドおよび電源間にインダクタが実装されて、信号電源分離回路が構成される。マイクロストリップラインを伝搬する信号の高周波化や大電流化が進むこのＰｏＣでは、マイクロストリップラインの特性インピーダンスに高い精度が要求され、また、インダクタ部品に大電流に対応できる性能が要求される。

インダクタ部品の大電流対応性能を向上させるためには、部品を大型化する必要が生じる。しかし、インダクタ部品を大型化すると、マイクロストリップラインの線路幅に対して、部品を実装するための実装パッドも大きくなり、実装パッド部分でマイクロストリップラインの特性インピーダンス変化が大きくなる。したがって、インダクタ部品の大型化とマイクロストリップラインの特性インピーダンスの高精度化の要求とは相反するものとなる。

このため、特許文献１に開示された、半田付けランドパターンの下層の内層グランドを除去する技術と、特許文献２に開示された、内層グランドの除去されるギャップ幅を調整する技術とを組み合わせ、実装パッドの下層の内層グランドを任意の寸法で除去することにより、実装パッド部分で生じる特性インピーダンス変化を最小限に抑制する対策が考えられる。

また、ＰｏＣにおいて信号電源分離回路を構成する、Ｂｉａｓ－Ｔインダクタと呼ばれるインダクタは、その下層のグランド層との容量結合を抑制するため、一般的にその下層のグランド層が除去される対策がとられる。グランド層が除去されてインダクタのこの容量結合が抑制されることで、インダクタのインピーダンスの低下や、自己共振周波数（ＳＲＦ周波数）の低下が防げ、Ｂｉａｓ－Ｔインダクタとしての十分な特性が確保される。

したがって、実装パッド部分で生じる特性インピーダンス変化を最小限に抑制すると共に、Ｂｉａｓ－Ｔインダクタの下層グランド層との容量結合を抑制するためには、上記の各対策を組み合わせて、実装パッドおよびインダクタの両部分の下層における内層グランドを除去する必要がある。

しかしながら、このように内層グランドを除去すると、その除去パターンがマイクロストリップラインの片側に広がる形状となり、マイクロストリップラインから見て非対称に内層グランドが無い状態となる。このため、このような対策では、Ｂｉａｓ－Ｔインダクタの下層グランド層との容量結合を抑制できても、マイクロストリップラインの実装パッド部分で生じる特性インピーダンス変化を抑制することができない。

本発明はこのような課題を解消するためになされたもので、
部品実装面に形成されたマイクロストリップラインと、
マイクロストリップラインの線路幅より広い幅でマイクロストリップラインに形成される実装パッドと、
実装パッドおよび電源間に電気的に接続されて部品実装面に実装されるチップインダクタと、
部品実装面の直下に設けられる内層グランドにおけるチップインダクタの実装面直下部分に所定の面積で形成されるインダクタ特性補償部と、
インダクタ特性補償部と所定の距離をおいて実装パッド直下部分における内層グランドにインダクタ特性補償部と電気的に分離されて所定の面積で形成される信号伝送特性補償部と
を備えて、信号電源分離回路が構成される多層回路基板を構成した。

本構成によれば、マイクロストリップラインに形成される実装パッド、および、その実装パッドに接続されるチップインダクタの両部分の下層における内層グランドは、実装パッド直下部分に所定の面積で形成される信号伝送特性補償部と、チップインダクタの実装面直下部分に所定の面積で形成されるインダクタ特性補償部との間に所定の距離が空けられ、電気的に分離される。このため、信号伝送特性補償部とインダクタ特性補償部とが合体して、マイクロストリップラインの片側に広がる形状に形成されていた内層グランドの除去部は、信号伝送特性補償部が、インダクタ特性補償部から信号伝送特性の補償に影響を与えない距離離されて、マイクロストリップラインから見てその両側にほぼ等しく張り出す形状になる。

この結果、本発明によれば、チップインダクタの下層グランド層との容量結合を抑制できると共に、マイクロストリップラインの実装パッド部分で生じる特性インピーダンス変化を抑制することが可能な、信号電源分離回路が構成される多層回路基板を提供することができる。

本発明の第１の実施形態による多層回路基板を示す図である。 従来の多層回路基板の問題点を説明する図である。 第１の実施形態による多層回路基板の作用を説明する図である。 第１の実施形態による多層回路基板における信号伝送特性補償除去部とインダクタ特性補償除去部との間の距離を説明する図である。 本発明の第２の実施形態による多層回路基板を示す図である。 本発明の第３の実施形態による多層回路基板を示す図である。 第３の実施形態による多層回路基板における信号伝送特性補償除去部とマイクロストリップラインとの間の距離を説明する図である。 第３の実施形態による多層回路基板における各信号伝送特性補償除去部間の距離を説明する図である。

次に、本発明による信号電源分離回路が構成される多層回路基板を実施するための形態について、説明する。なお、以下の説明において、同一または相当する部分には同一符号を付して説明する。

図１（ａ）は、本発明の第１の実施形態による多層回路基板１の平面図、図１（ｂ）は、多層回路基板１の部品実装面１ａに実装された各部品を取り払った際に見える表層パターン図、図１（ｃ）は、部品実装面１ａの直下の多層回路基板１の内部に形成される内層グランド１ｂのパターン図である。

多層回路基板１の部品実装面１ａにはマイクロストリップライン２が形成されており、ＩＣ（高集積化回路）３、ＤＣカットコンデンサ４、チップインダクタ５ａ，５ｂ、および、チップ抵抗６ａ，６ｂが実装されている。マイクロストリップライン２の端部にはコネクタ７が設けられており、コネクタ７には図示しない同軸ケーブルが接続される。この同軸ケーブルにはＩＣ３と通信する図示しないＩＣが接続され、マイクロストリップライン２には高周波信号が伝搬する。部品実装面１ａに実装されたＩＣ３および図示しないＩＣのそれぞれの内部には、SerDes（Serializer Deserializer：サーデス）回路が通信回路として形成されている。

チップインダクタ５ａ，５ｂはＢｉａｓ－Ｔインダクタであり、配線パターン８ａで直列に接続されて、マイクロストリップライン２にシャントに接続されている。すなわち、直列接続されたチップインダクタ５ａ，５ｂの一方端はマイクロストリップライン２に接続され、他方端は配線パターン８ｂを介して図示しない回路電源に接続されている。チップ抵抗６ａ，６ｂは、配線パターン８ｃ，８ｄ，８ｅで各チップインダクタ５，５に並列に接続されている。これらチップインダクタ５ａ，５ｂおよびチップ抵抗６ａ，６ｂの組は１組や、３組以上のこともあり、また、チップ抵抗６ａ，６ｂは実装されない場合もある。

マイクロストリップライン２を使って行われる通信には、１本のマイクロストリップライン２に信号と直流バイアス電源とを重畳させて通信を行うＰｏＣ伝送技術が使用されている。多層回路基板１には、チップインダクタ５ａ，５ｂおよびチップ抵抗６ａ，６ｂによって信号電源分離回路が構成されている。ＰｏＣ伝送技術では、マイクロストリップライン２を伝搬する信号と、マイクロストリップライン２へ供給されるＤＣ５[Ｖ]の直流バイアス電源とをこの信号電源分離回路によって分離している。

つまり、マイクロストリップライン２には、図示しないバイアス供給源から同軸ケーブルを経由し、コネクタ７を介して、直流バイアス電源が供給される。信号電源分離回路は、マイクロストリップライン２に供給された直流バイアス電源を通過させて、通過させた直流バイアス電源を多層回路基板１の回路電源とさせる。また、これと共に、マイクロストリップライン２を伝搬する高周波信号の回路電源への漏れを阻止して、マイクロストリップライン２を伝搬する高周波信号に影響を与えないようにする。ＤＣカットコンデンサ４は、ＩＣ３への直流バイアス電源の通過を阻止して、マイクロストリップライン２およびＩＣ３間における高周波信号の授受を許容させる。チップインダクタ５ａ，５ｂに並列に接続されるチップ抵抗６ａ，６ｂは信号電源分離回路の共振を抑制する。

各回路部品は、図１（ｂ）に示す各実装パッドに各端子が電気的に接続されて、部品実装面１ａに実装されている。つまり、チップインダクタ５ａは、一方の端子が実装パッド５a1、他方の端子が実装パッド５a2に接続されており、チップインダクタ５ｂは、一方の端子が実装パッド５b1、他方の端子が実装パッド５b2に接続されている。したがって、直列接続されたチップインダクタ５ａ，５ｂは、実装パッド５a1および回路電源間に電気的に接続されて、部品実装面１ａに実装される。

また、チップ抵抗６ａは一方の端子が実装パッド６a1、他方の端子が実装パッド６a2に、チップ抵抗６ｂは一方の端子が実装パッド６b1、他方の端子が実装パッド６b2に接続されて、部品実装面１ａに実装される。ＩＣ３は実装パッド３ａ、コンデンサ４は実装パッド４ａ，４ｂ、コネクタ７は実装パッド７ａに各端子が接続されて、部品実装面１ａに実装される。マイクロストリップライン２上の実装パッド３ａ，４ａ，４ｂ，５a1，６a1，７ａは、マイクロストリップライン２の線路幅より広い幅でマイクロストリップライン２に形成されている。

マイクロストリップライン２上の実装パッド３ａ，４ａ，４ｂ，５a1，６a1，７ａ、並びに、チップインダクタ５ａ，５ｂおよびチップ抵抗６ａ，６ｂの直下部分の内層グランド１ｂは、図１（ｃ）に示すように、所定の面積で除去されて、次の各部が形成されている。なお、多層回路基板１の部品実装面１ａと反対の裏面にはグランドパターンが全面に形成される。

すなわち、実装パッド３ａ，４ａ，４ｂ，５a1，６a1，７ａの直下部分の内層グランド１ｂには、内層グランド１ｂが所定の面積で除去されて信号伝送特性補償除去部３a1，４a1，４b1，５a2，６a2，７a1が信号伝送特性補償部として形成されている。これら信号伝送特性補償除去部３a1，４a1，４b1，５a2，６a2，７a1の各面積は、その上層にある実装パッド３ａ，４ａ，４ｂ，５a1，６a1，７ａがマイクロストリップライン２の幅方向にそれぞれ張り出すことによって生じるマイクロストリップライン２の特性インピーダンス変化をそれぞれ抑制する所定の任意の各面積となっている。

また、チップインダクタ５ａ，５ｂおよびチップ抵抗６ａ，６ｂの部品実装面の直下部分、並びに、配線パターン８ａ～８ｅの直下部分の内層グランド１ｂには、内層グランド１ｂが所定の面積で除去されて形成された部品特性補償除去部９が部品特性補償部として形成されている。この部品特性補償除去部９は、チップインダクタ５ａ，５ｂの複数個にわたる部品実装面の直下部分の内層グランド１ｂが所定の面積で除去されてインダクタ特性補償部として形成されたインダクタ特性補償除去部と、チップ抵抗６ａ，６ｂの複数個にわたる部品実装面の直下部分の内層グランド１ｂが所定の面積で除去されて抵抗特性補償部として形成された抵抗特性補償除去部とが合体してまとめられた形状となっている。インダクタ特性補償除去部の面積は、その上層にあるチップインダクタ５ａ，５ｂと内層グランド１ｂとの容量結合を抑制する所定の任意の面積となっている。また、抵抗特性補償除去部の面積は、その上層にあるチップ抵抗６ａ，６ｂと内層グランド１ｂとの容量結合を抑制する所定の任意の面積となっている。

また、部品特性補償除去部９は、チップインダクタ５ａが接続される実装パッド５a1の信号伝送特性補償除去部５a2とインダクタ特性補償除去部とが所定の距離Ｄ１をおいて互いに電気的に分離されると共に、チップ抵抗６ａが接続される実装パッド６a1の信号伝送特性補償除去部６a2と抵抗特性補償除去部とが所定の距離Ｄ２をおいて電気的に分離されて、形成される。所定の距離Ｄ１は、部品特性補償除去部９を形成するインダクタ特性補償除去部が、信号伝送特性補償除去部５a2によるマイクロストリップライン２の特性インピーダンスの補償に影響を与えない任意の距離に設定される。所定の距離Ｄ２は、部品特性補償除去部９を形成する抵抗特性補償除去部が、信号伝送特性補償除去部６a2によるマイクロストリップライン２の特性インピーダンスの補償に影響を与えない任意の距離に設定される。

上記の構成をした本実施形態による多層回路基板１に対して、相反するインダクタ部品の大型化とマイクロストリップラインの特性インピーダンスの高精度化の要求とに対応するため、従来、前述したように、特許文献１に開示された、半田付けランドパターンの下層の内層グランドを除去する技術と、特許文献２に開示された、内層グランドの除去されるギャップ幅を調整する技術とを組み合わせ、実装パッドの下層の内層グランドを任意の寸法で除去することにより、実装パッド部分で生じる特性インピーダンス変化を最小限に抑制する対策が考えられた。

すなわち、特許文献１に開示された技術では、図２（ａ）に示すように、多層回路基板の部品実装面１１に形成されたマイクロストリップライン１２に半田付けランドパターン１３が形成される。そして、図２（ｂ）に示すように、半田付けランドパターン１３の下層における内層グランド１４に内層グランド除去部１５が形成される。

また、図２（ｃ）に示すように、多層回路基板の部品実装面１１に形成されたマイクロストリップライン１２に、例えばＢｉａｓ－Ｔインダクタ１６ａ，１６ｂ，１６ｃがシャントに接続される場合、図２（ｄ）に示すように、部品実装面１１には、Ｂｉａｓ－Ｔインダクタ１６ａ，１６ｂ，１６ｃを部品実装面１１に実装するための実装パッド１６a1，１６a2，１６b1，１６b2，１６c1，１６c2が形成される。そして、Ｂｉａｓ－Ｔインダクタ１６ａ，１６ｂ，１６ｃとその下層の内層グランド１４との容量結合を抑制するため、図２（ｅ）に示すように、Ｂｉａｓ－Ｔインダクタ１６ａ，１６ｂ，１６ｃの部品実装面下層における内層グランド１４に内層グランド除去部１７が形成される。

特許文献１に開示されたマイクロストリップライン１２の特性インピーダンス変化を抑制する上記の技術と、特許文献２に開示された、内層グランド１４の除去されるギャップ幅ａ（図２（ｂ）参照）を調整する技術とを組み合わせ、半田付けランドパターン１３の下層の内層グランド１４を任意の寸法で除去して内層グランド除去部１５を形成することにより、半田付けランドパターン１３の部分で生じる特性インピーダンス変化を最小限に抑制する対策が考えられる。この対策と、内層グランド除去部１７を形成して、Ｂｉａｓ－Ｔインダクタ１６ａ，１６ｂ，１６ｃの内層グランド１４との容量結合を抑制する上記の対策とを組み合わせ、Ｂｉａｓ－Ｔインダクタ１６ａ，１６ｂ，１６ｃと、半田付けランドパターン１３（図２（ｄ）では実装パッド１６a1）との両部分の下層の内層グランド１４を図２（ｆ）に示すように除去して、内層グランド除去部１８を形成することで、相反するインダクタ部品の大型化とマイクロストリップラインの特性インピーダンスの高精度化の要求とに対応することが考えられる。

しかしながら、このように内層グランド１４を除去して内層グランド除去部１８を形成することとすると、その除去パターンが図２（ｆ）に示すようにマイクロストリップライン１２の片側に広がる形状となり、マイクロストリップライン１２から見て非対称に内層グランド１４が無い状態となる。このため、このような対策では、インダクタ１６ａ，１６ｂ，１６ｃの内層グランド１４との容量結合を抑制できても、マイクロストリップライン１２の実装パッド部分である半田付けランドパターン１３で生じる特性インピーダンス変化を抑制することができない。

しかし、本実施形態によれば、図３（ａ）に示す、部品実装面１１に形成されたマイクロストリップライン１２上の実装パッド１３下方の内層グランド１４には、図３（ｂ）に示すように、インダクタ１６ａ，１６ｂ，１６ｃの内層グランドとの容量結合を抑制する内層グランド除去部１７と所定の距離Ｄ１をおいて、マイクロストリップライン１２の特性インピーダンス変化を補償する内層グランド除去部１９が形成される。すなわち、内層グランド除去部１７と内層グランド除去部１９との間には所定幅Ｄ１の導体が存在することとなり、内層グランド除去部１９はマイクロストリップライン１２から見てその両側にほぼ等しく張り出す形状になる。

図３（ｃ）に示すように、図２（ｆ）に示した形状をした内層グランド除去部１８が内層グランド１４に形成される場合には、同軸ケーブルを経由してコネクタ７（図１（ａ）参照）を介し、マイクロストリップライン１２を伝搬してＩＣ３に戻ってくる高周波信号のリターン電流Ｉ１，Ｉ２は、内層グランド除去部１８の下方に偏って流れる。このため、内層グランド除去部１８の図で下方における内層グランド１４を流れるリターン電流Ｉ１，Ｉ２の電流密度が高くなってノイズ源となり、マイクロストリップライン１２の特性インピーダンスに悪影響を与える。

一方で、図３（ｂ）に示すように、内層グランド除去部１９が内層グランド除去部１７から所定距離Ｄ１離れて内層グランド１４に形成される場合には、図３（ｄ）に示すように、ＩＣ３に戻ってくる高周波信号のリターン電流Ｉ１，Ｉ２は、内層グランド除去部１９の両側を均等に流れる。このため、リターン電流Ｉ１，Ｉ２によるノイズがマイクロストリップライン１２の特性インピーダンスに与える影響が抑制される。

このように、上述した本実施形態の多層回路基板１によれば、図１に示すように、マイクロストリップライン２に形成される実装パッド５a1、および、その実装パッド５a1に接続されるチップインダクタ５ａ，５ｂの両部分の下層における内層グランド１ｂは、実装パッド５a1の直下部分が所定の面積で除去されて形成される信号伝送特性補償除去部５a2と、チップインダクタ５ａ，５ｂの実装面直下部分が所定の面積で除去されて形成されるインダクタ特性補償除去部とに分けられて、除去される。そして、信号伝送特性補償除去部５a2とインダクタ特性補償除去部とは、それらの間に所定の距離Ｄ１が空けられ、電気的に分離される。このため、図２（ｆ）に示すように、信号伝送特性補償除去部である内層グランド除去部１５とインダクタ特性補償除去部である内層グランド除去部１７とが合体して、マイクロストリップライン１２の片側に広がる形状に形成されていた内層グランド除去部１８は、本実施形態では、図１（ｃ）に示すように、信号伝送特性補償除去部５a2が、部品特性補償除去部９を形成するインダクタ特性補償除去部から信号伝送特性の補償に影響を与えない距離Ｄ１離される。そして、信号伝送特性補償除去部５a2は、マイクロストリップライン２から見てその両側にほぼ等しく張り出す形状になる。この結果、チップインダクタ５ａ，５ｂの内層グランド１ｂとの容量結合を抑制できると共に、マイクロストリップライン２の実装パッド５a1の部分で生じる特性インピーダンス変化を抑制することが可能な、信号電源分離回路が構成される多層回路基板１を提供することができる。

また、本実施形態の多層回路基板１では、チップインダクタ５ａ，５ｂが部品実装面１ａにおいて実装パッド５a1および回路電源間に複数個直列に設けられるが、インダクタ特性補償除去部は、チップインダクタ５ａ，５ｂの複数個にわたる実装面直下の内層グランド１ｂが所定の面積で除去されて形成される。このため、複数個のチップインダクタ５ａ，５ｂの下層の内層グランド１ｂとの容量結合を抑制できると共に、マイクロストリップライン２の実装パッド５a1の部分で生じる特性インピーダンス変化を抑制することができる。

また、本実施形態の多層回路基板１では、マイクロストリップライン２が、チップインダクタ５ａの実装パッド５a1以外にも、マイクロストリップライン２の線路幅より広い幅の他の実装パッド３ａ，４ａ，４ｂ，６a1，７ａを実装パッド５a1と異なる箇所に１箇所以上有し、他の実装パッド３ａ，４ａ，４ｂ，６a1，７ａの直下部分の内層グランド１ｂが所定の面積で除去されて形成される信号伝送特性補償除去部３a1，４a1，４b1，６a2，７a1をさらに備える。本実施形態の多層回路基板１によれば、このような他の実装パッド３ａ，４ａ，４ｂ，６a1，７ａの直下部分の内層グランド１ｂにも同様な信号伝送特性補償除去部３a1，４a1，４b1，６a2，７a1をさらに備えることで、マイクロストリップライン２の全体にわたって特性インピーダンス変化が抑制される。このため、マイクロストリップライン２を含んで構成される回路全体の信号伝送特性が向上する。

また、本実施形態の多層回路基板１では、チップインダクタ５ａ，５ｂに並列に回路の共振を抑制するチップ抵抗６ａ，６ｂが接続される。また、チップ抵抗用の他の実装パッド６a1、および、その他の実装パッド６a1に接続されるチップ抵抗６ａ，６ｂの両部分の下層における内層グランド１ｂは、チップ抵抗用の他の実装パッド６a1の直下部分が所定の面積で除去されて形成される信号伝送特性補償除去部６a2と、チップ抵抗６ａ，６ｂの実装面直下部分が所定の面積で除去されて部品特性補償除去部９に形成される抵抗特性補償除去部とに分けられて、除去される。そして、信号伝送特性補償除去部６a2と抵抗特性補償除去部は、それらの間に所定の距離Ｄ２が空けられ、電気的に分離される。このため、チップ抵抗用の他の実装パッド６a1の直下における信号伝送特性補償除去部６a2は、部品特性補償除去部９に形成される抵抗特性補償除去部から信号伝送特性の補償に影響を与えない距離Ｄ２離されて、マイクロストリップライン２から見てその両側にほぼ等しく張り出す形状になる。この結果、チップ抵抗６ａ，６ｂの内層グランド１ｂとの容量結合を抑制できると共に、チップ抵抗用の他の実装パッド６a1の部分で生じるマイクロストリップライン２の特性インピーダンス変化を抑制することができる。

図４（ａ）は、マイクロストリップライン２に形成される実装パッド５a1の下層に信号伝送特性補償除去部５a2が形成された初期状態を示している。図４（ｂ）は、図４（ａ）に示す初期状態に加えて、チップインダクタ５ａ，５ｂの下層に、信号伝送特性補償除去部５a2から距離Ｄ１離れてインダクタ特性補償除去部９ａが形成された本実施形態の状態を示している。

図４（ｃ）は、図４（ｂ）におけるマイクロストリップライン２の長さを図示するように３０[ｍｍ]に設定して距離Ｄ１を変化させた際に、タイム・ドメイン・リフレクトメータ（ＴＤＲ）によってシミュレーションされるマイクロストリップライン２の特性インピーダンスのシミュレーション結果を示すグラフである。ここで、多層回路基板１における各層間に設けられる誘電体の比誘電率εｒ＝４．２５、マイクロストリップライン２の線路幅＝０．４３[ｍｍ]、実装パッド５a1の幅×長さの寸法＝０．９[ｍｍ]×２．２[ｍｍ]、インダクタ特性補償除去部９ａの幅×長さの寸法＝１．６[ｍｍ]×２．２[ｍｍ]、部品実装面１ａおよび内層グランド１ｂ間の層間厚さ＝０．０５[ｍｍ]とした。後述する各シミュレーションにおいても、同様な各寸法に設定した。

同グラフの横軸は時間[ｓ]、縦軸はマイクロストリップライン２の特性インピーダンス値[Ω]を表す。横軸の時間は、マイクロストリップライン２の延伸方向における各箇所の位置に相当しており、約２×ｅ^－１０～２．８×ｅ^－１０間は、実装パッド５a1の幅部分にほぼ相当している。また、薄墨色の太い実線で示す特性線３１は、図４（ｂ）に示すインダクタ特性補償除去部９ａが形成されていない、図４（ａ）に示す初期状態時のシミュレーション結果を表し、細い実線で示す特性線３２は、Ｄ１＝０で信号伝送特性補償除去部５a2とインダクタ特性補償除去部９ａとの間に距離が無くて一体となっている状態時のシミュレーション結果を表す。また、長い破線で示す特性線３３は、Ｄ１＝０．２[ｍｍ]のときのシミュレーション結果を表し、短い破線で示す特性線３４は、Ｄ１＝０．３[ｍｍ]のときのシミュレーション結果を表す。

同グラフの実線で示す特性線３２から、Ｄ１＝０のときには、実装パッド５a1の中央部分で特性インピーダンス値が大きく跳ね上がっていることが理解される。これは、Ｄ１＝０で、信号伝送特性補償除去部５a2とインダクタ特性補償除去部９ａとが一体となるときは、実装パッド５a1の下層の内層グランド除去部がマイクロストリップライン２から見て片側に広がった形状となるためである。また、長い破線で示す特性線３３から、Ｄ１＝０．２[ｍｍ]で、信号伝送特性補償除去部５a2がインダクタ特性補償除去部９ａから０．２[ｍｍ]離れたときには、薄墨色の太い実線で示す特性線３１で表される初期状態に対して、特性インピーダンス値が±０．５[Ω]以内の変化に収まっていることが理解される。また、短い破線で示す特性線３４から、Ｄ１＝０．３[ｍｍ]で、信号伝送特性補償除去部５a2がインダクタ特性補償除去部９ａから０．３[ｍｍ]離れたときには、太い薄墨色で示す特性線３１で表される初期状態に対して、特性インピーダンス値が一致することが理解される。

このシミュレーション結果から、信号伝送特性補償除去部５a2がインダクタ特性補償除去部９ａから０．２[ｍｍ]離れれば、実害は生じないと考えられ、０．３[ｍｍ]離れれば、信号伝送特性補償除去部５a2は隣接するインダクタ特性補償除去部９ａの影響を全く受けないことが確認された。このことは、チップ抵抗６ａ，６ｂについての信号伝送特性補償除去部６a2と抵抗特性補償除去部との関係についても、同様に考えることができる。

図５（ａ）は、本発明の第２の実施形態による多層回路基板１Ａにおける、チップインダクタ５，５の部分の平面図、図５（ｂ）は、チップインダクタ５，５の実装面直下の多層回路基板１Ａの内部に形成される内層グランド１ｂのパターン図である。この他の実施形態による多層回路基板１Ａでは、上記の第１の実施形態の構成をしたマイクロストリップライン２が多層回路基板１Ａに２本形成され、上記の第１の実施形態で説明した直列接続されたチップインダクタ５ａ，５ｂに代えて１つのインダクタ５が用いられる。各マイクロストリップライン２，２は、図１（ａ）に示すＤＣカットコンデンサ４，４を介してそれぞれＩＣ３に接続される。

本実施形態では、部品実装面１ａにおいて、チップインダクタ５，５が、並設された２本のマイクロストリップライン２，２を挟んだ両側に配置される。また、各マイクロストリップライン２，２に形成されて各チップインダクタ５，５の一端に接続される各実装パッド５a1，５a1の下層の内層グランド１ｂにおいて、各信号伝送特性補償除去部５a2，５a2は、２本のマイクロストリップライン２，２の各延伸方向Ｘにおいて並ぶ位置で、かつ、各延伸方向Ｘに直交する方向Ｙにおいて、互いに所定の距離Ｄ１離れて配置される。

図４に示したシミュレーション結果から、各信号伝送特性補償除去部５a2，５a2が所定の距離Ｄ１＝０．２[ｍｍ]離れれば、各マイクロストリップライン２，２の特性インピーダンスに実害は生じないと考えられる。また、０．３[ｍｍ]離れれば、各信号伝送特性補償除去部５a2，５a2は互いに隣接するものの影響を全く受けないものと、考えられる。このことから、距離Ｄ１は０．２[ｍｍ]以上とすることが好ましい。

この第２の実施形態による多層回路基板１Ａによれば、各マイクロストリップライン２，２のそれぞれに形成されるチップインダクタ５，５間およびマイクロストリップライン２，２間の距離を、各マイクロストリップライン２，２の特性インピーダンス変化を抑制しながら、最小に設定することができる。このため、チップインダクタ５，５間およびマイクロストリップライン２，２間の距離を詰めることができるため、多層回路基板１Ａの部品実装密度を高めて、多層回路基板１Ａの大きさを抑制することができる。

図６（ａ）は、本発明の第３の実施形態による多層回路基板１Ｂにおける、チップインダクタ５，５の部分の平面図、図６（ｂ）は、チップインダクタ５，５の実装面直下の多層回路基板１Ｂの内部に形成される内層グランド１ｂのパターン図である。この第３の実施形態による多層回路基板１Ｂでも、上記の第１の実施形態の構成をしたマイクロストリップライン２が多層回路基板１Ｂに２本形成され、上記の第１の実施形態で説明した直列接続されたチップインダクタ５ａ，５ｂに代えて１つのインダクタ５が用いられる。また、各マイクロストリップライン２，２は、図１（ａ）に示すＤＣカットコンデンサ４，４を介してそれぞれＩＣ３に接続される。

本実施形態でも、部品実装面１ａにおいて、チップインダクタ５，５が、並設された２本のマイクロストリップライン２，２を挟んだ両側に配置される。また、各信号伝送特性補償除去部５a2，５a2は、各マイクロストリップライン２，２に形成されて各チップインダクタ５，５の一端に接続される各実装パッド５a1，５a1の下層において、一方の実装パッド５a1の下方に形成される一方のものが、２本のマイクロストリップライン２，２の各延伸方向Ｘにおいて他方のものから所定の距離Ｄ３離れて、他方のものと並ばない位置で、かつ、各延伸方向Ｘに直交する方向Ｙにおいて、他方の実装パッド５a1が形成される一方のマイクロストリップライン２から所定の距離Ｄ４離れて、配置される。

図７（ａ）は、図６に示した一方のマイクロストリップライン２と一方の信号伝送特性補償除去部５a2とを示す。図７（ｂ）は、マイクロストリップライン２の長さを図７（ａ）に図示するように３０[ｍｍ]に設定して、マイクロストリップライン２と信号伝送特性補償除去部５a2との間の上記距離Ｄ４を変化させた際に、タイム・ドメイン・リフレクトメータ（ＴＤＲ）によってシミュレーションされるマイクロストリップライン２の特性インピーダンスのシミュレーション結果を示すグラフである。

同グラフも、横軸は時間[ｓ]、縦軸はマイクロストリップライン２の特性インピーダンス値[Ω]を表し、横軸の時間は、マイクロストリップライン２の延伸方向における各箇所の位置に相当している。また、黒色の太い実線で示す特性線４１は、図７（ａ）に示す信号伝送特性補償除去部５a2が形成されていない初期状態時のシミュレーション結果を表し、短い破線で示す特性線４２は、Ｄ４＝０で信号伝送特性補償除去部５a2とマイクロストリップライン２との間に距離が無くて、接している状態時のシミュレーション結果を表す。また、一点鎖線で示す特性線４３はＤ４＝０．１[ｍｍ]のときのシミュレーション結果を表し、細い実線で示す特性線４４はＤ４＝０．２[ｍｍ]のとき、薄墨色の太い実線で示す特性線４５はＤ４＝０．３[ｍｍ]のとき、長い破線で示す特性線４６はＤ４＝０．７[ｍｍ]のときのシミュレーション結果を表す。

同グラフにおける黒色の太い実線で示す特性線４１および短い破線で示す特性線４２から、初期状態時およびＤ４＝０のときには、信号伝送特性補償除去部５a2の中央部分で特性インピーダンス値が大きく跳ね上がっていることが理解される。また、特性線４３，４４，４５および４６から、Ｄ４＝０．１[ｍｍ]，０．２[ｍｍ]，０．３[ｍｍ]および０．７[ｍｍ]と距離Ｄ４が大きくなるのに伴って、特性インピーダンスが初期状態時の特性線４１に近付いて行き、Ｄ４＝０．２[ｍｍ]以上で初期状態時の特性インピーダンスに対して差異が１[Ω]未満になることが理解される。このことから、距離Ｄ４は０．２[ｍｍ]以上とすることが好ましい。

図８（ａ）は、図６に示した一方のマイクロストリップライン２に形成された他方の実装パッド５a1と、その実装パッド５a1の下方に設けられた他方の信号伝送特性補償除去部５a2と、図示しない一方の実装パッド５a1の下方に設けられた一方の信号伝送特性補償除去部５a2とを示す。図８（ｂ）は、マイクロストリップライン２の長さを図８（ａ）に図示するように３０[ｍｍ]に設定して、各信号伝送特性補償除去部５a2，５a2間の上記距離Ｄ３を変化させた際に、タイム・ドメイン・リフレクトメータ（ＴＤＲ）によってシミュレーションされるマイクロストリップライン２の特性インピーダンスのシミュレーション結果を示すグラフである。

同グラフも、横軸は時間[ｓ]、縦軸はマイクロストリップライン２の特性インピーダンス値[Ω]を表し、横軸の時間は、マイクロストリップライン２の延伸方向Ｘにおける各箇所の位置に相当している。また、薄墨色の太い実線で示す特性線５１は、図８（ａ）に示す図示しない一方の実装パッド５a1の下方に設けられた一方の信号伝送特性補償除去部５a2が形成されていない初期状態時のシミュレーション結果を表し、破線で示す特性線５２は、Ｄ３＝０で各信号伝送特性補償除去部５a2，５a2間に距離が無くて、接している状態時のシミュレーション結果を表す。また、実線で示す特性線５３は、Ｄ３＝０．２[ｍｍ]のときのシミュレーション結果を表す。

同グラフにおける破線で示す特性線５２から、Ｄ３＝０のときには、各信号伝送特性補償除去部５a2，５a2間付近で、特性インピーダンス値が大きく跳ね上がっていることが理解される。また、実線で示す特性線５３から、Ｄ３＝０．２[ｍｍ]で、各信号伝送特性補償除去部５a2，５a2間が０．２[ｍｍ]離れたときには、薄墨色の太い実線で示す特性線５１で表される初期状態に対して、特性インピーダンス値がほぼ一致することが理解される。このことから、距離Ｄ３も０．２[ｍｍ]以上とすることが好ましい。

この第３の実施形態による多層回路基板１Ｂによれば、各マイクロストリップライン２，２のそれぞれに形成されるチップインダクタ５，５間の距離Ｄ３およびマイクロストリップライン２，２間の距離を、各マイクロストリップライン２，２の特性インピーダンス変化を抑制しながら、さらに縮めることができる。このため、チップインダクタ５，５間の距離Ｄ３およびマイクロストリップライン２，２間の距離をさらに詰めることができるため、多層回路基板１Ｂの部品実装密度をさらに高めて、多層回路基板１Ｂの大きさをさらに抑制することができる。

なお、上記の各実施形態の説明においては、信号伝送特性補償除去部５a2およびインダクタ特性補償除去部９aは、内層グランド１ｂが除去されて形成される場合について、説明した。しかし、信号伝送特性補償除去部５a2およびインダクタ特性補償除去部９aの両方またはいずれか一方は、層間の誘電体を挟んで導体が網目状に位置する導電メッシュが内層グランド１ｂの除去部に形成されているように、構成してもよい。また、信号伝送特性補償除去部５a2およびインダクタ特性補償除去部９aの両方またはいずれか一方は、抵抗膜が内層グランド１ｂの除去部に形成されているように、構成してもよい。また、信号伝送特性補償除去部５a2およびインダクタ特性補償除去部９aの両方またはいずれか一方は、内層グランド１ｂと絶縁された浮島状の導電体が内層グランド１ｂの除去部に部分的に１個または複数個形成されているように、構成してもよい。このような各構成によっても、各多層回路基板１，１Ａ，１Ｂは上記の実施形態と同様な作用効果を奏する。また、このような各構成によれば、さらに、図３（ｄ）を用いて説明した、リターン電流Ｉ１，Ｉ２によるノイズ問題をさらに改善させることができる。

１，１Ａ，１Ｂ…多層回路基板
１ａ…部品実装面
１ｂ…内層グランド
２…マイクロストリップライン
３…ＩＣ
３ａ，４ａ，４ｂ，５a1，６a1，７ａ…実装パッド
３a1，４a1，４b1，５a2，６a2，７a1…信号伝送特性補償除去部
４…ＤＣカットコンデンサ
５ａ，５ｂ，５…チップインダクタ
６ａ，６ｂ…チップ抵抗
７…コネクタ
８ａ，８ｂ，８ｃ，８ｄ，８ｅ…配線パターン
９…部品特性補償除去部
９ａ…インダクタ特性補償除去部

Claims (9)

1. 部品実装面に形成されたマイクロストリップラインと、
   前記マイクロストリップラインの線路幅より広い幅で前記マイクロストリップラインに形成される実装パッドと、
   前記実装パッドおよび電源間に電気的に接続されて前記部品実装面に実装されるチップインダクタと、
   前記部品実装面の直下に設けられる内層グランドにおける前記チップインダクタの実装面直下部分に所定の面積で形成されるインダクタ特性補償部と、
   前記インダクタ特性補償部と所定の距離をおいて前記実装パッド直下部分における前記内層グランドに前記インダクタ特性補償部と電気的に分離されて所定の面積で形成される信号伝送特性補償部と
   を備えて信号電源分離回路が構成される多層回路基板。
2. 前記チップインダクタは前記部品実装面において前記実装パッドおよび電源間に複数個直列に設けられ、
   前記インダクタ特性補償部は、前記チップインダクタの複数個にわたる実装面直下の前記内層グランドに所定の面積で形成されることを特徴とする請求項１に記載の多層回路基板。
3. 前記マイクロストリップラインは、前記実装パッド以外にも前記マイクロストリップラインの線路幅より広い幅の他の実装パッドを前記実装パッドと異なる箇所に１箇所以上有し、
   前記他の実装パッド直下部分の前記内層グランドに所定の面積で形成される信号伝送特性補償部をさらに備える
   ことを特徴とする請求項１または請求項２に記載の多層回路基板。
4. チップ抵抗用の前記他の実装パッドに一方の端子が接続されて前記チップインダクタに並列に前記部品実装面に実装されるチップ抵抗と、
   前記チップ抵抗の実装面直下の前記内層グランドに所定の面積で形成される抵抗特性補償部とを備え、
   チップ抵抗用の前記信号伝送特性補償部は、前記抵抗特性補償部と所定の距離をおいてチップ抵抗用の前記他の実装パッド直下部分における前記内層グランドに前記抵抗特性補償部と電気的に分離されて所定の面積で形成される
   ことを特徴とする請求項３に記載の多層回路基板。
5. 前記チップインダクタは並設された２本の前記マイクロストリップラインを挟んだ両側に配置され、
   前記信号伝送特性補償部は、各前記マイクロストリップラインに形成されて各前記チップインダクタの一端に接続される各前記実装パッドの下層において、２本の前記マイクロストリップラインの各延伸方向において並ぶ位置で、かつ、前記各延伸方向に直交する方向において互いに所定の距離離れて配置される
   ことを特徴とする請求項１から請求項４のいずれか１項に記載の多層回路基板。
6. 前記チップインダクタは並設された２本の前記マイクロストリップラインを挟んだ両側に配置され、
   前記信号伝送特性補償部は、各前記マイクロストリップラインに形成されて各前記チップインダクタの一端に接続される各前記実装パッドの下層において、一方の前記実装パッドの下方に形成される一方のものが、２本の前記マイクロストリップラインの各延伸方向において他方のものから所定の距離離れて他方のものと並ばない位置で、かつ、前記各延伸方向に直交する方向において他方の前記実装パッドが形成される一方の前記マイクロストリップラインから所定の距離離れて配置される
   ことを特徴とする請求項１から請求項４のいずれか１項に記載の多層回路基板。
7. 前記信号伝送特性補償部および前記インダクタ特性補償部の両方またはいずれか一方は、誘電体を挟んで導体が網目状に位置する導電メッシュが形成されていることを特徴とする請求項１から請求項６のいずれか１項に記載の多層回路基板。
8. 前記信号伝送特性補償部および前記インダクタ特性補償部の両方またはいずれか一方は、抵抗膜が形成されていることを特徴とする請求項１から請求項６のいずれか１項に記載の多層回路基板。
9. 前記信号伝送特性補償部および前記インダクタ特性補償部の両方またはいずれか一方は、前記内層グランドと絶縁された浮島状の導電体が部分的に１個または複数個形成されていることを特徴とする請求項１から請求項６のいずれか１項に記載の多層回路基板。

Images