JPS6336350A - Ｃｍｏｓインタフエ−スのラツチアツプ防止回路 - Google Patents
Ｃｍｏｓインタフエ−スのラツチアツプ防止回路Info
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- JPS6336350A JPS6336350A JP61177783A JP17778386A JPS6336350A JP S6336350 A JPS6336350 A JP S6336350A JP 61177783 A JP61177783 A JP 61177783A JP 17778386 A JP17778386 A JP 17778386A JP S6336350 A JPS6336350 A JP S6336350A
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- electronic control
- cmos
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- latch
- cmos interface
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- 230000002265 prevention Effects 0.000 claims description 14
- 230000005856 abnormality Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、各種電子制御装置に通用されるＣＭＯＳデ
バイスによって構成されるインタフェースの保護回路に
係り、特に複数の電子制御装置のバス接続を相互に行う
ＣＭＯＳインタフェースのラッチアップ防止回路に関す
る。
バイスによって構成されるインタフェースの保護回路に
係り、特に複数の電子制御装置のバス接続を相互に行う
ＣＭＯＳインタフェースのラッチアップ防止回路に関す
る。
今日、各種シーケンス制御装置の大形化、処理データの
多量化、管理効率の向上環の要求に対し、コンピュータ
の発達に伴い、従来困難とされた複数の電子制御装置相
互間の結合を行ってトータル的システム構成が可能とな
ると共に、複数の電子制御装置間のデータを高速で転送
することも可能となった。
多量化、管理効率の向上環の要求に対し、コンピュータ
の発達に伴い、従来困難とされた複数の電子制御装置相
互間の結合を行ってトータル的システム構成が可能とな
ると共に、複数の電子制御装置間のデータを高速で転送
することも可能となった。
第２図は、複数の電子制御装置を結合して構成した、例
えばシーケンス制御系を示すものである。参照符号１０
，１２，１４．１６はそれぞれ独立してデータ処理機能
を有する電子制御装置を示す。そして、これらの電子制
御装置１０〜１６は、半導体デバイスからなるインタフ
ェース１８が設けられ、これらインタフェース１日を介
して各電子制御装置相互間のバス接続が行われている。
えばシーケンス制御系を示すものである。参照符号１０
，１２，１４．１６はそれぞれ独立してデータ処理機能
を有する電子制御装置を示す。そして、これらの電子制
御装置１０〜１６は、半導体デバイスからなるインタフ
ェース１８が設けられ、これらインタフェース１日を介
して各電子制御装置相互間のバス接続が行われている。
しかるに、従来このインタフェース１８には、ＴＴ Ｌ
（Ｔｒａｎｓｉｓｔｏｒ ＴｒａｎｓｉｓｔｏｒＬｏ
ｇｉｃ ）によって構成されるのが一般的である。
（Ｔｒａｎｓｉｓｔｏｒ ＴｒａｎｓｉｓｔｏｒＬｏ
ｇｉｃ ）によって構成されるのが一般的である。
しかしながら、このＴＴＬ構成によるインタフェースの
場合、消費電力が大きく、またトランジスタのスレッシ
ュホールド電圧が０．８〜１．５■と低いために、雑音
余裕度が小さいという難点がある。このような観点から
、消費電力が格段に小さく、スレッシュホールド電圧も
動作電圧の約半分となり、動作電圧範囲が約３〜１８Ｖ
と広範囲なＣＭＯＳデバイスを使用したインタフェース
が好適に採用されるようになった。
場合、消費電力が大きく、またトランジスタのスレッシ
ュホールド電圧が０．８〜１．５■と低いために、雑音
余裕度が小さいという難点がある。このような観点から
、消費電力が格段に小さく、スレッシュホールド電圧も
動作電圧の約半分となり、動作電圧範囲が約３〜１８Ｖ
と広範囲なＣＭＯＳデバイスを使用したインタフェース
が好適に採用されるようになった。
しかしながら、前述したような優れた特性を有するＣＭ
ＯＳデバイスは、使用上において次のような弱点を備え
ている。すなわち、ＣＭＯＳデバイスは、Ｐ−ＭＯＳと
Ｎ−ＭＯＳを同一基板上に形成するという構造上、幾つ
かのトランジスタがその本体に寄生する結果となり、こ
れらトランジスタの入力端子に何らかの原因で電流が流
入したり、また前記トランジスタの出力端子からも電流
が流出したりすると、これらトランジスタが寄生発振を
誘発してＣＭＯＳデバイスの電流が流れ続けることにな
る。この現象は、ランチアンプと称され、これが一度起
生ずると、電源を遮断するか電圧を低下させない限り元
の状態に戻らない。しかも、このラッチアップ現象を放
置すると、電源と接地間に過電流が流れ続け、ＣＭＯＳ
デバイスの機能低下ないしは破損に至らしめることにな
る。
ＯＳデバイスは、使用上において次のような弱点を備え
ている。すなわち、ＣＭＯＳデバイスは、Ｐ−ＭＯＳと
Ｎ−ＭＯＳを同一基板上に形成するという構造上、幾つ
かのトランジスタがその本体に寄生する結果となり、こ
れらトランジスタの入力端子に何らかの原因で電流が流
入したり、また前記トランジスタの出力端子からも電流
が流出したりすると、これらトランジスタが寄生発振を
誘発してＣＭＯＳデバイスの電流が流れ続けることにな
る。この現象は、ランチアンプと称され、これが一度起
生ずると、電源を遮断するか電圧を低下させない限り元
の状態に戻らない。しかも、このラッチアップ現象を放
置すると、電源と接地間に過電流が流れ続け、ＣＭＯＳ
デバイスの機能低下ないしは破損に至らしめることにな
る。
従って、例えば第２図に示すような複数の電子制御装置
の相互間をバス接続するためにＣＭＯＳインタフェース
を使用した場合、電源電圧のオンまたはオフ動作、１台
もしくは複数台の電子制御装置のブレークダウン、もし
くは複数の電子制御装置間において電源投入が同時に行
われない時等は、ＣＭＯＳデバイスの入力端子もしくは
出力端子に電源電圧より高い電圧が誘起される機会を生
じ、電流の流入あるいは流出が発生すると前述したよう
なランチアンプ現象が発生する。
の相互間をバス接続するためにＣＭＯＳインタフェース
を使用した場合、電源電圧のオンまたはオフ動作、１台
もしくは複数台の電子制御装置のブレークダウン、もし
くは複数の電子制御装置間において電源投入が同時に行
われない時等は、ＣＭＯＳデバイスの入力端子もしくは
出力端子に電源電圧より高い電圧が誘起される機会を生
じ、電流の流入あるいは流出が発生すると前述したよう
なランチアンプ現象が発生する。
そこで、本発明の目的は、複数の電子制御装置をそれぞ
れＣＭＯＳデバイスで構成したＣＭＯＳインタフェース
を介して外部バス接続を行う電子制御システムにおいて
、電源のオンまたはオフ動作時やいずれかの電子制御装
置の故障に際し、ＣＭＯＳデバイスのラッチアンプ防止
を簡便かつ有効に行うことができるＣＭＯＳインタフェ
ースのラッチアップ防止回路を提供するにある。
れＣＭＯＳデバイスで構成したＣＭＯＳインタフェース
を介して外部バス接続を行う電子制御システムにおいて
、電源のオンまたはオフ動作時やいずれかの電子制御装
置の故障に際し、ＣＭＯＳデバイスのラッチアンプ防止
を簡便かつ有効に行うことができるＣＭＯＳインタフェ
ースのラッチアップ防止回路を提供するにある。
本発明に係るＣＭＯＳインタフェースのラッチアップ防
止回路は、複数の電子制御装置をそれぞれＣＭＯＳデバ
イスで構成したＣＭＯＳインタフェースを介して外部バ
ス接続を行う電子制御システムにおいて、相互接続され
る電子制御装置間に一方の電子制御装置の電源状態を他
方の電子制御装置へ伝送する信号ラインをそれぞれ設け
、これらの信号ラインを論理回路を介して各ＣＭＯＳイ
ンタフェースの駆動端子に接続すると共に前記各信号ラ
インを抵抗器を介して接地し、一方の電子制御装置が電
源異常の際に他方の電子制御装置のＣＭＯＳインタフェ
ースをインターロックすると同時に一方の電子制御装置
の電源を接地電位に保持するよう構成することを特徴と
する。
止回路は、複数の電子制御装置をそれぞれＣＭＯＳデバ
イスで構成したＣＭＯＳインタフェースを介して外部バ
ス接続を行う電子制御システムにおいて、相互接続され
る電子制御装置間に一方の電子制御装置の電源状態を他
方の電子制御装置へ伝送する信号ラインをそれぞれ設け
、これらの信号ラインを論理回路を介して各ＣＭＯＳイ
ンタフェースの駆動端子に接続すると共に前記各信号ラ
インを抵抗器を介して接地し、一方の電子制御装置が電
源異常の際に他方の電子制御装置のＣＭＯＳインタフェ
ースをインターロックすると同時に一方の電子制御装置
の電源を接地電位に保持するよう構成することを特徴と
する。
前記のＣＭＯＳインタフェースのラッチアップ防止回路
において、電子制御装置の相互接続を行う各ＣＭＯＳイ
ンタフェースの外部入出力端子側において、それぞれ抵
抗器を介して接地し、各電子制御装置の電源異常の際に
接地電位に保持されるよう構成する。
において、電子制御装置の相互接続を行う各ＣＭＯＳイ
ンタフェースの外部入出力端子側において、それぞれ抵
抗器を介して接地し、各電子制御装置の電源異常の際に
接地電位に保持されるよう構成する。
本発明に係るＣＭＯＳインタフェースのラッチアップ防
止回路によれば、複数の電子制御装置をそれぞれＣＭＯ
Ｓデバイスで構成したＣＭＯＳインタフェースを介して
外部バス接続を行う電子制御システムにおいて、電源の
オンまたはオフ動作時やいずれかの電子制御装置の故障
に際し、相互接続される電子制御装置のＣＭＯＳインタ
フェースに対し相互に電源の状態を伝送する信号ライン
を接続し、一方の装置の電源異常に際しこれを論理判断
して他方の装置のＣＭＯＳインタフェースのインターコ
ックを行うと共に一方のＣＭＯＳインタフェースに供給
する電源を接地電位に保持して相互にハス接続されるＣ
ＭＯＳインタフェースのラッチアップ防止を有効かつ確
実に達成することができる。
止回路によれば、複数の電子制御装置をそれぞれＣＭＯ
Ｓデバイスで構成したＣＭＯＳインタフェースを介して
外部バス接続を行う電子制御システムにおいて、電源の
オンまたはオフ動作時やいずれかの電子制御装置の故障
に際し、相互接続される電子制御装置のＣＭＯＳインタ
フェースに対し相互に電源の状態を伝送する信号ライン
を接続し、一方の装置の電源異常に際しこれを論理判断
して他方の装置のＣＭＯＳインタフェースのインターコ
ックを行うと共に一方のＣＭＯＳインタフェースに供給
する電源を接地電位に保持して相互にハス接続されるＣ
ＭＯＳインタフェースのラッチアップ防止を有効かつ確
実に達成することができる。
次に、本発明に係るＣＭＯＳインタフェースのラッチア
ップ防止回路の実施例につき添付図面を参照しながら以
下詳細に説明する。
ップ防止回路の実施例につき添付図面を参照しながら以
下詳細に説明する。
第１図は本発明ランチアンプ防止回路の一実施例を示す
ＣＭＯＳインタフェースを使用した電子制御装置の要部
結線図である。第１図において、参照符号３０．３２は
それぞれ電子制御装置、３４．３６はそれぞれＣＭＯＳ
デバイスによってバスドライバ・レシーバを構成したＣ
ＭＯＳインタフェースを示す。各ＣＭＯＳインタフェー
ス３４．３６の内部入出力端子はアドレスバス、データ
バス等の内部バス３８に接続され、外部入出力端子はＣ
ＭＯＳインタフェース３４．３６間を外部バス４０で相
互に接続される。また、前記各ＣＭＯＳインタフェース
３４゜３６には、ＣＰＵに制御される制御入力端子Ｄｉ
ＲとＣＭＯＳデバイスのインターコックを行う駆動端子
Ｇとが設けられる。
ＣＭＯＳインタフェースを使用した電子制御装置の要部
結線図である。第１図において、参照符号３０．３２は
それぞれ電子制御装置、３４．３６はそれぞれＣＭＯＳ
デバイスによってバスドライバ・レシーバを構成したＣ
ＭＯＳインタフェースを示す。各ＣＭＯＳインタフェー
ス３４．３６の内部入出力端子はアドレスバス、データ
バス等の内部バス３８に接続され、外部入出力端子はＣ
ＭＯＳインタフェース３４．３６間を外部バス４０で相
互に接続される。また、前記各ＣＭＯＳインタフェース
３４゜３６には、ＣＰＵに制御される制御入力端子Ｄｉ
ＲとＣＭＯＳデバイスのインターコックを行う駆動端子
Ｇとが設けられる。
そこで、本発明においては、前記駆動端子Ｇに対し相互
に接続される電子制御装置３０．３２の相手方の電子制
御装置の電源ＶＤＤのオンまたはオフ状態を示す信号Ｓ
１またはＳ２を伝送する信号ライン４２．４４を設け、
この信号ライン４２．４４をＡＮＤ回路４６．４８を介
して前記各ＣＭＯＳインタフェースの駆動端子Ｇに接続
する。また、前記信号ライン４２．４４は、相手方の電
子制御装置内で分岐し、それぞれ相手方の電子制御装置
に設けたＯＲ回路５２．５０を介して自己の電子制御装
置へ帰還する信号ライン５４．５６が設けられている。
に接続される電子制御装置３０．３２の相手方の電子制
御装置の電源ＶＤＤのオンまたはオフ状態を示す信号Ｓ
１またはＳ２を伝送する信号ライン４２．４４を設け、
この信号ライン４２．４４をＡＮＤ回路４６．４８を介
して前記各ＣＭＯＳインタフェースの駆動端子Ｇに接続
する。また、前記信号ライン４２．４４は、相手方の電
子制御装置内で分岐し、それぞれ相手方の電子制御装置
に設けたＯＲ回路５２．５０を介して自己の電子制御装
置へ帰還する信号ライン５４．５６が設けられている。
なお、この信号ライン５４．５６に対して、自己の電子
制御装置側には、それぞれＮＯＴ回路５８．６０を接続
し、入力された信号は一般信号として取り扱われる。
制御装置側には、それぞれＮＯＴ回路５８．６０を接続
し、入力された信号は一般信号として取り扱われる。
そして、本発明においては、前述した電子制御装置３０
．３２のＣＭＯＳインタフェース３４゜３６を相互に接
続する外部バス４０の各入出力端子位置、相手方の電子
制御装置へ自己の電子制御装置の電源ＶＤＤの状態を示
す信号を伝送する信号ライン４２．４４および帰還させ
る信号ライン５４．５６において、それぞれ数にΩ乃至
数十にΩの抵抗値を有する抵抗器Ｒを介して接地電位（
Ｖ ｓｓ）端子に接続する。なお、第１図において、参
照符号６２．６４はダイオードを示す。
．３２のＣＭＯＳインタフェース３４゜３６を相互に接
続する外部バス４０の各入出力端子位置、相手方の電子
制御装置へ自己の電子制御装置の電源ＶＤＤの状態を示
す信号を伝送する信号ライン４２．４４および帰還させ
る信号ライン５４．５６において、それぞれ数にΩ乃至
数十にΩの抵抗値を有する抵抗器Ｒを介して接地電位（
Ｖ ｓｓ）端子に接続する。なお、第１図において、参
照符号６２．６４はダイオードを示す。
次に、このように回路構成した本発明ＣＭＯＳインタフ
ェースの相互接続関係におけるラッチアップ防止回路の
動作につき説明する。
ェースの相互接続関係におけるラッチアップ防止回路の
動作につき説明する。
今、一方の電子制御装置３０の電源ＶＤＤが正常（ＯＮ
状態）であるとすれば、信号ライン４２を介して他方の
電子制御装置３２へ伝送される状態信号Ｓ、は高レベル
となってＡＮＤ回路４８へ入力される。この場合、ＡＮ
Ｄ回路４８は低レベルの場合のみ能動状態となるから、
この時にはＣＭＯＳインタフェース３６は駆動端子Ｇに
よってインターロックされることなく動作可能状態にな
る。これに対し、一方の電子制御装置３０の電源ＶＣ）
Ｄが異常（ＯＦＦ状！３）となれば、信号ライン４２を
介して他方の電子制御装置３２へ伝送される状態信号は
低レベルとなってＡＮＤ回路４８へ人力されることにな
る。この結果、ＡＮＤ回路４８でＡＮＤ条件が成立すれ
ば、ＡＮＤ回路４８は能動状態となってＣＭＯＳインタ
フェース３６の駆動端子Ｇに対しインターロック信号を
出力し、ＣＭＯＳインタフェース３６の動作をオフ状態
に保持する。この場合、信号ライン４２は抵抗器Ｒを介
して接地電位（Ｖｓｓ）に保持するため、前記一方のＣ
ＭＯＳインタフェース３４に対する電源（ＶＤＤ）入力
レベルを接地電位（Ｖｓｓ）に保持することができ、こ
れにより各ＣＭＯＳインタフェース３４．３６のラッチ
アップ防止を確実に行うことができる。また、各ＣＭＯ
Ｓインタフェース３４．３６の外部バス４０と接続され
る入出力端子位置にもそれぞれ抵抗器Ｒを介して接地電
位（Ｖｓｓ）に保持されるため、同様にラッチアップ防
止が達成される。さらに、信号ライン４４は勿論のこと
、他の信号ライン５４．５６についてもそれぞれ抵抗器
Ｒを介して接地電位（Ｖｓｓ）に保持されるよう構成さ
れているため、前記と同様にラッチアップ防止が図れる
。
状態）であるとすれば、信号ライン４２を介して他方の
電子制御装置３２へ伝送される状態信号Ｓ、は高レベル
となってＡＮＤ回路４８へ入力される。この場合、ＡＮ
Ｄ回路４８は低レベルの場合のみ能動状態となるから、
この時にはＣＭＯＳインタフェース３６は駆動端子Ｇに
よってインターロックされることなく動作可能状態にな
る。これに対し、一方の電子制御装置３０の電源ＶＣ）
Ｄが異常（ＯＦＦ状！３）となれば、信号ライン４２を
介して他方の電子制御装置３２へ伝送される状態信号は
低レベルとなってＡＮＤ回路４８へ人力されることにな
る。この結果、ＡＮＤ回路４８でＡＮＤ条件が成立すれ
ば、ＡＮＤ回路４８は能動状態となってＣＭＯＳインタ
フェース３６の駆動端子Ｇに対しインターロック信号を
出力し、ＣＭＯＳインタフェース３６の動作をオフ状態
に保持する。この場合、信号ライン４２は抵抗器Ｒを介
して接地電位（Ｖｓｓ）に保持するため、前記一方のＣ
ＭＯＳインタフェース３４に対する電源（ＶＤＤ）入力
レベルを接地電位（Ｖｓｓ）に保持することができ、こ
れにより各ＣＭＯＳインタフェース３４．３６のラッチ
アップ防止を確実に行うことができる。また、各ＣＭＯ
Ｓインタフェース３４．３６の外部バス４０と接続され
る入出力端子位置にもそれぞれ抵抗器Ｒを介して接地電
位（Ｖｓｓ）に保持されるため、同様にラッチアップ防
止が達成される。さらに、信号ライン４４は勿論のこと
、他の信号ライン５４．５６についてもそれぞれ抵抗器
Ｒを介して接地電位（Ｖｓｓ）に保持されるよう構成さ
れているため、前記と同様にラッチアップ防止が図れる
。
前述した実施例から明らかなように、本発明によれば、
ＣＭＯＳインタフェースを使用して複数の電子制御装置
のバス接続を行うシステム構成において、相互に接続さ
れる相手方のインタフェースに対し自己の電子制御装置
の電源状態を所要の信号ラインと論理回路を介して伝送
し、電源異常時には相手方のインタフェースの作動をイ
ンターロックすると共に自己のインタフェースに対して
は電源を接地電位に保持することができ、相互のＣＭＯ
Ｓインタフェースのラッチアップ防止を簡便かつ確実に
達成することができる。
ＣＭＯＳインタフェースを使用して複数の電子制御装置
のバス接続を行うシステム構成において、相互に接続さ
れる相手方のインタフェースに対し自己の電子制御装置
の電源状態を所要の信号ラインと論理回路を介して伝送
し、電源異常時には相手方のインタフェースの作動をイ
ンターロックすると共に自己のインタフェースに対して
は電源を接地電位に保持することができ、相互のＣＭＯ
Ｓインタフェースのラッチアップ防止を簡便かつ確実に
達成することができる。
さらに、本発明においては、ＣＭＯＳインタフェースの
外部バスと接続する各外部入出力端子位置等にも所要の
抵抗器を介して接地することにより、電源のオフ状態に
おいてそれぞれ前記入出力端子を接地電位に保持するこ
とができ、ラッチアップ防止を有効に達成することがで
きる。
外部バスと接続する各外部入出力端子位置等にも所要の
抵抗器を介して接地することにより、電源のオフ状態に
おいてそれぞれ前記入出力端子を接地電位に保持するこ
とができ、ラッチアップ防止を有効に達成することがで
きる。
以上、本発明の好適な実施例について説明したが、本発
明の精神を逸脱しない範囲内において種々の設計変更を
なし得ることは勿論である。
明の精神を逸脱しない範囲内において種々の設計変更を
なし得ることは勿論である。
第１図は本発明に係るＣＭＯＳインタフェースのラッチ
アップ防止回路の一実施例を示す電子制御装置間のバス
および信号系統のブロック結線図、第２図は複数の電子
制御装置のインタフェースを介してバス接続を行う系統
図である。 １０．１２．１４．１６・・・電子制御装置１８・・・
インタフェース ２０・・・へ′ス３０．３２・・・
電子制御装置 ３４．３’６・・・ＣＭＯＳインタフェース３８・・・
内部バス ４０・・・外部バス４２．４４・・・信
号ライン ４６．４８・・・ＡＮＤ回路５０．５２・・
・ＯＲ回路 ５４．５６・・・信号ライン５８．６０
・・・ＮＯＴ回路 ６２．６４・・・ダイオードＦＩＧ
、１ ｎ
アップ防止回路の一実施例を示す電子制御装置間のバス
および信号系統のブロック結線図、第２図は複数の電子
制御装置のインタフェースを介してバス接続を行う系統
図である。 １０．１２．１４．１６・・・電子制御装置１８・・・
インタフェース ２０・・・へ′ス３０．３２・・・
電子制御装置 ３４．３’６・・・ＣＭＯＳインタフェース３８・・・
内部バス ４０・・・外部バス４２．４４・・・信
号ライン ４６．４８・・・ＡＮＤ回路５０．５２・・
・ＯＲ回路 ５４．５６・・・信号ライン５８．６０
・・・ＮＯＴ回路 ６２．６４・・・ダイオードＦＩＧ
、１ ｎ
Claims (2)
- （１）複数の電子制御装置をそれぞれＣＭＯＳデバイス
で構成したＣＭＯＳインタフェースを介して外部バス接
続を行う電子制御システムにおいて、相互接続される電
子制御装置間に一方の電子制御装置の電源状態を他方の
電子制御装置へ伝送する信号ラインをそれぞれ設け、こ
れらの信号ラインを論理回路を介して各ＣＭＯＳインタ
フェースの駆動端子に接続すると共に前記各信号ライン
を抵抗器を介して接地し、一方の電子制御装置が電源異
常の際に他方の電子制御装置のＣＭＯＳインタフェース
をインターロックすると同時に一方の電子制御装置の電
源を接地電位に保持するよう構成することを特徴とする
ＣＭＯＳインタフェースのラッチアップ防止回路。 - （２）特許請求の範囲第１項記載のＣＭＯＳインタフェ
ースのラッチアップ防止回路において、電子制御装置の
相互接続を行う各ＣＭＯＳインタフェースの外部入出力
端子側において、それぞれ抵抗器を介して接地し、各電
子制御装置の電源異常の際に接地電位に保持されるよう
構成してなるＣＭＯＳインタフェースのラッチアップ防
止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61177783A JPS6336350A (ja) | 1986-07-30 | 1986-07-30 | Ｃｍｏｓインタフエ−スのラツチアツプ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61177783A JPS6336350A (ja) | 1986-07-30 | 1986-07-30 | Ｃｍｏｓインタフエ−スのラツチアツプ防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336350A true JPS6336350A (ja) | 1988-02-17 |
Family
ID=16037026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61177783A Pending JPS6336350A (ja) | 1986-07-30 | 1986-07-30 | Ｃｍｏｓインタフエ−スのラツチアツプ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336350A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036723A (ja) * | 1989-06-05 | 1991-01-14 | Fujitsu Ltd | バス制御方式 |
| JPH03116313A (ja) * | 1989-09-29 | 1991-05-17 | Toshiba Corp | 突入電流防止回路 |
| JPH06245391A (ja) * | 1993-02-15 | 1994-09-02 | Rohm Co Ltd | 電源供給システム及びそれを備えたｃｄ−ｒｏｍ |
| US9854531B2 (en) | 2016-03-14 | 2017-12-26 | Fujitsu Limited | Integrated circuit system and integrated circuit |
-
1986
- 1986-07-30 JP JP61177783A patent/JPS6336350A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036723A (ja) * | 1989-06-05 | 1991-01-14 | Fujitsu Ltd | バス制御方式 |
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