JPH09297642A - インターフェイス回路 - Google Patents
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- JPH09297642A JPH09297642A JP8111514A JP11151496A JPH09297642A JP H09297642 A JPH09297642 A JP H09297642A JP 8111514 A JP8111514 A JP 8111514A JP 11151496 A JP11151496 A JP 11151496A JP H09297642 A JPH09297642 A JP H09297642A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
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- G06F13/4086—Bus impedance matching, e.g. termination
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Abstract
(57)【要約】
【課題】 半導体装置のインターフェイス回路に関し、
データや制御情報の伝送波形上における、高速動作を妨
げるオーバーシュートや誤動作の原因となる波形歪であ
るグリッチを速やかに抑制することができるインターフ
ェイス回路を提供すること。 【解決手段】 半導体装置１３，１４間の接続に用いら
れデータや制御情報を伝送するためのバス線１１，…，
１１の電位の切り替わりを検出した際に、検出された切
り替わり方向に応じて、所定種類の電位のいずれかの電
位に所定時間だけ電気的にバス線１１，…，１１を接続
する制御を実行するように構成されている。
データや制御情報の伝送波形上における、高速動作を妨
げるオーバーシュートや誤動作の原因となる波形歪であ
るグリッチを速やかに抑制することができるインターフ
ェイス回路を提供すること。 【解決手段】 半導体装置１３，１４間の接続に用いら
れデータや制御情報を伝送するためのバス線１１，…，
１１の電位の切り替わりを検出した際に、検出された切
り替わり方向に応じて、所定種類の電位のいずれかの電
位に所定時間だけ電気的にバス線１１，…，１１を接続
する制御を実行するように構成されている。
Description
【０００１】
【発明の属する技術分野】本発明のインターフェイス回
路は、半導体装置のインターフェイス回路に関し、特
に、半導体装置とバス線とのインピーダンスのミスマッ
チが存在する場合であっても、バス線上の反射波を速や
かに抑制し、データや制御情報の伝送波形上における、
高速動作を妨げるオーバーシュートや誤動作の原因とな
る波形歪であるグリッチを速やかに抑制するインターフ
ェイス回路に関する。
路は、半導体装置のインターフェイス回路に関し、特
に、半導体装置とバス線とのインピーダンスのミスマッ
チが存在する場合であっても、バス線上の反射波を速や
かに抑制し、データや制御情報の伝送波形上における、
高速動作を妨げるオーバーシュートや誤動作の原因とな
る波形歪であるグリッチを速やかに抑制するインターフ
ェイス回路に関する。
【０００２】
【従来の技術】図１４は、半導体装置１３，１４とバス
線１１，…，１１との従来の接続技術を説明したブロッ
ク図でである。半導体装置であるＭＰＵや複数のメモリ
においては、図１５に示すように、入出力回路を介して
データの授受を行いそのデータに応じて所定の処理（例
えば、数値演算処理、データの記憶処理）を実行するコ
ア回路２０およびこのコア回路２０が外部と信号の授受
を行うための複数のボンディングパッドがＩＣチップ上
に形成されていた。更にＭＰＵや各メモリのＩＣチップ
においては、ボンディングパッド（ＭＰＵのボンディン
グワイヤのインピーダンス：Ｚ1 、各メモリのボンディ
ングワイヤのインピーダンス：Ｚ5 ）と入力端子１２と
がボンディングワイヤを用いて一対一にボンディングさ
れ一つのパッケージ内に封止されてモジュール（則ち、
ＭＰＵのチップやメモリのチップ）を構成していた。
線１１，…，１１との従来の接続技術を説明したブロッ
ク図でである。半導体装置であるＭＰＵや複数のメモリ
においては、図１５に示すように、入出力回路を介して
データの授受を行いそのデータに応じて所定の処理（例
えば、数値演算処理、データの記憶処理）を実行するコ
ア回路２０およびこのコア回路２０が外部と信号の授受
を行うための複数のボンディングパッドがＩＣチップ上
に形成されていた。更にＭＰＵや各メモリのＩＣチップ
においては、ボンディングパッド（ＭＰＵのボンディン
グワイヤのインピーダンス：Ｚ1 、各メモリのボンディ
ングワイヤのインピーダンス：Ｚ5 ）と入力端子１２と
がボンディングワイヤを用いて一対一にボンディングさ
れ一つのパッケージ内に封止されてモジュール（則ち、
ＭＰＵのチップやメモリのチップ）を構成していた。
【０００３】さらにこのようなＭＰＵのチップや各メモ
リのチップは、ＰＣボード等の基板上に形成されたモジ
ュール配線（ＭＰＵのモジュール配線のインピーダン
ス：Ｚ2 、各メモリのモジュール配線のインピーダン
ス：Ｚ4 ）を介して各々バス線１１（ＭＰＵのバス配線
１１のインピーダンス：Ｚ2 、各メモリのバス配線１１
のインピーダンス：Ｚ3 ）に接続されて電子回路を構成
していた。このようなバス線１１の代表例としては、デ
ータを伝送するためのデータバスやアドレス情報や制御
命令等の制御情報を伝送するためのコントロールバスが
ある。なお、ＭＰＵ等のデータの入出力ビット数や処理
能力に応じて、１６ビット、３２ビット、または６４ビ
ット分のバス線１１が上述のＰＣボード等の基板上に通
常形成されている。図１５では、１ビット分のバスにつ
いての電気配線を示し他のビットに対応するバス１２の
記載を省略したが、それらのバス線１１毎に、上述した
ような配線関係及びそれに伴うインピーダンスの関係が
成立することは明白である。
リのチップは、ＰＣボード等の基板上に形成されたモジ
ュール配線（ＭＰＵのモジュール配線のインピーダン
ス：Ｚ2 、各メモリのモジュール配線のインピーダン
ス：Ｚ4 ）を介して各々バス線１１（ＭＰＵのバス配線
１１のインピーダンス：Ｚ2 、各メモリのバス配線１１
のインピーダンス：Ｚ3 ）に接続されて電子回路を構成
していた。このようなバス線１１の代表例としては、デ
ータを伝送するためのデータバスやアドレス情報や制御
命令等の制御情報を伝送するためのコントロールバスが
ある。なお、ＭＰＵ等のデータの入出力ビット数や処理
能力に応じて、１６ビット、３２ビット、または６４ビ
ット分のバス線１１が上述のＰＣボード等の基板上に通
常形成されている。図１５では、１ビット分のバスにつ
いての電気配線を示し他のビットに対応するバス１２の
記載を省略したが、それらのバス線１１毎に、上述した
ような配線関係及びそれに伴うインピーダンスの関係が
成立することは明白である。
【０００４】このような従来の接続技術においては、半
導体装置（ＭＰＵのチップや各メモリ）とバス線１１，
…，１１との間に発生するインピーダンスのミスマッチ
によって、図１６に示すように、バス線１１上のデータ
や制御情報の伝送波形に装置の電源電位Ｖccを越えるよ
うなオーバーシュートや波形歪であるグリッチが発生す
るため、オーバーシュートやグリッチが減衰してバス線
１１上のデータや制御情報が確定するまでに時間を要し
ていた。このため、図１６に示すように、時間ｔ1 での
オーバーシュートを抑制してｔ2 以降の反射波の生成を
低減することが要求されていた。
導体装置（ＭＰＵのチップや各メモリ）とバス線１１，
…，１１との間に発生するインピーダンスのミスマッチ
によって、図１６に示すように、バス線１１上のデータ
や制御情報の伝送波形に装置の電源電位Ｖccを越えるよ
うなオーバーシュートや波形歪であるグリッチが発生す
るため、オーバーシュートやグリッチが減衰してバス線
１１上のデータや制御情報が確定するまでに時間を要し
ていた。このため、図１６に示すように、時間ｔ1 での
オーバーシュートを抑制してｔ2 以降の反射波の生成を
低減することが要求されていた。
【０００５】そこで、このようなオーバーシュートやグ
リッチを短時間で減衰させるために、ＭＰＵのチップや
メモリのチップとバス線１１との間にフィルタを設けた
り、またオーバーシュートやグリッチをカットするため
の所定段数のゲート回路を入出力回路に設けていた。
リッチを短時間で減衰させるために、ＭＰＵのチップや
メモリのチップとバス線１１との間にフィルタを設けた
り、またオーバーシュートやグリッチをカットするため
の所定段数のゲート回路を入出力回路に設けていた。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
接続技術において、データや制御情報の伝送波形のオー
バーシュートやグリッチを抑制するために上述のフィル
タやゲート回路を設けることは、バス線１１における信
号の切り替わりの短周期化や半導体装置の高速動作化を
妨げ、更に余分な素子および回路の追加およびそれに伴
う電力消費量の増加をもたらすという問題点があった。
また、種々の半導体装置およびそれを接続するバス線１
１毎に十分に満足のいくフィルタやゲート回路を個々に
設けることは、煩雑な設計を要し、るという問題点もあ
った。
接続技術において、データや制御情報の伝送波形のオー
バーシュートやグリッチを抑制するために上述のフィル
タやゲート回路を設けることは、バス線１１における信
号の切り替わりの短周期化や半導体装置の高速動作化を
妨げ、更に余分な素子および回路の追加およびそれに伴
う電力消費量の増加をもたらすという問題点があった。
また、種々の半導体装置およびそれを接続するバス線１
１毎に十分に満足のいくフィルタやゲート回路を個々に
設けることは、煩雑な設計を要し、るという問題点もあ
った。
【０００７】本発明は、このような従来の問題点に着目
してなされたもので、データや制御情報の伝送波形上に
おける、高速動作を妨げるオーバーシュートや誤動作の
原因となる波形歪であるグリッチを速やかに抑制するこ
とができるインターフェイス回路を提供することを目的
としている。
してなされたもので、データや制御情報の伝送波形上に
おける、高速動作を妨げるオーバーシュートや誤動作の
原因となる波形歪であるグリッチを速やかに抑制するこ
とができるインターフェイス回路を提供することを目的
としている。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、半導体装置（１３，１４）間の接続に用いられデー
タや制御情報を伝送するためのバス線（１１，…，１
１）の電位の切り替わりを検出した際に、検出された切
り替わり方向に応じて、所定種類の電位のいずれかの電
位に所定時間だけ電気的にバス線（１１，…，１１）を
接続する制御を実行するように構成されていることを特
徴とするインターフェイス回路（１０）である。
は、半導体装置（１３，１４）間の接続に用いられデー
タや制御情報を伝送するためのバス線（１１，…，１
１）の電位の切り替わりを検出した際に、検出された切
り替わり方向に応じて、所定種類の電位のいずれかの電
位に所定時間だけ電気的にバス線（１１，…，１１）を
接続する制御を実行するように構成されていることを特
徴とするインターフェイス回路（１０）である。
【０００９】これにより、半導体装置（１３，１４）と
バス線（１１，…，１１）とのインピーダンスのミスマ
ッチが存在する場合であっても、バス線（１１，…，１
１）における反射波を速やかに抑制することが可能とな
り、データや制御情報の伝送波形上における、高速動作
を妨げるオーバーシュートや誤動作の原因となる波形歪
であるグリッチを速やかに抑制してこれらの影響を低減
することができる。その結果、バス線（１１，…，１
１）における信号の切り替わりの周期が短くでき、半導
体装置（１３，１４）の高速動作が可能となり、さらに
半導体装置（１３，１４）の誤動作を防止できる。
バス線（１１，…，１１）とのインピーダンスのミスマ
ッチが存在する場合であっても、バス線（１１，…，１
１）における反射波を速やかに抑制することが可能とな
り、データや制御情報の伝送波形上における、高速動作
を妨げるオーバーシュートや誤動作の原因となる波形歪
であるグリッチを速やかに抑制してこれらの影響を低減
することができる。その結果、バス線（１１，…，１
１）における信号の切り替わりの周期が短くでき、半導
体装置（１３，１４）の高速動作が可能となり、さらに
半導体装置（１３，１４）の誤動作を防止できる。
【００１０】請求項２に記載の発明は、請求項２に記載
のインターフェイス回路（１０）において、半導体装置
（１３，１４）間の接続に用いられデータや制御情報を
伝送するためのバス線（１１，…，１１）の電位の切り
替わりを検出し、当該切り替わりの方向に応じた検出信
号（１２０ａ）を生成する入力レベル検出手段（１２
０）と、前記所定種類の電位を生成する電位安定手段
（１４０）と、前記検出信号（１２０ａ）に応じて、バ
ス線（１１，…，１１）の電位を前記所定種類の電位の
いずれに安定させるかを決定し、バス線（１１，…，１
１）と当該決定された電位とを前記所定時間だけ電気的
に接続するための制御信号（１３０ａ）を生成する制御
手段（１３０）と、前記制御信号（１３０ａ）に応じ
て、当該制御信号（１３０ａ）に応じた電位とバス線
（１１，…，１１）との電気的な接続を前記所定時間だ
け実行するためのスイッチ手段（１１０）と、を備えて
成ることを特徴とするインターフェイス回路（１０）で
ある。
のインターフェイス回路（１０）において、半導体装置
（１３，１４）間の接続に用いられデータや制御情報を
伝送するためのバス線（１１，…，１１）の電位の切り
替わりを検出し、当該切り替わりの方向に応じた検出信
号（１２０ａ）を生成する入力レベル検出手段（１２
０）と、前記所定種類の電位を生成する電位安定手段
（１４０）と、前記検出信号（１２０ａ）に応じて、バ
ス線（１１，…，１１）の電位を前記所定種類の電位の
いずれに安定させるかを決定し、バス線（１１，…，１
１）と当該決定された電位とを前記所定時間だけ電気的
に接続するための制御信号（１３０ａ）を生成する制御
手段（１３０）と、前記制御信号（１３０ａ）に応じ
て、当該制御信号（１３０ａ）に応じた電位とバス線
（１１，…，１１）との電気的な接続を前記所定時間だ
け実行するためのスイッチ手段（１１０）と、を備えて
成ることを特徴とするインターフェイス回路（１０）で
ある。
【００１１】このような所定種類の電位を用いることに
より、半導体装置（１３，１４）とバス線（１１，…，
１１）とのインピーダンスのミスマッチが存在する場合
であっても、バス線（１１，…，１１）における反射波
を更に速やかに抑制することが可能となり、データや制
御情報の伝送波形上における、高速動作を妨げるオーバ
ーシュートや誤動作の原因となる波形歪であるグリッチ
を更に速やかに抑制してこれらの影響を低減することが
できる。その結果、バス線（１１，…，１１）における
信号の切り替わりの周期が短くでき、半導体装置（１
３，１４）の高速動作が可能となり、さらに半導体装置
（１３，１４）の誤動作を防止できる。
より、半導体装置（１３，１４）とバス線（１１，…，
１１）とのインピーダンスのミスマッチが存在する場合
であっても、バス線（１１，…，１１）における反射波
を更に速やかに抑制することが可能となり、データや制
御情報の伝送波形上における、高速動作を妨げるオーバ
ーシュートや誤動作の原因となる波形歪であるグリッチ
を更に速やかに抑制してこれらの影響を低減することが
できる。その結果、バス線（１１，…，１１）における
信号の切り替わりの周期が短くでき、半導体装置（１
３，１４）の高速動作が可能となり、さらに半導体装置
（１３，１４）の誤動作を防止できる。
【００１２】請求項３に記載の発明は、請求項２に記載
の所定種類の電位は、半導体装置（１３，１４）の少な
くとも一種類の電源電位（Ｖcc）、当該電源電位（Ｖc
c）に接続されたコンデンサー（Ｃt ）、または当該電
源電位（Ｖcc）に接続された終端抵抗（Ｒt ）によって
生成される、ことを特徴とするインターフェイス回路
（１０）である。
の所定種類の電位は、半導体装置（１３，１４）の少な
くとも一種類の電源電位（Ｖcc）、当該電源電位（Ｖc
c）に接続されたコンデンサー（Ｃt ）、または当該電
源電位（Ｖcc）に接続された終端抵抗（Ｒt ）によって
生成される、ことを特徴とするインターフェイス回路
（１０）である。
【００１３】これにより、簡単な回路で、半導体装置
（１３，１４）とバス線（１１，…，１１）とのインピ
ーダンスのミスマッチが存在する場合であっても、バス
線（１１，…，１１）における反射波を速やかに抑制す
ることが可能となり、データや制御情報の伝送波形上に
おける、高速動作を妨げるオーバーシュートや誤動作の
原因となる波形歪であるグリッチを速やかに抑制してこ
れらの影響を低減することができる。その結果、バス線
（１１，…，１１）における信号の切り替わりの周期が
短くでき、半導体装置（１３，１４）の高速動作が可能
となり、さらに半導体装置（１３，１４）の誤動作を防
止できる。
（１３，１４）とバス線（１１，…，１１）とのインピ
ーダンスのミスマッチが存在する場合であっても、バス
線（１１，…，１１）における反射波を速やかに抑制す
ることが可能となり、データや制御情報の伝送波形上に
おける、高速動作を妨げるオーバーシュートや誤動作の
原因となる波形歪であるグリッチを速やかに抑制してこ
れらの影響を低減することができる。その結果、バス線
（１１，…，１１）における信号の切り替わりの周期が
短くでき、半導体装置（１３，１４）の高速動作が可能
となり、さらに半導体装置（１３，１４）の誤動作を防
止できる。
【００１４】請求項４に記載の発明は、請求項２または
乃至３に記載のインターフェイス回路（１０）におい
て、前記電位安定手段（１４０）は、前記所定種類の電
位として、半導体装置（１３，１４）の電源電位（Ｖc
c）及び接地電位（ＧＮＤ）を生成し、制御手段（１３
０）は、前記論理レベルの一方（Ｈｉｇｈ）への前記切
り替わりの方向を検出して生成された前記検出信号（１
２０ａ）に応じてバス線（１１，…，１１）の電位を前
記電源電位（Ｖcc）に安定させるための前記制御信号
（１３０ａ）を生成し、また前記論理レベルの他方（Ｌ
ｏｗ）への前記切り替わりの方向を検出して生成された
前記検出信号（１２０ａ）に応じてバス線（１１，…，
１１）の電位を前記接地電位（ＧＮＤ）に安定させるた
めの前記制御信号（１３０ａ）を生成し、前記スイッチ
手段（１１０）は、前記電源電位（Ｖcc）に安定させる
ための制御信号（１３０ａ）に応じて前記電源電位（Ｖ
cc）とバス線（１１，…，１１）との電気的な接続を前
記所定時間だけ実行し、また前記接地電位（ＧＮＤ）に
安定させるための制御信号（１３０ａ）に応じて前記接
地電位（ＧＮＤ）とバス線（１１，…，１１）との電気
的な接続を前記所定時間だけ実行する、ことを特徴とす
るインターフェイス回路（１０）である。
乃至３に記載のインターフェイス回路（１０）におい
て、前記電位安定手段（１４０）は、前記所定種類の電
位として、半導体装置（１３，１４）の電源電位（Ｖc
c）及び接地電位（ＧＮＤ）を生成し、制御手段（１３
０）は、前記論理レベルの一方（Ｈｉｇｈ）への前記切
り替わりの方向を検出して生成された前記検出信号（１
２０ａ）に応じてバス線（１１，…，１１）の電位を前
記電源電位（Ｖcc）に安定させるための前記制御信号
（１３０ａ）を生成し、また前記論理レベルの他方（Ｌ
ｏｗ）への前記切り替わりの方向を検出して生成された
前記検出信号（１２０ａ）に応じてバス線（１１，…，
１１）の電位を前記接地電位（ＧＮＤ）に安定させるた
めの前記制御信号（１３０ａ）を生成し、前記スイッチ
手段（１１０）は、前記電源電位（Ｖcc）に安定させる
ための制御信号（１３０ａ）に応じて前記電源電位（Ｖ
cc）とバス線（１１，…，１１）との電気的な接続を前
記所定時間だけ実行し、また前記接地電位（ＧＮＤ）に
安定させるための制御信号（１３０ａ）に応じて前記接
地電位（ＧＮＤ）とバス線（１１，…，１１）との電気
的な接続を前記所定時間だけ実行する、ことを特徴とす
るインターフェイス回路（１０）である。
【００１５】これにより、論理レベル毎に、半導体装置
（１３，１４）とバス線（１１，…，１１）とのインピ
ーダンスのミスマッチが存在する場合であっても、バス
線（１１，…，１１）における反射波を速やかに抑制す
ることが可能となり、データや制御情報の伝送波形上に
おける、高速動作を妨げるオーバーシュートや誤動作の
原因となる波形歪であるグリッチを速やかに抑制してこ
れらの影響を低減することができる。その結果、バス線
（１１，…，１１）における信号の切り替わりの周期が
短くでき、半導体装置（１３，１４）の高速動作が可能
となり、さらに半導体装置（１３，１４）の誤動作を防
止できる。
（１３，１４）とバス線（１１，…，１１）とのインピ
ーダンスのミスマッチが存在する場合であっても、バス
線（１１，…，１１）における反射波を速やかに抑制す
ることが可能となり、データや制御情報の伝送波形上に
おける、高速動作を妨げるオーバーシュートや誤動作の
原因となる波形歪であるグリッチを速やかに抑制してこ
れらの影響を低減することができる。その結果、バス線
（１１，…，１１）における信号の切り替わりの周期が
短くでき、半導体装置（１３，１４）の高速動作が可能
となり、さらに半導体装置（１３，１４）の誤動作を防
止できる。
【００１６】請求項５に記載の発明は、請求項２乃至４
のいずれか一項に記載のインターフェイス回路（１０）
において、前記制御手段（１３０）は、前記検出信号
（１２０ａ）、またはデータや制御情報のバス線（１
１，…，１１）への出力を検出するための検出部（１３
１）を有し、前記検出信号（１２０ａ）、または当該バ
ス線（１１，…，１１）への出力を検出した際に、前記
制御信号（１３０ａ）を生成する、ことを特徴とするイ
ンターフェイス回路（１０）である。
のいずれか一項に記載のインターフェイス回路（１０）
において、前記制御手段（１３０）は、前記検出信号
（１２０ａ）、またはデータや制御情報のバス線（１
１，…，１１）への出力を検出するための検出部（１３
１）を有し、前記検出信号（１２０ａ）、または当該バ
ス線（１１，…，１１）への出力を検出した際に、前記
制御信号（１３０ａ）を生成する、ことを特徴とするイ
ンターフェイス回路（１０）である。
【００１７】これにより、データや制御情報の入力およ
び出力の際に、バス線（１１，…，１１）における反射
波を速やかに抑制することが可能となり、バス線（１
１，…，１１）における信号の切り替わりの周期が短く
でき、半導体装置（１３，１４）の高速動作が可能とな
り、さらに半導体装置（１３，１４）の誤動作を防止で
きる。
び出力の際に、バス線（１１，…，１１）における反射
波を速やかに抑制することが可能となり、バス線（１
１，…，１１）における信号の切り替わりの周期が短く
でき、半導体装置（１３，１４）の高速動作が可能とな
り、さらに半導体装置（１３，１４）の誤動作を防止で
きる。
【００１８】請求項６に記載の発明は、データや制御情
報のバス線（１１，…，１１）への出力を検出した際の
バス線（１１，…，１１）の電位の切り替わり方向に応
じた電位でバス線（１１，…，１１）を前記所定時間だ
け駆動する出力駆動手段（１５０）、を備えて成ること
を特徴とする請求項５に記載のインターフェイス回路
（１０）である。
報のバス線（１１，…，１１）への出力を検出した際の
バス線（１１，…，１１）の電位の切り替わり方向に応
じた電位でバス線（１１，…，１１）を前記所定時間だ
け駆動する出力駆動手段（１５０）、を備えて成ること
を特徴とする請求項５に記載のインターフェイス回路
（１０）である。
【００１９】これにより、データや制御情報の出力の際
に、バス線（１１，…，１１）における反射波を速やか
に抑制することが可能となり、バス線（１１，…，１
１）における信号の切り替わりの周期が短くでき、半導
体装置（１３，１４）の高速動作が可能となり、さらに
半導体装置（１３，１４）の誤動作を防止できる。
に、バス線（１１，…，１１）における反射波を速やか
に抑制することが可能となり、バス線（１１，…，１
１）における信号の切り替わりの周期が短くでき、半導
体装置（１３，１４）の高速動作が可能となり、さらに
半導体装置（１３，１４）の誤動作を防止できる。
【００２０】請求項７に記載の発明は、請求項１乃至６
のいずれか一項に記載のインターフェイス回路（１０）
において、前記所定時間は、半導体装置（１３，１４）
の入力周期または出力周期よりも短いことを特徴とする
インターフェイス回路（１０）である。
のいずれか一項に記載のインターフェイス回路（１０）
において、前記所定時間は、半導体装置（１３，１４）
の入力周期または出力周期よりも短いことを特徴とする
インターフェイス回路（１０）である。
【００２１】これにより、半導体装置（１３，１４）の
入力周期または出力周期を乱すことなく、半導体装置
（１３，１４）とバス線（１１，…，１１）とのインピ
ーダンスのミスマッチが存在する場合であっても、バス
線（１１，…，１１）における反射波を速やかに抑制す
ることが可能となり、データや制御情報の伝送波形上に
おける、高速動作を妨げるオーバーシュートや誤動作の
原因となる波形歪であるグリッチを速やかに抑制してこ
れらの影響を低減することができる。その結果、バス線
（１１，…，１１）における信号の切り替わりの周期が
短くでき、半導体装置（１３，１４）の高速動作が可能
となり、さらに半導体装置（１３，１４）の誤動作を防
止できる。
入力周期または出力周期を乱すことなく、半導体装置
（１３，１４）とバス線（１１，…，１１）とのインピ
ーダンスのミスマッチが存在する場合であっても、バス
線（１１，…，１１）における反射波を速やかに抑制す
ることが可能となり、データや制御情報の伝送波形上に
おける、高速動作を妨げるオーバーシュートや誤動作の
原因となる波形歪であるグリッチを速やかに抑制してこ
れらの影響を低減することができる。その結果、バス線
（１１，…，１１）における信号の切り替わりの周期が
短くでき、半導体装置（１３，１４）の高速動作が可能
となり、さらに半導体装置（１３，１４）の誤動作を防
止できる。
【００２２】請求項８に記載の発明は、請求項１乃至７
のいずれか一項に記載のインターフェイス回路（１０）
において、前記インターフェイス回路（１０）は、半導
体装置（１３，１４）のコア回路とバス線（１１，…，
１１）との間に接続されていることを特徴とするインタ
ーフェイス回路（１０）である。
のいずれか一項に記載のインターフェイス回路（１０）
において、前記インターフェイス回路（１０）は、半導
体装置（１３，１４）のコア回路とバス線（１１，…，
１１）との間に接続されていることを特徴とするインタ
ーフェイス回路（１０）である。
【００２３】これにより、半導体装置（１３，１４）と
インターフェイス回路（１０）とを同一のパッケージ内
に設けて半導体装置（１３，１４）とインターフェイス
回路（１０）とを同一の動作環境に置くことが可能とな
り、高信頼性や小型化が容易となる。さらに、半導体装
置（１３，１４）とバス線（１１，…，１１）とのイン
ピーダンスのミスマッチが存在する場合であっても、バ
ス線（１１，…，１１）における反射波を広い動作環境
下で適切に抑制することが可能となり、データや制御情
報の伝送波形上における、高速動作を妨げるオーバーシ
ュートや誤動作の原因となる波形歪であるグリッチを広
い動作環境下で適切に速やかに抑制してこれらの影響を
低減することができる。その結果、バス線（１１，…，
１１）における信号の切り替わりの周期が短くでき、半
導体装置（１３，１４）の高速動作が可能となり、さら
に半導体装置（１３，１４）の誤動作を防止できる。
インターフェイス回路（１０）とを同一のパッケージ内
に設けて半導体装置（１３，１４）とインターフェイス
回路（１０）とを同一の動作環境に置くことが可能とな
り、高信頼性や小型化が容易となる。さらに、半導体装
置（１３，１４）とバス線（１１，…，１１）とのイン
ピーダンスのミスマッチが存在する場合であっても、バ
ス線（１１，…，１１）における反射波を広い動作環境
下で適切に抑制することが可能となり、データや制御情
報の伝送波形上における、高速動作を妨げるオーバーシ
ュートや誤動作の原因となる波形歪であるグリッチを広
い動作環境下で適切に速やかに抑制してこれらの影響を
低減することができる。その結果、バス線（１１，…，
１１）における信号の切り替わりの周期が短くでき、半
導体装置（１３，１４）の高速動作が可能となり、さら
に半導体装置（１３，１４）の誤動作を防止できる。
【００２４】
【発明の実施の形態】以下、図面に基づき本発明の各種
実施形態を説明する。図１は、本発明の第一実施形態の
インターフェイス回路１０を示す機能ブロック図でであ
る。図２は、図１のインターフェイス回路１０が設けら
れたＭＰＵ１３またはメモリ１４，…，１４とバス線１
１，…，１１との接続状態を説明したブロック図でであ
る。図３は、図１のインターフェイス回路１０を用いた
場合のデータや制御情報の伝送波形上における、高速動
作を妨げるオーバーシュートや誤動作の原因となる波形
歪であるグリッチの抑制される様子を示した図でであ
る。
実施形態を説明する。図１は、本発明の第一実施形態の
インターフェイス回路１０を示す機能ブロック図でであ
る。図２は、図１のインターフェイス回路１０が設けら
れたＭＰＵ１３またはメモリ１４，…，１４とバス線１
１，…，１１との接続状態を説明したブロック図でであ
る。図３は、図１のインターフェイス回路１０を用いた
場合のデータや制御情報の伝送波形上における、高速動
作を妨げるオーバーシュートや誤動作の原因となる波形
歪であるグリッチの抑制される様子を示した図でであ
る。
【００２５】本実施形態では、図１に示すように、デー
タの授受に応じて所定の処理（例えば、数値演算処理、
データの記憶処理）を実行するＭＰＵ１３またはメモリ
１４，…，１４のコア回路２０およびこのコア回路２０
のビット数（具体的には、１６，３２，６４ビット）に
応じたインターフェイス回路１０がＩＣチップ上に形成
されている。
タの授受に応じて所定の処理（例えば、数値演算処理、
データの記憶処理）を実行するＭＰＵ１３またはメモリ
１４，…，１４のコア回路２０およびこのコア回路２０
のビット数（具体的には、１６，３２，６４ビット）に
応じたインターフェイス回路１０がＩＣチップ上に形成
されている。
【００２６】これにより、ＭＰＵ１３またはメモリ１
４，…，１４とインターフェイス回路１０とを同一のパ
ッケージ内に設けてＭＰＵ１３またはメモリ１４，…，
１４とインターフェイス回路１０とを同一の動作環境に
置くことが可能となり、高信頼性や小型化が容易とな
る。
４，…，１４とインターフェイス回路１０とを同一のパ
ッケージ内に設けてＭＰＵ１３またはメモリ１４，…，
１４とインターフェイス回路１０とを同一の動作環境に
置くことが可能となり、高信頼性や小型化が容易とな
る。
【００２７】コア回路２０およびインターフェイス回路
１０は、図２に示すように、外部と信号の授受を行うた
めにＩＣチップ上に形成された複数のボンディングパッ
ドとボンディングワイヤ（ＭＰＵ１３のボンディングワ
イヤのインピーダンス：Ｚ1、各メモリ１４，…，１４
のボンディングワイヤのインピーダンス：Ｚ5 ）を介し
て、各入力端子１２に接続されている。更に、一つのパ
ッケージ内に封止されてモジュール（則ち、ＭＰＵ１３
のチップやメモリ１４，…，１４のチップ）を構成して
いる。
１０は、図２に示すように、外部と信号の授受を行うた
めにＩＣチップ上に形成された複数のボンディングパッ
ドとボンディングワイヤ（ＭＰＵ１３のボンディングワ
イヤのインピーダンス：Ｚ1、各メモリ１４，…，１４
のボンディングワイヤのインピーダンス：Ｚ5 ）を介し
て、各入力端子１２に接続されている。更に、一つのパ
ッケージ内に封止されてモジュール（則ち、ＭＰＵ１３
のチップやメモリ１４，…，１４のチップ）を構成して
いる。
【００２８】さらにこのようなＭＰＵ１３のチップや各
メモリ１４，…，１４のチップは、ＰＣボード等の基板
上に形成されたモジュール配線（ＭＰＵ１３のモジュー
ル配線のインピーダンス：Ｚ2 、各メモリ１４，…，１
４のモジュール配線のインピーダンス：Ｚ4 ）を介して
各々バス線１１，…，１１（ＭＰＵ１３のバス配線１１
のインピーダンス：Ｚ2 、各メモリ１４，…，１４のバ
ス配線１１のインピーダンス：Ｚ3 ）に接続されて電子
回路を構成している。このようなバス線１１，…，１１
の代表例としては、データを伝送するためのデータバス
やアドレス情報や制御命令等の制御情報を伝送するため
のコントロールバスがあり、ＭＰＵ１３等のデータの入
出力ビット数や処理能力に応じて、１６ビット、３２ビ
ット、または６４ビット分のバス線１１，…，１１が上
述のＰＣボード等の基板上に通常形成されている。図１
では、１ビット分のバスについての電気配線を示し他の
ビットに対応するバス１２の記載を省略したが、それら
のバス線１１，…，１１毎に、上述したような配線関係
及びそれに伴うインピーダンスの関係が成立することは
明白である。
メモリ１４，…，１４のチップは、ＰＣボード等の基板
上に形成されたモジュール配線（ＭＰＵ１３のモジュー
ル配線のインピーダンス：Ｚ2 、各メモリ１４，…，１
４のモジュール配線のインピーダンス：Ｚ4 ）を介して
各々バス線１１，…，１１（ＭＰＵ１３のバス配線１１
のインピーダンス：Ｚ2 、各メモリ１４，…，１４のバ
ス配線１１のインピーダンス：Ｚ3 ）に接続されて電子
回路を構成している。このようなバス線１１，…，１１
の代表例としては、データを伝送するためのデータバス
やアドレス情報や制御命令等の制御情報を伝送するため
のコントロールバスがあり、ＭＰＵ１３等のデータの入
出力ビット数や処理能力に応じて、１６ビット、３２ビ
ット、または６４ビット分のバス線１１，…，１１が上
述のＰＣボード等の基板上に通常形成されている。図１
では、１ビット分のバスについての電気配線を示し他の
ビットに対応するバス１２の記載を省略したが、それら
のバス線１１，…，１１毎に、上述したような配線関係
及びそれに伴うインピーダンスの関係が成立することは
明白である。
【００２９】第一実施形態のインターフェイス回路１０
は、ＭＰＵ１３またはメモリ１４，…，１４間の接続に
用いられデータや制御情報を伝送するためのバス線１
１，…，１１の電位の切り替わりを検出した際に、検出
された切り替わり方向に応じて、所定種類の電位（具体
的には、装置の電源電位Ｖccまたは接地電位ＧＮＤ電源
電位Ｖccまたは接地電位）のいずれかの電位に所定時間
だけ電気的にバス線１１，…，１１を接続する制御を実
行するように構成されている。
は、ＭＰＵ１３またはメモリ１４，…，１４間の接続に
用いられデータや制御情報を伝送するためのバス線１
１，…，１１の電位の切り替わりを検出した際に、検出
された切り替わり方向に応じて、所定種類の電位（具体
的には、装置の電源電位Ｖccまたは接地電位ＧＮＤ電源
電位Ｖccまたは接地電位）のいずれかの電位に所定時間
だけ電気的にバス線１１，…，１１を接続する制御を実
行するように構成されている。
【００３０】このような第一実施形態のインターフェイ
ス回路１０を介してコア回路２０をバス線１１，…，１
１に接続することにより、図３に示すように、半導体装
置であるＭＰＵ１３のチップや各メモリ１４，…，１４
とバス線１１，…，１１との間に発生するインピーダン
スのミスマッチが存在する場合であっても、バス線１
１，…，１１上のデータや制御情報の伝送波形に装置の
電源電位Ｖccを越えるようなオーバーシュートをなくす
ことができる。具体的には、図３に示すように、時間ｔ
1 でのオーバーシュートを抑制してｔ2 以降の反射波の
生成を低減することが可能となり、オーバーシュートに
起因して発生する波形歪であるグリッチの発生も低減す
ることができるようになる。その結果、オーバーシュー
トやグリッチが減衰してバス線１１，…，１１上のデー
タや制御情報が確定するまでに時間を従来よりも短くす
ることができ、オーバーシュートやグリッチを短時間で
減衰させるためにＭＰＵ１３のチップやメモリ１４，
…，１４のチップとバス線１１，…，１１との間に従来
設けられていたフィルタや所定段数のゲート回路を省略
することができる。
ス回路１０を介してコア回路２０をバス線１１，…，１
１に接続することにより、図３に示すように、半導体装
置であるＭＰＵ１３のチップや各メモリ１４，…，１４
とバス線１１，…，１１との間に発生するインピーダン
スのミスマッチが存在する場合であっても、バス線１
１，…，１１上のデータや制御情報の伝送波形に装置の
電源電位Ｖccを越えるようなオーバーシュートをなくす
ことができる。具体的には、図３に示すように、時間ｔ
1 でのオーバーシュートを抑制してｔ2 以降の反射波の
生成を低減することが可能となり、オーバーシュートに
起因して発生する波形歪であるグリッチの発生も低減す
ることができるようになる。その結果、オーバーシュー
トやグリッチが減衰してバス線１１，…，１１上のデー
タや制御情報が確定するまでに時間を従来よりも短くす
ることができ、オーバーシュートやグリッチを短時間で
減衰させるためにＭＰＵ１３のチップやメモリ１４，
…，１４のチップとバス線１１，…，１１との間に従来
設けられていたフィルタや所定段数のゲート回路を省略
することができる。
【００３１】則ち、ＭＰＵ１３またはメモリ１４，…，
１４とバス線１１，…，１１とのインピーダンスのミス
マッチが存在する場合であっても、バス線１１，…，１
１における反射波を速やかに抑制することが可能とな
り、データや制御情報の伝送波形上における、高速動作
を妨げるオーバーシュートや誤動作の原因となる波形歪
であるグリッチを速やかに抑制してこれらの影響を低減
することができる。その結果、バス線１１，…，１１に
おける信号の切り替わりの周期が短くでき、ＭＰＵ１３
またはメモリ１４，…，１４の高速動作が可能となり、
さらにＭＰＵ１３またはメモリ１４，…，１４の誤動作
を防止できる。
１４とバス線１１，…，１１とのインピーダンスのミス
マッチが存在する場合であっても、バス線１１，…，１
１における反射波を速やかに抑制することが可能とな
り、データや制御情報の伝送波形上における、高速動作
を妨げるオーバーシュートや誤動作の原因となる波形歪
であるグリッチを速やかに抑制してこれらの影響を低減
することができる。その結果、バス線１１，…，１１に
おける信号の切り替わりの周期が短くでき、ＭＰＵ１３
またはメモリ１４，…，１４の高速動作が可能となり、
さらにＭＰＵ１３またはメモリ１４，…，１４の誤動作
を防止できる。
【００３２】更に詳しく、第一実施形態のインターフェ
イス回路１０を説明する。第一実施形態のインターフェ
イス回路１０は、図１に示すように、スイッチ手段１１
０と入力レベル検出手段１２０と制御手段１３０と電位
安定手段１４０とを有する。
イス回路１０を説明する。第一実施形態のインターフェ
イス回路１０は、図１に示すように、スイッチ手段１１
０と入力レベル検出手段１２０と制御手段１３０と電位
安定手段１４０とを有する。
【００３３】スイッチ手段１１０は、制御信号１３０ａ
に応じて、制御信号１３０ａに応じた電位とバス線１
１，…，１１との電気的な接続を所定時間だけ実行する
ものであって、制御手段１３０と電位安定手段１４０と
コア回路２０とに接続されている。またボンディングワ
イヤ（ボンディングワイヤのインピーダンス：Ｚ5 ）を
介して入力端子１２と接続されている。
に応じて、制御信号１３０ａに応じた電位とバス線１
１，…，１１との電気的な接続を所定時間だけ実行する
ものであって、制御手段１３０と電位安定手段１４０と
コア回路２０とに接続されている。またボンディングワ
イヤ（ボンディングワイヤのインピーダンス：Ｚ5 ）を
介して入力端子１２と接続されている。
【００３４】ここで所定時間は、ＭＰＵ１３またはメモ
リ１４，…，１４の入力周期または出力周期よりも短い
ことを特徴とするインターフェイス回路１０である。こ
れにより、ＭＰＵ１３またはメモリ１４，…，１４の入
力周期または出力周期を乱すことなく、ＭＰＵ１３また
はメモリ１４，…，１４とバス線１１，…，１１とのイ
ンピーダンスのミスマッチが存在する場合であっても、
バス線１１，…，１１における反射波を速やかに抑制す
ることが可能となり、データや制御情報の伝送波形上に
おける、高速動作を妨げるオーバーシュートや誤動作の
原因となる波形歪であるグリッチを速やかに抑制してこ
れらの影響を低減することができる。
リ１４，…，１４の入力周期または出力周期よりも短い
ことを特徴とするインターフェイス回路１０である。こ
れにより、ＭＰＵ１３またはメモリ１４，…，１４の入
力周期または出力周期を乱すことなく、ＭＰＵ１３また
はメモリ１４，…，１４とバス線１１，…，１１とのイ
ンピーダンスのミスマッチが存在する場合であっても、
バス線１１，…，１１における反射波を速やかに抑制す
ることが可能となり、データや制御情報の伝送波形上に
おける、高速動作を妨げるオーバーシュートや誤動作の
原因となる波形歪であるグリッチを速やかに抑制してこ
れらの影響を低減することができる。
【００３５】入力レベル検出手段１２０は、ＭＰＵ１３
またはメモリ１４，…，１４間の接続に用いられ、デー
タや制御情報を伝送するためのバス線１１，…，１１の
電位の切り替わりを検出し、切り替わりの方向に応じた
検出信号１２０ａを生成するように、制御手段１３０と
コア回路２０と接続されている。
またはメモリ１４，…，１４間の接続に用いられ、デー
タや制御情報を伝送するためのバス線１１，…，１１の
電位の切り替わりを検出し、切り替わりの方向に応じた
検出信号１２０ａを生成するように、制御手段１３０と
コア回路２０と接続されている。
【００３６】制御手段１３０は、検出信号１２０ａに応
じて、バス線１１，…，１１の電位を所定種類の電位の
いずれに安定させるかを決定し、バス線１１，…，１１
と決定された電位とを所定時間だけ電気的に接続するた
めの制御信号１３０ａを生成するように、スイッチ手段
１１０と入力レベル検出手段１２０と接続されている。
じて、バス線１１，…，１１の電位を所定種類の電位の
いずれに安定させるかを決定し、バス線１１，…，１１
と決定された電位とを所定時間だけ電気的に接続するた
めの制御信号１３０ａを生成するように、スイッチ手段
１１０と入力レベル検出手段１２０と接続されている。
【００３７】所定種類の電位を生成する電位安定手段１
４０は、スイッチ手段１１０に接続されている。電位安
定手段１４０の所定種類の電位は、ＭＰＵ１３またはメ
モリ１４，…，１４の少なくとも一種類の電源電位Ｖc
c、電源電位Ｖccに接続されたコンデンサーＣt 、また
は電源電位Ｖccに接続された終端抵抗Ｒt によって生成
される電位である。
４０は、スイッチ手段１１０に接続されている。電位安
定手段１４０の所定種類の電位は、ＭＰＵ１３またはメ
モリ１４，…，１４の少なくとも一種類の電源電位Ｖc
c、電源電位Ｖccに接続されたコンデンサーＣt 、また
は電源電位Ｖccに接続された終端抵抗Ｒt によって生成
される電位である。
【００３８】則ち、このような電位安定手段１４０を用
いることにより、簡単な回路で、ＭＰＵ１３またはメモ
リ１４，…，１４とバス線１１，…，１１とのインピー
ダンスのミスマッチが存在する場合であっても、バス線
１１，…，１１における反射波を速やかに抑制すること
が可能となり、データや制御情報の伝送波形上におけ
る、高速動作を妨げるオーバーシュートや誤動作の原因
となる波形歪であるグリッチを速やかに抑制してこれら
の影響を低減することができる。その結果、バス線１
１，…，１１における信号の切り替わりの周期が短くで
き、ＭＰＵ１３またはメモリ１４，…，１４の高速動作
が可能となり、さらにＭＰＵ１３またはメモリ１４，
…，１４の誤動作を防止できる。
いることにより、簡単な回路で、ＭＰＵ１３またはメモ
リ１４，…，１４とバス線１１，…，１１とのインピー
ダンスのミスマッチが存在する場合であっても、バス線
１１，…，１１における反射波を速やかに抑制すること
が可能となり、データや制御情報の伝送波形上におけ
る、高速動作を妨げるオーバーシュートや誤動作の原因
となる波形歪であるグリッチを速やかに抑制してこれら
の影響を低減することができる。その結果、バス線１
１，…，１１における信号の切り替わりの周期が短くで
き、ＭＰＵ１３またはメモリ１４，…，１４の高速動作
が可能となり、さらにＭＰＵ１３またはメモリ１４，
…，１４の誤動作を防止できる。
【００３９】更に詳しく、第一実施形態のインターフェ
イス回路１０の各構成要素を説明する。図４（ａ），
（ｂ）は、図１のインターフェイス回路の制御信号１３
０ａを生成するためのパルス発生部１３２の一実施形態
を示す回路図でである。なお、既に記述したものと同一
の部分については、同一符号を付し、重複した説明は省
略する。
イス回路１０の各構成要素を説明する。図４（ａ），
（ｂ）は、図１のインターフェイス回路の制御信号１３
０ａを生成するためのパルス発生部１３２の一実施形態
を示す回路図でである。なお、既に記述したものと同一
の部分については、同一符号を付し、重複した説明は省
略する。
【００４０】制御手段１３０に設けられたパルス発生部
１３２は、検出信号１２０ａに応じて、バス線１１，
…，１１の電位を所定種類の電位に安定させる時間であ
る上述の所定時間を決めるための制御信号１３０ａを生
成するものであって、図４（ａ）に示すように、上述の
所定時間によって決められる所定段数の論理素子ＮＯＴ
による信号と検出信号１２０ａとを論理素子ＮＡＮＤで
論理演算するように構成されている。また、図４（ｂ）
に示すように、論理素子ＮＡＮＤに代えて、論理素子Ｎ
ＯＲを用いても、同様に制御信号１３０ａを生成するこ
とができる。
１３２は、検出信号１２０ａに応じて、バス線１１，
…，１１の電位を所定種類の電位に安定させる時間であ
る上述の所定時間を決めるための制御信号１３０ａを生
成するものであって、図４（ａ）に示すように、上述の
所定時間によって決められる所定段数の論理素子ＮＯＴ
による信号と検出信号１２０ａとを論理素子ＮＡＮＤで
論理演算するように構成されている。また、図４（ｂ）
に示すように、論理素子ＮＡＮＤに代えて、論理素子Ｎ
ＯＲを用いても、同様に制御信号１３０ａを生成するこ
とができる。
【００４１】図５は、図１のインターフェイス回路のス
イッチ手段１１０の一実施形態を示す回路図でである。
なお、既に記述したものと同一の部分については、同一
符号を付し、重複した説明は省略する。スイッチ手段１
１０は、図５に示すように、スイッチングトランジスタ
Ｑ１を用いて構成することができる。スイッチングトラ
ンジスタＱ１は、ゲートに制御信号１３０ａが与えられ
た際に、その制御信号１３０ａに応じて電位安定手段１
４０とバス線１１，…，１１との電気的な接続を所定時
間だけ実行するように、ドレインがバス線１１，…，１
１に接続され、ソースが電位安定手段１４０に接続され
ている。
イッチ手段１１０の一実施形態を示す回路図でである。
なお、既に記述したものと同一の部分については、同一
符号を付し、重複した説明は省略する。スイッチ手段１
１０は、図５に示すように、スイッチングトランジスタ
Ｑ１を用いて構成することができる。スイッチングトラ
ンジスタＱ１は、ゲートに制御信号１３０ａが与えられ
た際に、その制御信号１３０ａに応じて電位安定手段１
４０とバス線１１，…，１１との電気的な接続を所定時
間だけ実行するように、ドレインがバス線１１，…，１
１に接続され、ソースが電位安定手段１４０に接続され
ている。
【００４２】図６（ａ），（ｂ），（ｃ）は図１のイン
ターフェイス回路の電位安定手段１４０の各種実施形態
を示す回路図でである。なお、既に記述したものと同一
の部分については、同一符号を付し、重複した説明は省
略する。電位安定手段１４０の所定種類の電位は、ＭＰ
Ｕ１３またはメモリ１４，…，１４の電源電位Ｖcc（ま
たは接地電位ＧＮＤ）（図６（ａ））、電源電位Ｖcc
（または接地電位ＧＮＤ）に接続されたコンデンサーＣ
t によって生成される電位（図６（ｃ））、または電源
電位Ｖcc（または接地電位ＧＮＤ）に接続された終端抵
抗Ｒt によって生成される電位（図６（ｂ））である。
ターフェイス回路の電位安定手段１４０の各種実施形態
を示す回路図でである。なお、既に記述したものと同一
の部分については、同一符号を付し、重複した説明は省
略する。電位安定手段１４０の所定種類の電位は、ＭＰ
Ｕ１３またはメモリ１４，…，１４の電源電位Ｖcc（ま
たは接地電位ＧＮＤ）（図６（ａ））、電源電位Ｖcc
（または接地電位ＧＮＤ）に接続されたコンデンサーＣ
t によって生成される電位（図６（ｃ））、または電源
電位Ｖcc（または接地電位ＧＮＤ）に接続された終端抵
抗Ｒt によって生成される電位（図６（ｂ））である。
【００４３】スイッチングトランジスタＱ１は、ゲート
に制御信号１３０ａが与えられた際に、その制御信号１
３０ａに応じて電位安定手段１４０の所定種類の電位と
バス線１１，…，１１との電気的な接続を所定時間だけ
実行する。次に、論理レベルに応じた切替を行うインタ
ーフェイス回路１０を説明する。
に制御信号１３０ａが与えられた際に、その制御信号１
３０ａに応じて電位安定手段１４０の所定種類の電位と
バス線１１，…，１１との電気的な接続を所定時間だけ
実行する。次に、論理レベルに応じた切替を行うインタ
ーフェイス回路１０を説明する。
【００４４】図７は、本発明の第二実施形態のインター
フェイス回路１０を示す機能ブロック図でである。な
お、既に記述したものと同一の部分については、同一符
号を付し、重複した説明は省略する。図７に示すよう
に、入力レベル検出手段１２０は、バス線１１，…，１
１の電位の切り替わりの方向として、ＭＰＵ１３または
メモリ１４，…，１４が生成する論理レベルの切り替わ
りの方向を検出し、切り替わりの方向に応じて検出信号
１２０ａを生成するように、制御手段１３０とコア回路
２０と接続されている。
フェイス回路１０を示す機能ブロック図でである。な
お、既に記述したものと同一の部分については、同一符
号を付し、重複した説明は省略する。図７に示すよう
に、入力レベル検出手段１２０は、バス線１１，…，１
１の電位の切り替わりの方向として、ＭＰＵ１３または
メモリ１４，…，１４が生成する論理レベルの切り替わ
りの方向を検出し、切り替わりの方向に応じて検出信号
１２０ａを生成するように、制御手段１３０とコア回路
２０と接続されている。
【００４５】電位安定手段１４０Ａは、所定種類の電位
として、ＭＰＵ１３またはメモリ１４，…，１４の電源
電位Ｖccを生成する。また電位安定手段１４０Ｂは、所
定種類の電位として、ＭＰＵ１３またはメモリ１４，
…，１４の接地電位ＧＮＤを生成する。
として、ＭＰＵ１３またはメモリ１４，…，１４の電源
電位Ｖccを生成する。また電位安定手段１４０Ｂは、所
定種類の電位として、ＭＰＵ１３またはメモリ１４，
…，１４の接地電位ＧＮＤを生成する。
【００４６】スイッチ手段１１０Ａは、電源電位Ｖccに
安定させるための制御信号１３０ａに応じて電源電位Ｖ
ccとバス線１１，…，１１との電気的な接続を所定時間
（パルス発生部１３２によって生成される）だけ実行す
るように、制御手段１３０と電位安定手段１４０Ａとコ
ア回路２０とに接続されている。同様にスイッチ手段１
１０Ｂは、接地電位ＧＮＤに安定させるための制御信号
１３０ａに応じて接地電位ＧＮＤとバス線１１，…，１
１との電気的な接続を所定時間だけ実行するように、制
御手段１３０と電位安定手段１４０Ｂとコア回路２０と
に接続されている。またスイッチ手段１１０Ａ，１１０
Ｂの各々は、ボンディングワイヤ（ボンディングワイヤ
のインピーダンス：Ｚ5 ）を介して入力端子１２と接続
されている。
安定させるための制御信号１３０ａに応じて電源電位Ｖ
ccとバス線１１，…，１１との電気的な接続を所定時間
（パルス発生部１３２によって生成される）だけ実行す
るように、制御手段１３０と電位安定手段１４０Ａとコ
ア回路２０とに接続されている。同様にスイッチ手段１
１０Ｂは、接地電位ＧＮＤに安定させるための制御信号
１３０ａに応じて接地電位ＧＮＤとバス線１１，…，１
１との電気的な接続を所定時間だけ実行するように、制
御手段１３０と電位安定手段１４０Ｂとコア回路２０と
に接続されている。またスイッチ手段１１０Ａ，１１０
Ｂの各々は、ボンディングワイヤ（ボンディングワイヤ
のインピーダンス：Ｚ5 ）を介して入力端子１２と接続
されている。
【００４７】制御手段１３０は、論理レベルの一方Ｈｉ
ｇｈへの切り替わりの方向を検出して生成された検出信
号１２０ａに応じてバス線１１，…，１１の電位を電源
電位Ｖccに安定させるための制御信号１３０ａを生成
し、また論理レベルの他方Ｌｏｗへの切り替わりの方向
を検出して生成された検出信号１２０ａに応じてバス線
１１，…，１１の電位を接地電位ＧＮＤに安定させるた
めの制御信号１３０ａを生成するように、スイッチ手段
１１０Ａ，１１０Ｂと入力レベル検出手段１２０と接続
されている。
ｇｈへの切り替わりの方向を検出して生成された検出信
号１２０ａに応じてバス線１１，…，１１の電位を電源
電位Ｖccに安定させるための制御信号１３０ａを生成
し、また論理レベルの他方Ｌｏｗへの切り替わりの方向
を検出して生成された検出信号１２０ａに応じてバス線
１１，…，１１の電位を接地電位ＧＮＤに安定させるた
めの制御信号１３０ａを生成するように、スイッチ手段
１１０Ａ，１１０Ｂと入力レベル検出手段１２０と接続
されている。
【００４８】これにより、論理レベル（則ち、Ｈｉｇ
ｈ，Ｌｏｗ）毎に、ＭＰＵ１３またはメモリ１４，…，
１４とバス線１１，…，１１とのインピーダンスのミス
マッチが存在する場合であっても、バス線１１，…，１
１における反射波を速やかに抑制することが可能とな
り、データや制御情報の伝送波形上における、高速動作
を妨げるオーバーシュートや誤動作の原因となる波形歪
であるグリッチを速やかに抑制してこれらの影響を低減
することができる。その結果、バス線１１，…，１１に
おける信号の切り替わりの周期が短くでき、ＭＰＵ１３
またはメモリ１４，…，１４の高速動作が可能となり、
さらにＭＰＵ１３またはメモリ１４，…，１４の誤動作
を防止できる。
ｈ，Ｌｏｗ）毎に、ＭＰＵ１３またはメモリ１４，…，
１４とバス線１１，…，１１とのインピーダンスのミス
マッチが存在する場合であっても、バス線１１，…，１
１における反射波を速やかに抑制することが可能とな
り、データや制御情報の伝送波形上における、高速動作
を妨げるオーバーシュートや誤動作の原因となる波形歪
であるグリッチを速やかに抑制してこれらの影響を低減
することができる。その結果、バス線１１，…，１１に
おける信号の切り替わりの周期が短くでき、ＭＰＵ１３
またはメモリ１４，…，１４の高速動作が可能となり、
さらにＭＰＵ１３またはメモリ１４，…，１４の誤動作
を防止できる。
【００４９】図８は、図７のインターフェイス回路１０
の第一具体例を示す回路図でである。なお、既に記述し
たものと同一の部分については、同一符号を付し、重複
した説明は省略する。スイッチ手段１１０Ａはスイッチ
ングトランジスタＱ2 （具体的には、ｐＭＯＳトランジ
スタ）によって実行している。電源電位Ｖccに安定させ
るための制御信号１３０ａに応じて電源電位Ｖccとバス
線１１，…，１１との電気的な接続を所定時間（パルス
発生部１３２によって生成される）だけ実行するように
（則ち、スイッチングトランジスタＱ2 がＯＮするよう
に）、スイッチングトランジスタＱ2 のゲートが制御手
段１３０の出力に接続され、ドレインが電位安定手段１
４０Ａの出力に接続され、ソースがコア回路２０と接続
されている。
の第一具体例を示す回路図でである。なお、既に記述し
たものと同一の部分については、同一符号を付し、重複
した説明は省略する。スイッチ手段１１０Ａはスイッチ
ングトランジスタＱ2 （具体的には、ｐＭＯＳトランジ
スタ）によって実行している。電源電位Ｖccに安定させ
るための制御信号１３０ａに応じて電源電位Ｖccとバス
線１１，…，１１との電気的な接続を所定時間（パルス
発生部１３２によって生成される）だけ実行するように
（則ち、スイッチングトランジスタＱ2 がＯＮするよう
に）、スイッチングトランジスタＱ2 のゲートが制御手
段１３０の出力に接続され、ドレインが電位安定手段１
４０Ａの出力に接続され、ソースがコア回路２０と接続
されている。
【００５０】全く同様に、スイッチ手段１１０Ｂはスイ
ッチングトランジスタＱ3 （具体的には、ｎＭＯＳトラ
ンジスタ）によって実行している。接地電位ＧＮＤに安
定させるための制御信号１３０ａに応じて接地電位ＧＮ
Ｄとバス線１１，…，１１との電気的な接続を所定時間
だけ実行するように（則ち、スイッチングトランジスタ
Ｑ3 がＯＮするように）、スイッチングトランジスタＱ
3 のゲートが制御手段１３０の出力に接続され、ソース
が電位安定手段１４０Ｂの出力に接続され、ドレインが
コア回路２０と接続されている。
ッチングトランジスタＱ3 （具体的には、ｎＭＯＳトラ
ンジスタ）によって実行している。接地電位ＧＮＤに安
定させるための制御信号１３０ａに応じて接地電位ＧＮ
Ｄとバス線１１，…，１１との電気的な接続を所定時間
だけ実行するように（則ち、スイッチングトランジスタ
Ｑ3 がＯＮするように）、スイッチングトランジスタＱ
3 のゲートが制御手段１３０の出力に接続され、ソース
が電位安定手段１４０Ｂの出力に接続され、ドレインが
コア回路２０と接続されている。
【００５１】入力レベル検出手段１２０は、切り替わり
の方向を所定段数（図８では５段）の論理素子ＮＯＴし
論理素子ＮＯＴの出力と切り替わりの方向とを論理素子
ＮＡＮＤで論理演算し、更に論理素子ＮＯＴの出力と切
り替わりの方向とを論理素子ＮＯＲで論理演算すること
によって、データや制御情報を伝送するためのバス線１
１，…，１１の電位の切り替わりを検出し、切り替わり
の方向に応じた検出信号１２０ａを生成することができ
る。
の方向を所定段数（図８では５段）の論理素子ＮＯＴし
論理素子ＮＯＴの出力と切り替わりの方向とを論理素子
ＮＡＮＤで論理演算し、更に論理素子ＮＯＴの出力と切
り替わりの方向とを論理素子ＮＯＲで論理演算すること
によって、データや制御情報を伝送するためのバス線１
１，…，１１の電位の切り替わりを検出し、切り替わり
の方向に応じた検出信号１２０ａを生成することができ
る。
【００５２】所定段数の論理素子ＮＯＴで構成されたパ
ルス発生部１３２は、検出信号１２０ａに応じて、バス
線１１，…，１１の電位を所定種類の電位に安定させる
時間である上述の所定時間を決めるための制御信号１３
０ａを生成するものであって、上述の所定時間によって
決められる所定段数（図８では５段）の論理素子ＮＯＴ
による信号と検出信号１２０ａとを論理素子ＮＡＮＤで
論理演算しその結果をスイッチ手段１１０Ａであるスイ
ッチングトランジスタＱ2 に出力するように構成されて
いる。全く同様に、論理素子ＮＯＴによる信号と検出信
号１２０ａとを論理素子ＮＯＲで論理演算しその結果を
スイッチ手段１１０Ｂであるスイッチングトランジスタ
Ｑ3 に出力するように構成されている。
ルス発生部１３２は、検出信号１２０ａに応じて、バス
線１１，…，１１の電位を所定種類の電位に安定させる
時間である上述の所定時間を決めるための制御信号１３
０ａを生成するものであって、上述の所定時間によって
決められる所定段数（図８では５段）の論理素子ＮＯＴ
による信号と検出信号１２０ａとを論理素子ＮＡＮＤで
論理演算しその結果をスイッチ手段１１０Ａであるスイ
ッチングトランジスタＱ2 に出力するように構成されて
いる。全く同様に、論理素子ＮＯＴによる信号と検出信
号１２０ａとを論理素子ＮＯＲで論理演算しその結果を
スイッチ手段１１０Ｂであるスイッチングトランジスタ
Ｑ3 に出力するように構成されている。
【００５３】これにより、制御手段１３０は、検出信号
１２０ａに応じて、バス線１１，…，１１の電位を所定
種類の電位のいずれに安定させるかを決定し、バス線１
１，…，１１と決定された電位とを所定時間だけ電気的
に接続するための制御信号１３０ａを生成することがで
きる。
１２０ａに応じて、バス線１１，…，１１の電位を所定
種類の電位のいずれに安定させるかを決定し、バス線１
１，…，１１と決定された電位とを所定時間だけ電気的
に接続するための制御信号１３０ａを生成することがで
きる。
【００５４】電位安定手段１４０は、ＭＰＵ１３または
メモリ１４，…，１４のの電源電位Ｖccまたは接地電位
ＧＮＤである。図９は、図７のインターフェイス回路１
０の第二具体例を示す回路図でである。なお、既に記述
したものと同一の部分については、同一符号を付し、重
複した説明は省略する。
メモリ１４，…，１４のの電源電位Ｖccまたは接地電位
ＧＮＤである。図９は、図７のインターフェイス回路１
０の第二具体例を示す回路図でである。なお、既に記述
したものと同一の部分については、同一符号を付し、重
複した説明は省略する。
【００５５】論理レベルの一方Ｈｉｇｈへの切り替わり
の場合、入力レベル検出手段１２０が、入力端子１２に
接続された抵抗Ｒを介してデータや制御情報を伝送する
ためのバス線１１，…，１１の電位の切り替わり（具体
的には、論理レベルのＨｉｇｈへの切り替わり）を検出
する。続いて、この検出信号１２０ａを受け取ったカレ
ントミラー回路１２１Ａが、論理レベルの一方Ｈｉｇｈ
への切り替わりの方向に応じた検出信号１２０ａを生成
する。この検出信号１２０ａは電源電位Ｖccに安定させ
るための制御信号１３０ａとしてスイッチ手段１１０Ａ
であるスイッチングトランジスタＱ2 （具体的には、ｐ
ＭＯＳトランジスタ）のゲートに出力される。続いて、
スイッチングトランジスタＱ2 は、電源電位Ｖccに安定
させるための制御信号１３０ａに応じて電源電位Ｖccと
バス線１１，…，１１との電気的な接続を実行する。
の場合、入力レベル検出手段１２０が、入力端子１２に
接続された抵抗Ｒを介してデータや制御情報を伝送する
ためのバス線１１，…，１１の電位の切り替わり（具体
的には、論理レベルのＨｉｇｈへの切り替わり）を検出
する。続いて、この検出信号１２０ａを受け取ったカレ
ントミラー回路１２１Ａが、論理レベルの一方Ｈｉｇｈ
への切り替わりの方向に応じた検出信号１２０ａを生成
する。この検出信号１２０ａは電源電位Ｖccに安定させ
るための制御信号１３０ａとしてスイッチ手段１１０Ａ
であるスイッチングトランジスタＱ2 （具体的には、ｐ
ＭＯＳトランジスタ）のゲートに出力される。続いて、
スイッチングトランジスタＱ2 は、電源電位Ｖccに安定
させるための制御信号１３０ａに応じて電源電位Ｖccと
バス線１１，…，１１との電気的な接続を実行する。
【００５６】論理レベルの他方Ｌｏｗへの切り替わりの
場合、入力レベル検出手段１２０が、入力端子１２に接
続された抵抗Ｒを介してデータや制御情報を伝送するた
めのバス線１１，…，１１の電位の切り替わり（具体的
には、論理レベルのＬｏｗへの切り替わり）を検出す
る。続いて、この検出信号１２０ａを受け取ったカレン
トミラー回路１２１Ｂが、論理レベルのＬｏｗへの切り
替わりの方向に応じた検出信号１２０ａを生成する。こ
の検出信号１２０ａは接地電位ＧＮＤに安定させるため
の制御信号１３０ａとしてスイッチ手段１１０Ｂである
スイッチングトランジスタＱ3 （具体的には、ｎＭＯＳ
トランジスタ）のゲートに出力される。続いて、スイッ
チングトランジスタＱ3 は、接地電位ＧＮＤに安定させ
るための制御信号１３０ａに応じて接地電位ＧＮＤとバ
ス線１１，…，１１との電気的な接続を実行する。
場合、入力レベル検出手段１２０が、入力端子１２に接
続された抵抗Ｒを介してデータや制御情報を伝送するた
めのバス線１１，…，１１の電位の切り替わり（具体的
には、論理レベルのＬｏｗへの切り替わり）を検出す
る。続いて、この検出信号１２０ａを受け取ったカレン
トミラー回路１２１Ｂが、論理レベルのＬｏｗへの切り
替わりの方向に応じた検出信号１２０ａを生成する。こ
の検出信号１２０ａは接地電位ＧＮＤに安定させるため
の制御信号１３０ａとしてスイッチ手段１１０Ｂである
スイッチングトランジスタＱ3 （具体的には、ｎＭＯＳ
トランジスタ）のゲートに出力される。続いて、スイッ
チングトランジスタＱ3 は、接地電位ＧＮＤに安定させ
るための制御信号１３０ａに応じて接地電位ＧＮＤとバ
ス線１１，…，１１との電気的な接続を実行する。
【００５７】図１０（ａ），（ｂ）は、図７のインター
フェイス回路１０の第三具体例、第四具体例を示す回路
図でである。なお、既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１０（ａ）に示すように、論理レベルの一方Ｈｉｇｈへ
の切り替わりおよび論理レベルの他方Ｌｏｗへの切り替
わりは、入力レベル検出手段１２０に設けられた差動増
幅回路１２２によって増幅された差動出力となる。差動
出力はレベルシフト回路１２３で所定の論理レベルに変
換された後、制御手段１３０に出力される。
フェイス回路１０の第三具体例、第四具体例を示す回路
図でである。なお、既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１０（ａ）に示すように、論理レベルの一方Ｈｉｇｈへ
の切り替わりおよび論理レベルの他方Ｌｏｗへの切り替
わりは、入力レベル検出手段１２０に設けられた差動増
幅回路１２２によって増幅された差動出力となる。差動
出力はレベルシフト回路１２３で所定の論理レベルに変
換された後、制御手段１３０に出力される。
【００５８】論理レベルの一方Ｈｉｇｈへの切り替わり
の場合、制御手段１３０が、入力レベル検出手段１２０
を介してデータや制御情報を伝送するためのバス線１
１，…，１１の電位の切り替わり（具体的には、論理レ
ベルのＨｉｇｈへの切り替わり）を検出し、続いて、こ
の検論理レベルの一方Ｈｉｇｈへの切り替わりの方向に
応じた検出信号１２０ａを生成する。この検出信号１２
０ａは、電源電位Ｖccに安定させるための制御信号１３
０ａとしてスイッチ手段１１０Ａであるスイッチングト
ランジスタＱ2 （具体的には、ｐＭＯＳトランジスタ）
のゲートに出力される。続いて、スイッチングトランジ
スタＱ2 は、電源電位Ｖccに安定させるための制御信号
１３０ａに応じて電源電位Ｖccとバス線１１，…，１１
との電気的な接続を所定時間（パルス発生部１３２によ
って生成される）だけ実行する。
の場合、制御手段１３０が、入力レベル検出手段１２０
を介してデータや制御情報を伝送するためのバス線１
１，…，１１の電位の切り替わり（具体的には、論理レ
ベルのＨｉｇｈへの切り替わり）を検出し、続いて、こ
の検論理レベルの一方Ｈｉｇｈへの切り替わりの方向に
応じた検出信号１２０ａを生成する。この検出信号１２
０ａは、電源電位Ｖccに安定させるための制御信号１３
０ａとしてスイッチ手段１１０Ａであるスイッチングト
ランジスタＱ2 （具体的には、ｐＭＯＳトランジスタ）
のゲートに出力される。続いて、スイッチングトランジ
スタＱ2 は、電源電位Ｖccに安定させるための制御信号
１３０ａに応じて電源電位Ｖccとバス線１１，…，１１
との電気的な接続を所定時間（パルス発生部１３２によ
って生成される）だけ実行する。
【００５９】論理レベルの他方Ｌｏｗへの切り替わりの
場合、制御手段１３０が、入力レベル検出手段１２０を
介してデータや制御情報を伝送するためのバス線１１，
…，１１の電位の切り替わり（具体的には、論理レベル
のＬｏｗへの切り替わり）を検出し、続いて、この論理
レベルのＬｏｗへの切り替わりの方向に応じた検出信号
１２０ａを生成する。この検出信号１２０ａは接地電位
ＧＮＤに安定させるための制御信号１３０ａとしてスイ
ッチ手段１１０ＢであるスイッチングトランジスタＱ3
（具体的には、ｎＭＯＳトランジスタ）のゲートに出力
される。続いて、スイッチングトランジスタＱ3 は、接
地電位ＧＮＤに安定させるための制御信号１３０ａに応
じて接地電位ＧＮＤとバス線１１，…，１１との電気的
な接続を所定時間（パルス発生部１３２によって生成さ
れる）だけ実行する。
場合、制御手段１３０が、入力レベル検出手段１２０を
介してデータや制御情報を伝送するためのバス線１１，
…，１１の電位の切り替わり（具体的には、論理レベル
のＬｏｗへの切り替わり）を検出し、続いて、この論理
レベルのＬｏｗへの切り替わりの方向に応じた検出信号
１２０ａを生成する。この検出信号１２０ａは接地電位
ＧＮＤに安定させるための制御信号１３０ａとしてスイ
ッチ手段１１０ＢであるスイッチングトランジスタＱ3
（具体的には、ｎＭＯＳトランジスタ）のゲートに出力
される。続いて、スイッチングトランジスタＱ3 は、接
地電位ＧＮＤに安定させるための制御信号１３０ａに応
じて接地電位ＧＮＤとバス線１１，…，１１との電気的
な接続を所定時間（パルス発生部１３２によって生成さ
れる）だけ実行する。
【００６０】なお、図１０（ｂ）に示す回路は、図１０
（ａ）の回路と同様の機能をするので、説明を省略す
る。ように、図１１は、図７のインターフェイス回路１
０の第五具体例を示す回路図である。
（ａ）の回路と同様の機能をするので、説明を省略す
る。ように、図１１は、図７のインターフェイス回路１
０の第五具体例を示す回路図である。
【００６１】図１１に示すように、論理レベルの一方Ｈ
ｉｇｈへの切り替わりおよび論理レベルの他方Ｌｏｗへ
の切り替わりは、入力レベル検出手段１２０に設けられ
た差動増幅回路１２４によって増幅された差動出力とな
る。差動増幅回路１２４の一方の入力端子にはＮ−Ｗｅ
ｌｌ用の基盤電圧制御回路が接続され、他方の端子には
基準レベルＲＥＦが与えられている。差動出力はレベル
シフト回路１２５で所定の論理レベルに変換された後、
制御手段１３０に出力される。
ｉｇｈへの切り替わりおよび論理レベルの他方Ｌｏｗへ
の切り替わりは、入力レベル検出手段１２０に設けられ
た差動増幅回路１２４によって増幅された差動出力とな
る。差動増幅回路１２４の一方の入力端子にはＮ−Ｗｅ
ｌｌ用の基盤電圧制御回路が接続され、他方の端子には
基準レベルＲＥＦが与えられている。差動出力はレベル
シフト回路１２５で所定の論理レベルに変換された後、
制御手段１３０に出力される。
【００６２】論理レベルの一方Ｈｉｇｈへの切り替わり
の場合、制御手段１３０が、入力レベル検出手段１２０
を介してデータや制御情報を伝送するためのバス線１
１，…，１１の電位の切り替わり（具体的には、論理レ
ベルのＨｉｇｈへの切り替わり）を検出し、続いて、こ
の検論理レベルの一方Ｈｉｇｈへの切り替わりの方向に
応じた検出信号１２０ａを生成する。この検出信号１２
０ａは、電源電位Ｖccに安定させるための制御信号１３
０ａとしてスイッチ手段１１０Ａであるスイッチングト
ランジスタＱ2 （具体的には、ｐＭＯＳトランジスタ）
のゲートに出力される。続いて、スイッチングトランジ
スタＱ2 は、電源電位Ｖccに安定させるための制御信号
１３０ａに応じて電源電位Ｖccとバス線１１，…，１１
との電気的な接続を所定時間（パルス発生部１３２によ
って生成される）だけ実行する。
の場合、制御手段１３０が、入力レベル検出手段１２０
を介してデータや制御情報を伝送するためのバス線１
１，…，１１の電位の切り替わり（具体的には、論理レ
ベルのＨｉｇｈへの切り替わり）を検出し、続いて、こ
の検論理レベルの一方Ｈｉｇｈへの切り替わりの方向に
応じた検出信号１２０ａを生成する。この検出信号１２
０ａは、電源電位Ｖccに安定させるための制御信号１３
０ａとしてスイッチ手段１１０Ａであるスイッチングト
ランジスタＱ2 （具体的には、ｐＭＯＳトランジスタ）
のゲートに出力される。続いて、スイッチングトランジ
スタＱ2 は、電源電位Ｖccに安定させるための制御信号
１３０ａに応じて電源電位Ｖccとバス線１１，…，１１
との電気的な接続を所定時間（パルス発生部１３２によ
って生成される）だけ実行する。
【００６３】論理レベルの他方Ｌｏｗへの切り替わりの
場合、制御手段１３０が、入力レベル検出手段１２０を
介してデータや制御情報を伝送するためのバス線１１，
…，１１の電位の切り替わり（具体的には、論理レベル
のＬｏｗへの切り替わり）を検出し、続いて、この論理
レベルのＬｏｗへの切り替わりの方向に応じた検出信号
１２０ａを生成する。この検出信号１２０ａは接地電位
ＧＮＤに安定させるための制御信号１３０ａとしてスイ
ッチ手段１１０ＢであるスイッチングトランジスタＱ3
（具体的には、ｎＭＯＳトランジスタ）のゲートに出力
される。続いて、スイッチングトランジスタＱ3 は、接
地電位ＧＮＤに安定させるための制御信号１３０ａに応
じて接地電位ＧＮＤとバス線１１，…，１１との電気的
な接続を所定時間（パルス発生部１３２によって生成さ
れる）だけ実行する。
場合、制御手段１３０が、入力レベル検出手段１２０を
介してデータや制御情報を伝送するためのバス線１１，
…，１１の電位の切り替わり（具体的には、論理レベル
のＬｏｗへの切り替わり）を検出し、続いて、この論理
レベルのＬｏｗへの切り替わりの方向に応じた検出信号
１２０ａを生成する。この検出信号１２０ａは接地電位
ＧＮＤに安定させるための制御信号１３０ａとしてスイ
ッチ手段１１０ＢであるスイッチングトランジスタＱ3
（具体的には、ｎＭＯＳトランジスタ）のゲートに出力
される。続いて、スイッチングトランジスタＱ3 は、接
地電位ＧＮＤに安定させるための制御信号１３０ａに応
じて接地電位ＧＮＤとバス線１１，…，１１との電気的
な接続を所定時間（パルス発生部１３２によって生成さ
れる）だけ実行する。
【００６４】次に、データや制御情報の入力および出力
における反射波を抑制できるインターフェイス回路１０
を説明する。図１２は、データや制御情報の入力および
出力の際に、バス線１１，…，１１上の反射波を速やか
に抑制することが可能な第三実施形態のインターフェイ
ス回路１０を示す機能ブロック図でである。なお、既に
記述したものと同一の部分については、同一符号を付
し、重複した説明は省略する。
における反射波を抑制できるインターフェイス回路１０
を説明する。図１２は、データや制御情報の入力および
出力の際に、バス線１１，…，１１上の反射波を速やか
に抑制することが可能な第三実施形態のインターフェイ
ス回路１０を示す機能ブロック図でである。なお、既に
記述したものと同一の部分については、同一符号を付
し、重複した説明は省略する。
【００６５】第三実施形態のインターフェイス回路１０
は、図１２に示すように、スイッチ手段１１０と入力レ
ベル検出手段１２０と制御手段１３０と電位安定手段１
４０と出力駆動手段１５０とを有する。スイッチ手段１
１０は、制御信号１３０ａに応じて、制御信号１３０ａ
に応じた電位とバス線１１，…，１１との電気的な接続
を所定時間だけ実行するものであって、制御手段１３０
と電位安定手段１４０とコア回路２０とに接続されてい
る。またボンディングワイヤ（ボンディングワイヤのイ
ンピーダンス：Ｚ5 ）を介して入力端子１２と接続され
ている。
は、図１２に示すように、スイッチ手段１１０と入力レ
ベル検出手段１２０と制御手段１３０と電位安定手段１
４０と出力駆動手段１５０とを有する。スイッチ手段１
１０は、制御信号１３０ａに応じて、制御信号１３０ａ
に応じた電位とバス線１１，…，１１との電気的な接続
を所定時間だけ実行するものであって、制御手段１３０
と電位安定手段１４０とコア回路２０とに接続されてい
る。またボンディングワイヤ（ボンディングワイヤのイ
ンピーダンス：Ｚ5 ）を介して入力端子１２と接続され
ている。
【００６６】入力レベル検出手段１２０は、ＭＰＵ１３
またはメモリ１４，…，１４間の接続に用いられ、デー
タや制御情報を伝送するためのバス線１１，…，１１の
電位の切り替わりを検出し、切り替わりの方向に応じた
検出信号１２０ａを生成するように、制御手段１３０と
コア回路２０と接続されている。
またはメモリ１４，…，１４間の接続に用いられ、デー
タや制御情報を伝送するためのバス線１１，…，１１の
電位の切り替わりを検出し、切り替わりの方向に応じた
検出信号１２０ａを生成するように、制御手段１３０と
コア回路２０と接続されている。
【００６７】制御手段１３０は、検出信号１２０ａ、ま
たはデータや制御情報のバス線１１，…，１１への出力
を検出するための検出部１３１を有し、検出信号１２０
ａ、またはバス線１１，…，１１への出力を検出した際
に、制御信号１３０ａを生成するように、コア回路２０
とスイッチ手段１１０と入力レベル検出手段１２０接続
されている。
たはデータや制御情報のバス線１１，…，１１への出力
を検出するための検出部１３１を有し、検出信号１２０
ａ、またはバス線１１，…，１１への出力を検出した際
に、制御信号１３０ａを生成するように、コア回路２０
とスイッチ手段１１０と入力レベル検出手段１２０接続
されている。
【００６８】これにより、データや制御情報の入力およ
び出力の際に、バス線１１，…，１１における反射波を
速やかに抑制することが可能となり、バス線１１，…，
１１における信号の切り替わりの周期が短くでき、ＭＰ
Ｕ１３またはメモリ１４，…，１４の高速動作が可能と
なり、さらにＭＰＵ１３またはメモリ１４，…，１４の
誤動作を防止できる。
び出力の際に、バス線１１，…，１１における反射波を
速やかに抑制することが可能となり、バス線１１，…，
１１における信号の切り替わりの周期が短くでき、ＭＰ
Ｕ１３またはメモリ１４，…，１４の高速動作が可能と
なり、さらにＭＰＵ１３またはメモリ１４，…，１４の
誤動作を防止できる。
【００６９】所定種類の電位を生成する電位安定手段１
４０は、スイッチ手段１１０に接続されている。電位安
定手段１４０の所定種類の電位は、ＭＰＵ１３またはメ
モリ１４，…，１４の電源電位Ｖccまたは接地電位ＧＮ
Ｄである。なお、前述したように、電源電位Ｖccに接続
されたコンデンサーＣt 、または電源電位Ｖccに接続さ
れた終端抵抗Ｒt によって生成される電位を用いること
も可能である。
４０は、スイッチ手段１１０に接続されている。電位安
定手段１４０の所定種類の電位は、ＭＰＵ１３またはメ
モリ１４，…，１４の電源電位Ｖccまたは接地電位ＧＮ
Ｄである。なお、前述したように、電源電位Ｖccに接続
されたコンデンサーＣt 、または電源電位Ｖccに接続さ
れた終端抵抗Ｒt によって生成される電位を用いること
も可能である。
【００７０】出力駆動手段１５０は、データや制御情報
のバス線１１，…，１１への出力を検出した際のバス線
１１，…，１１の電位の切り替わり方向に応じた電位で
バス線１１，…，１１を所定時間だけ駆動するように、
コア回路２０と電位安定手段１４０と接続されている。
のバス線１１，…，１１への出力を検出した際のバス線
１１，…，１１の電位の切り替わり方向に応じた電位で
バス線１１，…，１１を所定時間だけ駆動するように、
コア回路２０と電位安定手段１４０と接続されている。
【００７１】これにより、データや制御情報の出力の際
に、バス線１１，…，１１における反射波を速やかに抑
制することが可能となり、バス線１１，…，１１におけ
る信号の切り替わりの周期が短くでき、ＭＰＵ１３また
はメモリ１４，…，１４の高速動作が可能となり、さら
にＭＰＵ１３またはメモリ１４，…，１４の誤動作を防
止できる。
に、バス線１１，…，１１における反射波を速やかに抑
制することが可能となり、バス線１１，…，１１におけ
る信号の切り替わりの周期が短くでき、ＭＰＵ１３また
はメモリ１４，…，１４の高速動作が可能となり、さら
にＭＰＵ１３またはメモリ１４，…，１４の誤動作を防
止できる。
【００７２】図１３は、図１２のインターフェイス回路
１０の一具体例を示す回路図でである。なお、既に記述
したものと同一の部分については、同一符号を付し、重
複した説明は省略する。図１３に示すように、論理レベ
ルの一方Ｈｉｇｈへの切り替わりの場合、入力レベル検
出手段１２０の検出信号１２０ａを受け取ったカレント
ミラー回路１２６Ａが、データや制御情報を伝送するた
めのバス線１１，…，１１の電位の切り替わり（具体的
には、論理レベルのＨｉｇｈへの切り替わり）を検出
し、この論理レベルの一方Ｈｉｇｈへの切り替わりの方
向に応じた検出信号１２０ａを生成する。制御手段１３
０は、検出信号１２０ａ、またはバス線１１，…，１１
への出力を検出した際に、検出部１３１を用いて電源電
位Ｖccに安定させるための制御信号１３０ａを生成す
る。続いて、制御信号１３０ａはスイッチ手段１１０Ａ
であり出力駆動手段１５０の機能を兼ねたスイッチング
トランジスタＱ2 （具体的には、ｐＭＯＳトランジス
タ）のゲートに出力される。続いて、スイッチングトラ
ンジスタＱ2 は、電源電位Ｖccに安定させるための制御
信号１３０ａに応じて電源電位Ｖccとバス線１１，…，
１１との電気的な接続を実行する。
１０の一具体例を示す回路図でである。なお、既に記述
したものと同一の部分については、同一符号を付し、重
複した説明は省略する。図１３に示すように、論理レベ
ルの一方Ｈｉｇｈへの切り替わりの場合、入力レベル検
出手段１２０の検出信号１２０ａを受け取ったカレント
ミラー回路１２６Ａが、データや制御情報を伝送するた
めのバス線１１，…，１１の電位の切り替わり（具体的
には、論理レベルのＨｉｇｈへの切り替わり）を検出
し、この論理レベルの一方Ｈｉｇｈへの切り替わりの方
向に応じた検出信号１２０ａを生成する。制御手段１３
０は、検出信号１２０ａ、またはバス線１１，…，１１
への出力を検出した際に、検出部１３１を用いて電源電
位Ｖccに安定させるための制御信号１３０ａを生成す
る。続いて、制御信号１３０ａはスイッチ手段１１０Ａ
であり出力駆動手段１５０の機能を兼ねたスイッチング
トランジスタＱ2 （具体的には、ｐＭＯＳトランジス
タ）のゲートに出力される。続いて、スイッチングトラ
ンジスタＱ2 は、電源電位Ｖccに安定させるための制御
信号１３０ａに応じて電源電位Ｖccとバス線１１，…，
１１との電気的な接続を実行する。
【００７３】論理レベルの他方Ｌｏｗへの切り替わりの
場合、入力レベル検出手段１２０の検出信号１２０ａを
受け取ったカレントミラー回路１２６Ｂが、データや制
御情報を伝送するためのバス線１１，…，１１の電位の
切り替わり（具体的には、論理レベルのＬｏｗへの切り
替わり）を検出を検出し、この論理レベルの他方Ｌｏｗ
への切り替わりの方向に応じた検出信号１２０ａを生成
する。制御手段１３０は、検出信号１２０ａ、またはバ
ス線１１，…，１１への出力を検出した際に、検出部１
３１を用いて接地電位ＧＮＤに安定させるための制御信
号１３０ａを生成する。この制御信号１３０ａはスイッ
チ手段１１０Ｂであり出力駆動手段１５０の機能を兼ね
たスイッチングトランジスタＱ3 （具体的には、ｎＭＯ
Ｓトランジスタ）のゲートに出力される。続いて、スイ
ッチングトランジスタＱ3 は、接地電位ＧＮＤに安定さ
せるための制御信号１３０ａに応じて接地電位ＧＮＤと
バス線１１，…，１１との電気的な接続を実行する。
場合、入力レベル検出手段１２０の検出信号１２０ａを
受け取ったカレントミラー回路１２６Ｂが、データや制
御情報を伝送するためのバス線１１，…，１１の電位の
切り替わり（具体的には、論理レベルのＬｏｗへの切り
替わり）を検出を検出し、この論理レベルの他方Ｌｏｗ
への切り替わりの方向に応じた検出信号１２０ａを生成
する。制御手段１３０は、検出信号１２０ａ、またはバ
ス線１１，…，１１への出力を検出した際に、検出部１
３１を用いて接地電位ＧＮＤに安定させるための制御信
号１３０ａを生成する。この制御信号１３０ａはスイッ
チ手段１１０Ｂであり出力駆動手段１５０の機能を兼ね
たスイッチングトランジスタＱ3 （具体的には、ｎＭＯ
Ｓトランジスタ）のゲートに出力される。続いて、スイ
ッチングトランジスタＱ3 は、接地電位ＧＮＤに安定さ
せるための制御信号１３０ａに応じて接地電位ＧＮＤと
バス線１１，…，１１との電気的な接続を実行する。
【００７４】
【発明の効果】請求項１の発明に依れば、半導体装置と
バス線とのインピーダンスのミスマッチが存在する場合
であっても、バス線上の反射波を速やかに抑制すること
が可能となり、データや制御情報の伝送波形上におけ
る、高速動作を妨げるオーバーシュートや誤動作の原因
となる波形歪であるグリッチを速やかに抑制してこれら
の影響を低減することができる。その結果、バスにおけ
る信号の切り替わりの周期が短くでき、半導体装置の高
速動作が可能となり、さらに半導体装置の誤動作を防止
できる。
バス線とのインピーダンスのミスマッチが存在する場合
であっても、バス線上の反射波を速やかに抑制すること
が可能となり、データや制御情報の伝送波形上におけ
る、高速動作を妨げるオーバーシュートや誤動作の原因
となる波形歪であるグリッチを速やかに抑制してこれら
の影響を低減することができる。その結果、バスにおけ
る信号の切り替わりの周期が短くでき、半導体装置の高
速動作が可能となり、さらに半導体装置の誤動作を防止
できる。
【００７５】請求項２の発明に依れば、所定種類の電位
を用いることにより、半導体装置とバス線とのインピー
ダンスのミスマッチが存在する場合であっても、バス線
上の反射波を更に速やかに抑制することが可能となり、
データや制御情報の伝送波形上における、高速動作を妨
げるオーバーシュートや誤動作の原因となる波形歪であ
るグリッチを更に速やかに抑制してこれらの影響を低減
することができる。その結果、バスにおける信号の切り
替わりの周期が短くでき、半導体装置の高速動作が可能
となり、さらに半導体装置の誤動作を防止できる。
を用いることにより、半導体装置とバス線とのインピー
ダンスのミスマッチが存在する場合であっても、バス線
上の反射波を更に速やかに抑制することが可能となり、
データや制御情報の伝送波形上における、高速動作を妨
げるオーバーシュートや誤動作の原因となる波形歪であ
るグリッチを更に速やかに抑制してこれらの影響を低減
することができる。その結果、バスにおける信号の切り
替わりの周期が短くでき、半導体装置の高速動作が可能
となり、さらに半導体装置の誤動作を防止できる。
【００７６】請求項３の発明に依れば、簡単な回路で、
半導体装置とバス線とのインピーダンスのミスマッチが
存在する場合であっても、バス線上の反射波を速やかに
抑制することが可能となり、データや制御情報の伝送波
形上における、高速動作を妨げるオーバーシュートや誤
動作の原因となる波形歪であるグリッチを速やかに抑制
してこれらの影響を低減することができる。その結果、
バスにおける信号の切り替わりの周期が短くでき、半導
体装置の高速動作が可能となり、さらに半導体装置の誤
動作を防止できる。
半導体装置とバス線とのインピーダンスのミスマッチが
存在する場合であっても、バス線上の反射波を速やかに
抑制することが可能となり、データや制御情報の伝送波
形上における、高速動作を妨げるオーバーシュートや誤
動作の原因となる波形歪であるグリッチを速やかに抑制
してこれらの影響を低減することができる。その結果、
バスにおける信号の切り替わりの周期が短くでき、半導
体装置の高速動作が可能となり、さらに半導体装置の誤
動作を防止できる。
【００７７】請求項４の発明に依れば、論理レベル毎
に、半導体装置とバス線とのインピーダンスのミスマッ
チが存在する場合であっても、バス線上の反射波を速や
かに抑制することが可能となり、データや制御情報の伝
送波形上における、高速動作を妨げるオーバーシュート
や誤動作の原因となる波形歪であるグリッチを速やかに
抑制してこれらの影響を低減することができる。その結
果、バスにおける信号の切り替わりの周期が短くでき、
半導体装置の高速動作が可能となり、さらに半導体装置
の誤動作を防止できる。
に、半導体装置とバス線とのインピーダンスのミスマッ
チが存在する場合であっても、バス線上の反射波を速や
かに抑制することが可能となり、データや制御情報の伝
送波形上における、高速動作を妨げるオーバーシュート
や誤動作の原因となる波形歪であるグリッチを速やかに
抑制してこれらの影響を低減することができる。その結
果、バスにおける信号の切り替わりの周期が短くでき、
半導体装置の高速動作が可能となり、さらに半導体装置
の誤動作を防止できる。
【００７８】請求項５の発明に依れば、データや制御情
報の入力および出力の際に、バス線上の反射波を速やか
に抑制することが可能となり、バスにおける信号の切り
替わりの周期が短くでき、半導体装置の高速動作が可能
となり、さらに半導体装置の誤動作を防止できる。
報の入力および出力の際に、バス線上の反射波を速やか
に抑制することが可能となり、バスにおける信号の切り
替わりの周期が短くでき、半導体装置の高速動作が可能
となり、さらに半導体装置の誤動作を防止できる。
【００７９】請求項６の発明に依れば、データや制御情
報の出力の際に、バス線上の反射波を速やかに抑制する
ことが可能となり、バスにおける信号の切り替わりの周
期が短くでき、半導体装置の高速動作が可能となり、さ
らに半導体装置の誤動作を防止できる。
報の出力の際に、バス線上の反射波を速やかに抑制する
ことが可能となり、バスにおける信号の切り替わりの周
期が短くでき、半導体装置の高速動作が可能となり、さ
らに半導体装置の誤動作を防止できる。
【００８０】請求項７の発明に依れば、半導体装置の入
力周期または出力周期を乱すことなく、半導体装置とバ
ス線とのインピーダンスのミスマッチが存在する場合で
あっても、バス線上の反射波を速やかに抑制することが
可能となり、データや制御情報の伝送波形上における、
高速動作を妨げるオーバーシュートや誤動作の原因とな
る波形歪であるグリッチを速やかに抑制してこれらの影
響を低減することができる。その結果、バスにおける信
号の切り替わりの周期が短くでき、半導体装置の高速動
作が可能となり、さらに半導体装置の誤動作を防止でき
る。
力周期または出力周期を乱すことなく、半導体装置とバ
ス線とのインピーダンスのミスマッチが存在する場合で
あっても、バス線上の反射波を速やかに抑制することが
可能となり、データや制御情報の伝送波形上における、
高速動作を妨げるオーバーシュートや誤動作の原因とな
る波形歪であるグリッチを速やかに抑制してこれらの影
響を低減することができる。その結果、バスにおける信
号の切り替わりの周期が短くでき、半導体装置の高速動
作が可能となり、さらに半導体装置の誤動作を防止でき
る。
【００８１】請求項８の発明に依れば、半導体装置とイ
ンターフェイス回路とを同一のパッケージ内に設けて半
導体装置とインターフェイス回路とを同一の動作環境に
置くことが可能となり、高信頼性や小型化が容易とな
る。さらに、半導体装置とバス線とのインピーダンスの
ミスマッチが存在する場合であっても、バス線上の反射
波を広い動作環境下で適切に抑制することが可能とな
り、データや制御情報の伝送波形上における、高速動作
を妨げるオーバーシュートや誤動作の原因となる波形歪
であるグリッチを広い動作環境下で適切に速やかに抑制
してこれらの影響を低減することができる。その結果、
バスにおける信号の切り替わりの周期が短くでき、半導
体装置の高速動作が可能となり、さらに半導体装置の誤
動作を防止できる。
ンターフェイス回路とを同一のパッケージ内に設けて半
導体装置とインターフェイス回路とを同一の動作環境に
置くことが可能となり、高信頼性や小型化が容易とな
る。さらに、半導体装置とバス線とのインピーダンスの
ミスマッチが存在する場合であっても、バス線上の反射
波を広い動作環境下で適切に抑制することが可能とな
り、データや制御情報の伝送波形上における、高速動作
を妨げるオーバーシュートや誤動作の原因となる波形歪
であるグリッチを広い動作環境下で適切に速やかに抑制
してこれらの影響を低減することができる。その結果、
バスにおける信号の切り替わりの周期が短くでき、半導
体装置の高速動作が可能となり、さらに半導体装置の誤
動作を防止できる。
【図１】本発明の第一実施形態のインターフェイス回路
を示す機能ブロック図である。
を示す機能ブロック図である。
【図２】図１のインターフェイス回路が設けられた半導
体装置とバス線との接続状態を説明したブロック図であ
る。
体装置とバス線との接続状態を説明したブロック図であ
る。
【図３】図１のインターフェイス回路を用いた場合のデ
ータや制御情報の伝送波形上のオーバーシュートやグリ
ッチの抑制される様子を示した図である。
ータや制御情報の伝送波形上のオーバーシュートやグリ
ッチの抑制される様子を示した図である。
【図４】図４（ａ），（ｂ）は図１のインターフェイス
回路の制御信号を生成するためのパルス発生部の一実施
形態を示す回路図である。
回路の制御信号を生成するためのパルス発生部の一実施
形態を示す回路図である。
【図５】図１のインターフェイス回路のスイッチ手段の
一実施形態を示す回路図である。
一実施形態を示す回路図である。
【図６】図６（ａ），（ｂ），（ｃ）は図１のインター
フェイス回路の電位安定手段の各種実施形態を示す回路
図である。
フェイス回路の電位安定手段の各種実施形態を示す回路
図である。
【図７】本発明の第二実施形態のインターフェイス回路
を示す機能ブロック図である。
を示す機能ブロック図である。
【図８】図７のインターフェイス回路の第一具体例を示
す回路図である。
す回路図である。
【図９】図７のインターフェイス回路の第二具体例を示
す回路図である。
す回路図である。
【図１０】図１０（ａ），（ｂ）は図７のインターフェ
イス回路の第三具体例、第四具体例を示す回路図であ
る。
イス回路の第三具体例、第四具体例を示す回路図であ
る。
【図１１】図７のインターフェイス回路の第五具体例を
示す回路図である。
示す回路図である。
【図１２】データや制御情報の入力および出力の際に、
バス線上の反射波を速やかに抑制することが可能な第三
実施形態のインターフェイス回路を示す機能ブロック図
である。
バス線上の反射波を速やかに抑制することが可能な第三
実施形態のインターフェイス回路を示す機能ブロック図
である。
【図１３】図１２のインターフェイス回路の一具体例を
示す回路図である。
示す回路図である。
【図１４】従来技術における、半導体装置とバス線との
接続状態を説明したブロック図である。
接続状態を説明したブロック図である。
【図１５】従来技術において、半導体装置とバス線との
間に発生するインピーダンスのミスマッチの発生原因を
説明した図である。
間に発生するインピーダンスのミスマッチの発生原因を
説明した図である。
【図１６】従来技術におけるデータや制御情報の伝送波
形のオーバーシュートやグリッチの様子を示した図であ
る。
形のオーバーシュートやグリッチの様子を示した図であ
る。
１０ インターフェイス回路 １１，…，１１ バス線 １１０ スイッチ手段 １２ 入力端子 １２０ 入力レベル検出手段 １２０ａ 検出信号 １３ ＭＰＵ（半導体装置） １３０ 制御手段 １３１ 検出部 １３０ａ 制御信号 １４ メモリ（半導体装置） １４０ 電位安定手段 １５０ 出力駆動手段 Ｃt コンデンサー Ｒt 終端抵抗 Ｖcc 電源電位 ＧＮＤ 接地電位 Ｈｉｇｈ 論理レベルの一方 Ｌｏｗ 論理レベルの他方 Ｑ１，Ｑ２，Ｑ３ スイッチングトランジスタ
Claims (8)
- 【請求項１】 半導体装置間の接続に用いられデータや
制御情報を伝送するためのバス線の電位の切り替わりを
検出した際に、検出された切り替わり方向に応じて、所
定種類の電位のいずれかの電位に所定時間だけ電気的に
バス線を接続する制御を実行するように構成されている
ことを特徴とするインターフェイス回路。 - 【請求項２】 請求項２に記載のインターフェイス回路
は、 半導体装置間の接続に用いられデータや制御情報を伝送
するためのバス線の電位の切り替わりを検出し、当該切
り替わりの方向に応じた検出信号を生成する入力レベル
検出手段と、 前記所定種類の電位を生成する電位安定手段と、 前記検出信号に応じて、バス線の電位を前記所定種類の
電位のいずれに安定させるかを決定し、バス線と当該決
定された電位とを前記所定時間だけ電気的に接続するた
めの制御信号を生成する制御手段と、 前記制御信号に応じて、当該制御信号に応じた電位とバ
ス線との電気的な接続を前記所定時間だけ実行するため
のスイッチ手段と、 を備えて成ることを特徴とするインターフェイス回路。 - 【請求項３】 請求項２に記載の所定種類の電位は、半
導体装置の少なくとも一種類の電源電位、当該電源電位
に接続されたコンデンサー、または当該電源電位に接続
された終端抵抗によって生成される、 ことを特徴とするインターフェイス回路。 - 【請求項４】 前記電位安定手段は、前記所定種類の電
位として、半導体装置の電源電位及び接地電位を生成
し、 制御手段は、前記論理レベルの一方への前記切り替わり
の方向を検出して生成された前記検出信号に応じてバス
線の電位を前記電源電位に安定させるための前記制御信
号を生成し、また前記論理レベルの他方への前記切り替
わりの方向を検出して生成された前記検出信号に応じて
バス線の電位を前記接地電位に安定させるための前記制
御信号を生成し、 前記スイッチ手段は、前記電源電位に安定させるための
制御信号に応じて前記電源電位とバス線との電気的な接
続を前記所定時間だけ実行し、また前記接地電位に安定
させるための制御信号に応じて前記接地電位とバス線と
の電気的な接続を前記所定時間だけ実行する、 ことを特徴とする請求項２または乃至３に記載のインタ
ーフェイス回路。 - 【請求項５】 前記制御手段は、前記検出信号、または
データや制御情報のバス線への出力を検出するための検
出部を有し、前記検出信号、または当該バス線への出力
を検出した際に、前記制御信号を生成する、 ことを特徴とする請求項２乃至４のいずれか一項に記載
のインターフェイス回路。 - 【請求項６】 データや制御情報のバス線への出力を検
出した際のバス線の電位の切り替わり方向に応じた電位
でバス線を前記所定時間だけ駆動する出力駆動手段、 を備えて成ることを特徴とする請求項５に記載のインタ
ーフェイス回路。 - 【請求項７】 前記所定時間は、半導体装置の入力周期
または出力周期よりも短いことを特徴とする請求項１乃
至６のいずれか一項に記載のインターフェイス回路。 - 【請求項８】 前記インターフェイス回路は、半導体装
置のコア回路とバス線との間に接続されていることを特
徴とする請求項１乃至７のいずれか一項に記載のインタ
ーフェイス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8111514A JPH09297642A (ja) | 1996-05-02 | 1996-05-02 | インターフェイス回路 |
| US08/746,648 US6094091A (en) | 1996-05-02 | 1996-11-13 | Interface circuit capable of preventing reflected waves and glitches |
| TW085114864A TW312773B (en) | 1996-05-02 | 1996-12-02 | Interface circuit capable of preventing reflected waves and glitches |
| KR1019960062326A KR100216648B1 (ko) | 1996-05-02 | 1996-12-06 | 인터페이스회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8111514A JPH09297642A (ja) | 1996-05-02 | 1996-05-02 | インターフェイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09297642A true JPH09297642A (ja) | 1997-11-18 |
Family
ID=14563251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8111514A Pending JPH09297642A (ja) | 1996-05-02 | 1996-05-02 | インターフェイス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6094091A (ja) |
| JP (1) | JPH09297642A (ja) |
| KR (1) | KR100216648B1 (ja) |
| TW (1) | TW312773B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6434647B1 (en) * | 1999-05-27 | 2002-08-13 | Microsoft Corporation | Reflected-wave bus termination |
| US6745268B1 (en) * | 2000-08-11 | 2004-06-01 | Micron Technology, Lnc. | Capacitive multidrop bus compensation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153759A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 発振回路 |
| US5184031A (en) * | 1990-02-08 | 1993-02-02 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US5179586A (en) * | 1991-03-13 | 1993-01-12 | Northern Telecom Limited | Line interface circuit |
| JP3025118B2 (ja) * | 1992-10-26 | 2000-03-27 | 株式会社日立製作所 | 半導体集積回路装置と情報処理システム |
| JP2925422B2 (ja) * | 1993-03-12 | 1999-07-28 | 株式会社東芝 | 半導体集積回路 |
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