JPH0468717B2 - - Google Patents

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JPH0468717B2
JPH0468717B2 JP62272111A JP27211187A JPH0468717B2 JP H0468717 B2 JPH0468717 B2 JP H0468717B2 JP 62272111 A JP62272111 A JP 62272111A JP 27211187 A JP27211187 A JP 27211187A JP H0468717 B2 JPH0468717 B2 JP H0468717B2
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Yoichi Suzuki
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路に関するものであり、
特にデータ読み出し（出力）にともない大きな電
源ノイズを発生する高速半導体メモリにおいて使
用されるものである。
（従来の技術） この種の半導体集積回路において、半導体メモ
リのデータ読み出し時には、出力負荷を高速に充
放電することによる接地電位VSSの変動、即ち出
力ノイズを発生する。このうちデータ“０”を読
み出す場合、チツプ内接地電位VSSに向かい、出
力負荷から放電された電荷が流入するため、VSS
はOV以上の電位にオーバーシユートする。この
オーバーシユートが、アドレス入力またはクロツ
クピン入力を取り込む入力バツフア回路に重畳す
ると、この回路に誤動作を生じる可能性がある。
（発明が解決しようとする問題点） 従来技術による入力バツフア回路１と出力バツ
フア回路２の一例を第３図に示す。入力バツフア
１はCMOSシユミツトトリガー型を仮定してい
るが、CMOSインバータ型を用いても、あるい
はNMOS回路構成としても以下の現象は同様に
生ずる。図中破線内３が半導体チツプを示す、
N0はチツプ外に設けられた接地電位、N1はN0か
らチツプ外配線によるインダクタンスLEX、及び
外部導出ピンN4からチツプ内ボンデイングパツ
ド４の間に介在する寄生インダクタンスｌと寄生
抵抗ｒを通してチツプ３に供給されるVSS電位で
ある。N2はデータ“０”を読み出すため、出力
ノードN3をVSSに接続する出力負荷CLの駆動トラ
ンジスタT1のゲート入力である。Ａはピン入力
信号であり、上記アドレス入力またはクロツクピ
ン入力に相当する。Aioは入力バツフア１を介し
て発生するチツプ内信号であり、Ａと同相・同論
理である。RSはＡのボンデイングパツド５と入
力バツフア１の間に寄生する配線抵抗、CSは配線
容量（対半導体基板）、Ｉ／Ｏ、は、チツ
プ内データバスである。T2〜T5は入力バツフア
のトランジスタ、６はインバータ、７はデータ出
力バツフア２の制御部、T7は出力バツフア２の
データ“１”出力用の駆動トランジスタである。
第４図は第３図の動作波形を示す。いまピン入
力Ａが高論理レベルVIHで与えられ、Aioが高電位
である場合を仮定する。このとき、データ“０”
を出力するために出力バツフアの駆動トランジス
タT1のゲート入力N2が高電位となり、トランジ
スタT1がオンし、ノードN3を急速に放電する電
流Iputを生ずると、Iputとｒの積、及びIputの時間
的増分dIput／dt「ｌ＋LEX」の積との和によつて、
VSS（N1）はN0に対してオーバーシユートする。
一方Ａはチツプ外からの入力信号であり、出力イ
ンピーダンスの低い入力発生回路から供給される
ため、チツプ内のノイズの影響をほとんど受けな
い。従つて、入力バツフアのトランジスタT5の
ゲート、ソース間電位「VIH−VSS」は、入力バツ
フアの低論理レベルVSIL（VIHとVSS間にある）を
下回るまで小さくなる可能性があり高電位を維持
すべきAioにグリツチ（へこみ）１１を生じてし
まう。（第４図参照）従来はこのグリツチ１１を
除去するためにVIHを十分高く設定する必要があ
り、VIHのマージンを大きく損なう問題を生じて
いた。
本発明は、上記の入力レベルVIHのマージン低
下を防ぎ、データ出力ノイズにともなうチツプ内
回路の誤動作を防止することを目的としている。
［発明と構成］ （問題点を解決するための手段と作用） 本発明は、半導体チツプ内に形成されたデータ
出力バツフア回路の負荷駆動トランジスタのソー
スに独立に接地電位を供給する接地電位供給経路
を前記チツプ内に設け、前記接地電位供給経路を
チツプの入力信号の入力経路と容量結合させ、か
つ前記入力経路を、抵抗を介して入力パツドに接
続させてなり、前記データ出力バツフア回路の負
荷駆動トランジスタのソースに独立に接地電位を
供給する接地電位供給経路と、その他の各回路に
供給する接地電位供給経路が、単数個の接地電位
供給用外部導出端子から分岐していることを特徴
とする半導体集積回路である。即ち、本発明は、
入力バツフア回路及び出力バツフア回路は従来技
術からの変更を一切行なうことなく、出力バツフ
ア回路の負荷駆動トランジスタの接地電位供給経
路を他の内部回路の接地電位供給経路から分離
し、共通の接地電位供給用外部導出ピン（端子）
から２系統のボンデイングワイヤとパツドを設
け、一方を上記の負荷駆動トランジスタの接地電
位のみに接続する。この接地電位供給経路とピン
入力ノードとの間に容量結合を持たせ、さらにこ
のピン入力ノードと入力ピンのボンデイングパツ
ドの間に高抵抗を付加するというきわめて簡単な
改良によつて、特にデータ“０”読み出し時の接
地電位のオーバーシユートによる入力論理レベル
VIHのマージン低下を防止するものである。
（実施例） 以下図面を参照して本発明の一実施例を説明す
る。第１図は同実施例の回路図であるが、これは
第３図のものと対応させた場合の例であるから、
対応個所には同一符号を付して説明を省略し、特
徴とする点の説明を行なう。第１図において、
N1′はVSSピン（接地電位供給用外部導出端子）
N4から分岐し、ボンデイングワイヤ及びパツド
１１から、データ出力バツフア２の負荷駆動トラ
ンジスタT1のソース電位のみに接続した新たな
VSSノード（これをVSS′とする）である。Ｒは入
力バツフア回路１のピン入力ノードN5とボンデ
イングパツド５の間に付加した高抵抗素子であ
る。Ｃは入力ノードN5とVSS′ノードとの間の結
合容量である。
本回路の動作は、第２図の動作波形図にも示さ
れる如くノードN2が高電位となり、負荷駆動ト
ランジスタT1によつて出力ノードN3をVSS′ノー
ドに接続する際の放電電流Iputは、入力バツフア
回路１のVSS経路を通らない。ピンN4からチツプ
内ボンデイングパツド１１の間に介在する寄生イ
ンダンタンスをl′、寄生抵抗をr′とすると、VSS′
はVSSよりも「r′×Iput＋l′×dIput／dt」だけ高電位
となる。
ピン入力ＡがVIHで与えられた、信号Aioが高電
位であり、このときデータ“０”を出力する場合
を仮定する。VSS′に重畳するオーバーシユートノ
イズの量は従来と同一である。しかしながら容量
Ｃを十分大きな容量結合比に設定し、かつ時定数
RCを、オーバーシユートノイズの幅より長くな
るように設定すると、入力バツフア１のトランジ
スタT5のゲート、ソース間電位は、「VIH＋VSS′
−VSS」となる。上述の通りVSS′＞VSSであるの
で、トランジスタT5のゲート、ソース間電位は
VIHを上回ることになり、VIHにむしろ余裕ができ
る。またRCを上記のように設定することで、ノ
イズが持続する間VIHは維持され、従来例によう
にAioにグリツチを生じる恐れがない。
さらに、第２図に示した通り、オーバーシユー
トしたVSSは、ノイズ反射により、引き続いてア
ンダーシユートを発生する。この場合も、低論理
レベルVILを保持すべき入力バツフア回路１のピ
ン入力とVSS′に容量Ｃなる結合を持たせること
で、VILのマージンダウンも防止できる。
［発明の効果］ 以上のように、接地電位供給経路を出力バツフ
アの負荷駆動トランジスタ専用に分岐し、かつこ
の分岐した接地経路をピン入力信号経路と容量結
合させ、さらに容量結合させたピン入力のノード
とボンデイングパツドとの間に高抵抗を付加した
本発明は、“０”データ出力時の入力論理レベル
VIHを十分維持でき、入力バツフア回路から発生
したピン入力と同論理の信号のグリツチを除去す
ることができる。即ち接地電位供給経路を分岐す
ることで、入力バツフアの接地電位よるも大きな
オーバーシユートを持つ他の接地電位を作ること
ができ、これとピン入力信号経路と容量結合さ
せ、より多くの入力論理レベルVIHの余裕を持た
せることを可能にしている。アンダーシユートに
ついても同様に改善される。また単数個の接続電
位供給用ピンから分岐することで、ピン数増加が
ないものである。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は
同回路の動作を示す電圧波形図、第３図は従来例
の回路図、第４図は同回路の動作を示す電圧波形
図である。 １……入力バツフア、２……出力バツフア、３
……チツプ、４，５，１１……ボンデイングパツ
ド、７……出力バツフアの制御部、T1……負荷
駆動トランジスタ、CL……負荷、Ｒ……抵抗、
Ｃ……容量、N4……接地電位供給用外部導出ピ
ン。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体チツプ内に形成されたデータ出力バツ
    フア回路の負荷駆動トランジスタのソースに独立
    に接地電位を供給する接地電位供給経路を前記チ
    ツプ内に設け、前記接地電位供給経路をチツプの
    入力信号の入力経路と容量結合させ、かつ前記入
    力経路を、抵抗を介して入力パツドに接続させて
    なり、前記データ出力バツフア回路の負荷駆動ト
    ランジスタのソースに独立に接地電位を供給する
    接地電位供給経路と、その他の各回路に供給する
    接地電位供給経路が、単数個の接地電位供給用外
    部導出端子から分岐していることを特徴とする半
    導体集積回路。
JP62272111A 1987-10-28 1987-10-28 半導体集積回路 Granted JPH01113993A (ja)

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