JP3119587B2 - 出力バッファ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＳＩＣに関し、特
に半導体チップの内部と外部との電位が異なるＡＳＩＣ
に関するものである。

【０００２】

【従来の技術】近年、ＬＳＩの低電圧化・低電力化が進
み、従来の５Ｖ電源から３Ｖ以下の電源への移行が進ん
でいる。その移行期のため、複数の電源電圧のチップが
混在するシステムが作られることが多くなっている。よ
って、低電圧のチップでは、電源電圧の異なるチップ間
のインターフェースを行うためには、電源電圧よりも高
い電圧をインターフェース可能なインターフェースブロ
ックを用いて行われている。その出カインターフェース
ブロツクの回路構成を図１３（ａ）、図１３（ｂ）に示
す。図１３（ａ）は全体のブロック図、図１３（ｂ）は
出力バッファ制御回路１８内部の回路図である。

【０００３】図１３（ｂ）において、出カインターフェ
ースブロック５は、チップ内部の信号を外部信号線ＯＵ
Ｔに出力する出力バッファ９と、前記出力バッファ９と
外部信号線ＯＵＴとの間に敷設されている、外部信号線
ＯＵＴ上を伝搬するチップ電源電圧よりも高い電圧をチ
ップ電源電圧まで抑え外部信号線ＯＵＴからチップ内へ
電流が流れ込むのを防止する外部電圧制御部６と、前記
外部電圧制御部６内に敷設されているノンドープトラン
ジスタ４のゲート電圧をコントロールする出力バッファ
制御回路１８とで構成されている。前記出力バッファ制
御回路１８は、分圧回路１１とリークコントロール回路
１２とで構成されている。

【０００４】前記ノンドープトランジスタ４は、出カイ
ンターフェースブロック５の出力状態がイネーブル時、
ノンドープトランジスタ４のゲートレベルを“Ｈ（ハ
イ）”にし、ノンドープトランジスタ４をＯＮし、出力
バッファ９からの信号を外部信号線ＯＵＴに伝搬する。
また、出カインターフェースブロック５の出力状態がデ
ィセーブル時、ノンドープトランジスタ４をＯＦＦし、
出力バッファ９からの信号を遮断する。このときノンド
ープトランジスタ４のゲートレベルを“Ｌ（ロー）”に
すると、外部信号線ＯＵＴにチップの電源電圧よりも高
い電圧が伝搬されたとき、ノンドープトランジスタ４の
ゲートとドレイン間の電位差が、そのチップの絶対最大
定格電圧を越えるため、破壊される可能牲がある。よっ
て、出力バッファ制御回路１８は、出カインターフェー
スブロック５の出力状態がイネーブル時は“Ｈ”、出カ
インターフェースブロック５の出力状態がディセーブル
時は電源と接地の間の中間電圧を出力する必要がある。
前記中間電圧を得るために特開平６−１８７７８３号公
報に開示された中間電位発生回路が従来例としてある。

【０００５】次に従来例の出力バッファ制御回路の動作
を図１３（ａ）に図１３（ｂ）を交えて説明する。出カ
インターフェースブロック５がイネーブル状態すなわち
イネーブル信号が“Ｈ”の時、ＰＭＯＳ型トランジスタ
Ｐ４がＯＮし、ノンドープコントロール信号Ｓ１０は常
に“Ｈ”となる。ここで、ＮＭＯＳ型トランジスタＮ６
は、ノードＳ９がフローティングになるためノードＳ１
０からＰＭＯＳ型トランジスタＰ８を介してリークする
のを防止するため、ＯＦＦする。出カインターフェース
ブロック５がディセーブル状態すなわちイネーブル信号
が“Ｌ”時、ＰＭＯＳ型トランジスタＰ４がＯＦＦし、
ＮＭＯＳ型トランジスタＮ１４・Ｎ１５、ＰＭＯＳ型ト
ランジスタＰ６・Ｐ７の抵抗分圧によりノードＳ１１は
中間電位に保たれる。また、ノードＳ８は電源にたいし
てＮＭＯＳ型トランジスタＮ１４のしきい値電圧分だけ
下降した電位となる。またノードＳ９は接地にたいして
ＰＭＯＳ型トランジスタＰ７のしきい値分だけ上昇した
電圧となる。これにより、ノードＳ１０の電位が下降す
るとＮＭＯＳ型トランジスタＮ３がＯＮし、ノードＳ１
０に電流が流出する。また、ノードＳ１０の電圧が上昇
するとＰＭＯＳ型トランジスタＰ８がＯＮし出力ノード
Ｓ１０より電流が流出する。よって、ノードＳ１０は中
間電位に保たれる。

【０００６】ここで、ＮＭＯＳ型トランジスタＮ５は、
ノードＳ１０のレベルの“Ｈ”から中間電圧への推移時
間を少なくするために、イネーブル信号が“Ｈ”から
“Ｌ”に推移したとき、ノードＳ１０のレベルが中間電
位に近くなるまでＯＮし続け、ノードＳ１０のレベルを
中間電位に近くなるまで引き下げている。また、前記出
力バッファ制御回路１８は、配線抵抗のばらつきによ
り、インターフェース毎に制御するタイミングが異なる
ため、インターフェース毎に搭載する。

【０００７】

【発明が解決しようとする課題】上述した従来技術に
は、以下のような問題点があった。第１の問題点は、レ
イアウト面積が増大することである。その理由は、現状
の制御回路の回路構成では、インターフェース毎に制御
するタイミングが異なるため、インターフェース毎に出
力バッファ制御回路を搭載する必要があるためである。
第２の問題点は、出力バッファ制御回路をチップ内で共
通にできないことである。その理由は、ＡＳＩＣの場
合、全インターフェースブロックに中間電位を供給する
事を考慮しなければならない。このときそのチップに搭
載されるべくすべてのインターフェースブロックの中間
電位の供給をコントロールしている回路へ接続されるた
め、高インピーダンスとなり、各インターフェースでの
中間電位への推移時間が遅くなってしまう。第３の問題
点は、静的消費電流が増加する事である。その理由は、
出カインターフェースブロックの出力状態がディセーブ
ル時、中間電位をトランジスタの抵抗分圧により生成す
るため電源から接地への貫通電流が流れるためである。
なお、上記の第１の問題点を解決するには、中間電位発
生部をチップ内で共通にし、中間電位への移行タイミン
グの遅れ防止を解決するために、中間電位発生部の低イ
ンピーダンス化の目的で中間電位発生部のトランジスタ
のサイズを大きくした場合、レイアウト面積・静的消費
電流の増加の原因となる。

【０００８】本発明はこのような事情に鑑みて、半導体
チップ上において出力バッファ制御回路を共有化して、
チップ上の占有面積を削減し、消費電流を減らすことの
可能な出力バッファ制御回路および出力バッファ装置を
提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の発明は、
内部信号を入力して出力信号を外部端子へ接続し、且
つ、動作モードによりハイインピーダンス状態とする、
外部端子に印加された電位により発生する電流の逆流を
防止するためのトランスファゲートで構成するスイッチ
を有し、前記トランスファゲートのゲートに容量の一端
を接続し、前記容量の他端を第一の電源へ接続し、パル
スコントロール回路の出力信号で、前記容量の一端の電
位を第一の電源電位と第二の電源電位との中間の電位に
なるように制御する機能を有する出力バッファにおい
て、イネーブル信号とパルス信号とを入力するＮＯＲゲ
ートを有し、前記ＮＯＲゲートの出力信号を入力とする
ＰＭＯＳトランジスタと前記ＮＯＲゲートの出力信号の
反転信号を入力とするＰＭＯＳトランジスタとを直列接
続し、前記直列接続した２つのＰＭＯＳトランジスタの
一端を第一の電源に接続し他端を第二の電源に接続し、
前記直列接続した２つのＰＭＯＳトランジスタの共通接
続点を出力するパルスコントロール回路を有することを
特徴とする出力バッファを提供する。請求項２記載の発
明は、イネーブル信号とパルス信号とを入力するＮＯＲ
ゲートを有し、前記ＮＯＲゲートの出力信号を入力とす
るＰＭＯＳトランジスタと前記ＮＯＲゲートの出力信号
の反転信号を入力とするＰＭＯＳトランジスタと第一の
電源を入力とするＰＭＯＳトランジスタを直列接続し、
前記直列接続した３つのＰＭＯＳトランジスタの一端を
第一の電源に接続し他端を第二の電源に接続し、前記Ｎ
ＯＲゲートの出力信号を入力とするＰＭＯＳトランジス
タと前記ＮＯＲゲートの出力信号の反転信号を入力とす
るＰＭＯＳトランジスタの共通接続点を出力するパルス
コントロール回路を有することを特徴とする請求項１記
載の出力バッファを提供する。請求項３記載の発明は、
イネーブル信号と前記イネーブル信号の反転信号とパル
ス信号とを入力するトランスファゲートと、前記イネー
ブル信号の反転信号を入力としたＰＭＯＳトランジスタ
を有し、前記イネーブル信号の反転信号を入力としたＰ
ＭＯＳトランジスタの一端を第二の電源に接続し、他端
を前記トランスファゲートの出力に接続し、前記トラン
スファゲートの出力信号を入力とするＰＭＯＳトランジ
スタと前記トランスファゲートの出力信号の反転信号を
入力とするＰＭＯＳトランジスタとを直列接続し、前記
直列接続した２つのＰＭＯＳトランジスタの一端を第一
の電源に接続し他端を第二の電源に接続し、前記直列接
続した２つのＰＭＯＳトランジスタの共通接続点を出力
するパルスコントロール回路を有することを特徴とする
請求項１記載の出力バッファを提供する。請求項４記載
の発明は、イネーブル信号とパルス信号とを入力するＮ
ＯＲゲートを有し、前記ＮＯＲゲートの出力信号を入力
とするＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
と第一の電源を入力とするＰＭＯＳトランジスタを直列
接続し、前記直列接続した２つのＰＭＯＳトランジスタ
と１つのＮＭＯＳトランジスタの一端を第一の電源に接
続し他端を第二の電源に接続し、前記ＮＯＲゲートの出
力信号を入力とするＰＭＯＳトランジスタとＮＭＯＳト
ランジスタの共通接続点を出力するパルスコントロール
回路を有することを特徴とする請求項１記載の出力バッ
ファを提供する。請求項５記載の発明は、イネーブル信
号とパルス信号とを入力するＮＯＲゲートを有し、前記
ＮＯＲゲートの出力信号を入力とするＰＭＯＳトランジ
スタと前記ＮＯＲゲートの出力信号の反転信号を入力と
するＰＭＯＳトランジスタと抵抗素子とを直列接続し、
前記直列接続した２つのＰＭＯＳトランジスタと抵抗素
子の一端を第一の電源に接続し他端を第二の電源に接続
し、前記ＮＯＲゲートの出力信号を入力とするＰＭＯＳ
トランジスタと前記ＮＯＲゲートの出力信号の反転信号
を入力とするＰＭＯＳトランジスタの共通接続点を出力
するパルスコントロール回路を有することを特徴とする
請求項１記載の出力バッファを提供する。

【００１０】さらに下記のように構成してもよい。請求
項１ないし５のいずれかに記載の出力バッファにおい
て、前記パルス信号をパルス発生回路により生成するこ
とを特徴とする。また、請求項１ないし５のいずれかに
記載の出力バッファにおいて、前記パルス信号をリング
オシレータ回路により生成することを特徴とする。請求
項６記載の出力バッファにおいて、前記パルス発生回路
をチップコーナー部に配置することを特徴とする。さら
に請求項７記載の出力バッファにおいて、前記リングオ
シレータ回路をチップコーナー部に配置することを特徴
とする。

【００１１】

【発明の実施の形態】まず、本発明の第一の実施形態
（以下、第一実施形態と称す）の回路構成を図１を用い
て説明する。図１は本発明の第一実施形態の構成を示す
回路図である。出力バッファ制御回路は、パルス発生回
路７とパルスコントロール回路８と容量素子３より構成
されている。パルスコントロール回路８は、ＮＯＲゲー
ト１、インバータ２、ＰＭＯＳ型トランジスタＰ１、Ｐ
ＭＯＳ型トランジスタＰ２より構成されている。ＮＯＲ
ゲート１の一方の入力は出カインターフェースブロック
５の入力イネーブル信号の端子に接続され、もう一方の
入力には、パルス発生回路７の出力が接続される。ＮＯ
Ｒゲート１の出力Ｓ３はＰＭＯＳ型トランジスタＰ１の
ゲート、及びインバータ２の入力に接続される。インバ
ータ２の出力Ｓ４は、ＰＭＯＳ型トランジスタＰ２のゲ
ートに接続される。ＰＭＯＳ型トランジスタＰ１のソー
スには電源が接続され、ＰＭＯＳ型トランジスタＰ２の
ソースは接地電位に接続される。さらにＰＭＯＳ型トラ
ンジスタＰ１のドレインとＰＭＯＳ型トランジスタＰ２
のドレインとに片方のノードが接地された容量素子３の
もう片方のノードが接続され、ノンドープコントロール
信号Ｓ５となり、外部信号線ＯＵＴ上を伝搬するチップ
電源電圧よりも高い電圧をチップ電源電圧まで抑え外部
信号線ＯＵＴからチップ内へ電流が流れ込むのを防止す
るＭＯＳトランジスタ４のゲートに接続される。

【００１２】次に本発明の第一実施形態の動作を図２を
用いて説明する。図２は本発明の第一実施形態の動作を
示すタイミングチャートである。出カインターフェース
ブロック５がイネーブル状態すなわちイネーブル信号入
力端子が“Ｈ”の時、パルス発生回路７の出力信号に関
係なくＮＯＲゲート１の出力Ｓ３は常に“Ｌ”となり、
インバータ２の出力Ｓ４は“Ｈ”となる。従って、ＰＭ
ＯＳ型トランジスタＰ１は常にＯＮし、ＰＭＯＳ型トラ
ンジスタＰ２は常にＯＦＦし、容量素子３に電荷がチャ
ージアップされる。よって、ノンドーブコントロール信
号Ｓ５は常に“Ｈ”レベルとなる。出カインターフェー
スブロック５がディセーブル状態すなわちイネーブル信
号入力端子が“Ｌ”の時、ＮＯＲゲート１の出力Ｓ３は
パルス発生回路７の出力信号の反転信号となる。従っ
て、ＰＭＯＳ型トランジスタＰ１は、ＯＮ・ＯＦＦを繰
り返す。またＰＭＯＳ型トランジスタＰ２は、インバー
タ２によってＮＯＲゲート１の出力Ｓ３の反転信号を受
ける。よって、ＰＭＯＳ型トランジスタＰ１がＯＮの
時、ＰＭＯＳ型トランジスタＰ２はＯＦＦし、容量素子
３に電荷を充電する。またＰＭＯＳ型トランジスタＰ１
がＯＦＦの時、ＰＭＯＳ型トランジスタＰ２はＯＮし、
容量素子３の電荷が放電される。ここで、ＰＭＯＳ型ト
ランジスタＰ２をＰＭＯＳ型としているので、ノンドー
プコントロール信号Ｓ５がＰＭＯＳ型トランジスタＰ２
のしきい値電圧以下とはならない。上記動作を繰り返す
ことにより、ノンドープコントロール信号Ｓ５は、中間
電位を保持する。

【００１３】次に本発明の第一実施形態のチップレイア
ウトヘの適用方法を図３を用いて説明する。図３は本発
明の第一実施形態のチップレイアウトヘの適用方法を示
すレイアウト図である。ＡＳＩＣは通常チップ１５の周
辺にアルミ配線材質で形成されたボンディングパッド１
３の内側に前記ボンディングパッドと対に並べられたイ
ンターフェースブロック１０が配置されている。またチ
ップコーナーには、前記インターフェースブロックを接
続するためのコーナーブロック１４を配置する事によ
り、インターフェースブロツクがチップを取り囲むレイ
アウト構成となっている。ここで、パルス発生回路７を
チップのコーナーブロック１４内に設置し、パルス信号
Ｓ２をチップを周回させるように配線し、各インターフ
ェースブロツクのパルスコントロール回路８に伝達でき
るようにする。もちろん、パルス発生回路７は、チップ
コーナーブロック１４以外に配置しても同様であること
はいうまでもない。

【００１４】また、容量素子３は、チップ１５の周辺に
配置されたボンディングパッド１３の下に、ゲートポリ
シリ・ウェル等で敷設することによりチップ面積への影
響のない箇所へ配置する事が可能である。ここで、ボン
ディングパッド１３の下に容量素子３をウエルで形成し
た場合、敷設可能な最大容量を最近のプロセス及び組立
の設計基準より、 ウェルの単位面積当たりの容量：０．０００７［ｐＦ］ ウェル幅 ：５０［ｕｍ］ ウェル長さ ：３００［ｕｍ］ のサイズで形成可能であるので、容量値は以下のように
なる。 Ｃ＝０．０００７×５０×３００＝１０．５［ｐＦ］ また、パルスコントロール回路８に必要なパルスの周波
数は、１００ＫＨｚ程度で十分である。従って、近年１
ＭＨｚ以上の高速動作を要求されるチップが主流になり
つつあるため、パルス発生回路の動作電流よりも内部回
路の動作電流の方が支配的であるため、動作電流の増加
の影響はほとんどない。

【００１５】次に本発明の第二の実施形態の回路構成を
図４を用いて説明する。図４は本発明の第二の実施形態
の回路構成を示す回路図である。以下第二実施形態と称
す。第二実施形態の出力バッファ制御回路は、パルスコ
ントロール回路８と容量素子３とで構成されている。パ
ルスコントロール回路８は、ＮＯＲゲート１、インバー
タ２、ＰＭＯＳ型トランジスタＰ１、ＰＭＯＳ型トラン
ジスタＰ２より構成されている。ＮＯＲゲート１の一方
の入力には出カインターフェースブロック５の入力イネ
ーブル信号が接続され、もう一方の入力には、第一実施
形態でのパルス発生回路の代わりにチップ内部に外部か
らのパルス信号を入力するパルス入カインターフェース
ブロツク１６より入力されたパルス信号Ｓ２が接続され
る。ＮＯＲゲート１の出力は充電用ＰＭＯＳ型トランジ
スタＰ１のゲート及びインバータ２の入力に接続され
る。インバータ２の出力は、放電用ＰＭＯＳ型トランジ
スタＰ２のゲートに接続される。その充電用ＰＭＯＳ型
トランジスタＰ１と放電用ＰＭＯＳ型トランジスタＰ２
のドレイン同士が接続される点の信号Ｓ５は、片方のノ
ードが接地された容量素子３のもう片方のノードに接続
される。さらにこのＳ５はノンドープコントロール信号
となり、ノンドープトランジスタ４のゲートに接続され
る。

【００１６】以上により、本発明の第二実施形態の動作
も、本発明の第一実施形態の動作と同様に、出カインタ
ーフェースブロック５がイネーブル状態すなわちイネー
ブル信号Ｓ１が“Ｈ”の時、パルス信号Ｓ２に関係なく
信号Ｓ３は常に“Ｌ”となり、信号Ｓ５は“Ｈ”とな
る。従って、ＰＭＯＳ型トランジスタＰ１は常にＯＮ
し、ＰＭＯＳ型トランジスタＰ２は常にＯＦＦし、容量
素子３に電荷がチャージアップされる。よって、ノンド
ープコントロール信号Ｓ５は常に“Ｈ”レベルとなる。
出カインターフェースブロック５がディセーブル状態す
なわちイネーブル信号Ｓ１が“Ｌ”時、信号Ｓ３はパル
ス発生回路７のパルス信号の反転信号となる。従って、
充電用ＰＭＯＳ型トランジスタＰ１は、ＯＮ・ＯＦＦを
繰り返す。また放電用ＰＭＯＳ型トランジスタＰ２は、
インバータ２によって信号Ｓ３の反転信号を受け、充電
用ＰＭＯＳ型トランジスタＰ１がＯＮの時ＯＦＦし、容
量素子３に電荷を充電する。また、充電用ＰＭＯＳ型ト
ランジスタＰ１がＯＦＦの時、放電用ＰＭＯＳ型トラン
ジスタＰ２がＯＮし、容量素子３の電荷が放電される。
ただし、放電用トランジスタをＰＭＯＳ型としているの
で、ノンドープコントロール信号Ｓ５が放電用ＰＭＯＳ
型トランジスタＰ２のしきい値電圧以下とはならない。
上記動作を繰り返すことにより、ノンドープコントロー
ル信号Ｓ５は、中間電位を保持する。

【００１７】次に本発明の第二実施形態のチップレイア
ウトヘの適用方法を図５を用いて説明する。ＡＳＩＣは
通常チップ１５の周辺にアルミ配線材質で形成されたボ
ンディングパッド１３の内側に、前記ボンディングパッ
ド１３と対に並べられたインターフェースブロック１０
が配置されている。またチップコーナーには、前記イン
ターフェースブロック１０を接続するためのコーナーブ
ロック１４を配置する事により、インターフェースブロ
ック１０がチップを取り囲むレイアウト構成となってい
る。ここで、チップ内部に入力するパルス入カインター
フェースブロック１６より入力された外部からのクロッ
クパルス信号Ｓ２をチップを周回させるように配線し、
各インターフェースブロックのパルスコントロール回路
８に伝達できるようにする。容量素子３は、チップの周
辺に配置されたボンディングパッド１３の下に、ゲート
ポリシリ・ウエル等で敷設することによりチップ面積へ
の影響のない箇所へ配置する事が可能である。

【００１８】次に本発明の第三の実施形態の回路構成を
図６を用いて説明する。図６は本発明の第三の実施形態
の回路構成を示す回路図である。以下第三実施形態と称
する。第三実施形態の出力バッファ制御回路は、本発明
の第一実施形態の回路の、パルス発生回路７に対して、
ＡＳＩＣチップに搭載されている、チップのコーナーブ
ロック１４内に設置されたリングオシレータ回路１７を
用いて、パルス制御回路８と容量素子３と共に構成され
ている。パルスコントロール回路８は、ＮＯＲゲート
１、インバータ２、ＰＭＯＳ型トランジスタＰ１、ＰＭ
ＯＳ型トランジスタＰ２より構成されている。ＮＯＲゲ
ート１の一方の入力には出カインターフェースブロック
５の入力イネーブル信号が接続され、もう一方の入力に
は、リングオシレータ回路１７からのパルス信号が接続
される。ＮＯＲゲート１の出力は充電用ＰＭＯＳ型トラ
ンジスタＰ１のゲート及びインバータ２の入力に接続さ
れる。インバータ２の出力は、放電用ＰＭＯＳ型トラン
ジスタＰ２のゲートに接続される。

【００１９】充電用ＰＭＯＳ型トランジスタＰ１のソー
スには電源が接続され、放電用ＰＭＯＳ型トランジスタ
Ｐ２のソースは接地電位に接続される。さらに充電用Ｐ
ＭＯＳ型トランジスタＰ１と放電用ＰＭＯＳ型トランジ
スタＰ２のドレイン同士が接続される。そのＰＭＯＳ型
トランジスタＰ１とＰ２のドレイン同士が接続される点
の信号Ｓ５には、片方のノードが接地された容量素子３
のもう片方のノードに接続される。以上により、本発明
の第三実施形態の動作も、本発明の第一実施形態の動作
と同様に、出カインターフェースブロック５がイネーブ
ル状態すなわちイネーブル信号Ｓ１が“Ｈ”の時、リン
グオシレータ回路１７からのパルス信号に関係なく信号
Ｓ３は常に“Ｌ”となり、信号Ｓ４は“Ｈ”となる。従
って、ＰＭＯＳ型トランジスタＰ１は常にＯＮし、ＰＭ
ＯＳ型トランジスタＰ２は常にＯＦＦし、容量素子３に
電荷がチャージアップされる。よって、ノンドープコン
トロール信号Ｓ４は常に“Ｈ”レベルとなる。出カイン
ターフェースブロック５がディセーブル状態すなわちイ
ネーブル信号Ｓ１が“Ｌ”の時、信号Ｓ３はリングオシ
レータ回路１７からのパルス信号の反転信号となる。従
って、ＰＭＯＳ型トランジスタＰ１は、ＯＮ・ＯＦＦを
繰り返す。またＰＭＯＳ型トランジスタＰ２は、インバ
ータ２によって信号Ｓ３の反転信号を受ける。よって、
充電用ＰＭＯＳ型トランジスタＰ１がＯＮの時、放電用
ＰＭＯＳ型トランジスタがＯＦＦし、容量素子３に電荷
を充電する。またＰＭＯＳ型トランジスタＰ１がＯＦＦ
の時、放電用ＰＭＯＳ型トランジスタＰ２がＯＮし、容
量素子３の電荷が放電される。ただし、放電するトラン
ジスタをＰＭＯＳ型としているので、ノンドープコント
ロール信号Ｓ５がＰＭＯＳ型トランジスタのしきい値電
圧以下とはならない。上記動作を繰り返すことにより、
ノンドープコントロール信号Ｓ５は、中間電位を保持す
る。

【００２０】次に本発明の第三の実施例のチップレイア
ウトヘの適用方法を図７を用いて説明する。本発明の第
三の実施例のチップレイアウトヘの適用方法は、本発明
の第一実施形態に対して、パルス発生回路７を、ＡＳＩ
Ｃチップに搭載されているチップのコーナーブロック１
４内に設置されたリングオシレータ回路１７からチップ
を周回させるように配線する。これ以外は、本発明の第
一実施形態と同様、ＡＳＩＣは通常チップ１５の周辺
に、アルミ配線材質で形成されたボンディングパッド１
３の内側に前記ボンディングパッド１３と対に並べられ
たインターフェースブロック１０が配置されている。ま
たチップコーナーには、前記インターフェースブロック
１０を接続するためのコーナーブロック１４を配置する
事により、インターフェースブロツク１０がチップを取
り囲むレイアウト構成となっている。容量素子３は、チ
ップの周辺に配置されたボンディングパッド１３の下
に、ゲートポリシリ・ウェル等で敷設することによりチ
ップ面積への影響のない箇所へ配置可能である。

【００２１】次に本発明の第四の実施形態の回路構成を
図８を用いて説明する。図８は本発明の第四の実施形態
の回路構成を示す回路図である。以下、第四実施形態と
称す。出力バッファ制御回路は、パルス発生回路７とパ
ルスコントロール回路８と容量素子３とから構成されて
いる。パルスコントロール回路８は、ＮＯＲゲート１、
インバータ２、ＰＭＯＳ型トランジスタＰ１、ＰＭＯＳ
型トランジスタＰ２、ＰＭＯＳ型トランジスタＰ３より
構成されている。ＮＯＲゲート１の一方の入力には出カ
インターフェースブロック５の入力イネーブル信号が接
続され、もう一方の入力には、パルス発生回路７からの
パルス出力信号が接続される。ＮＯＲゲート１の出力は
ＰＭＯＳ型トランジスタＰ１のゲート及びインバータ２
の入力に接続される。インバータ２の出力は、ＰＭＯＳ
型トランジスタＰ２のゲートに接続される。ＰＭＯＳ型
トランジスタＰ１のソースには電源が接続され、ＰＭＯ
Ｓ型トランジスタＰ２のソースには少なくとも１つ以上
の、接地電位に対して直列に接続されたＰＭＯＳ型トラ
ンジスタＰ３を接続する。さらにＰＭＯＳ型トランジス
タＰ１とＰ２のドレイン同士と片方のノードが接地され
た容量素子３のもう片方のノードが接続されてノンドー
プコントロール信号Ｓ５となり、ノンドープトランジス
タ４のゲートに接続される。

【００２２】以上により、本発明の第四実施形態の動作
も、本発明の第一実施形態の動作と同様に、出カインタ
ーフェースブロック５がイネーブル状態すなわちイネー
ブル信号Ｓ１が“Ｈ”の時、パルス発生回路７のパルス
信号Ｓ２に関係なく信号Ｓ３は常に“Ｌ”となり、信号
Ｓ４は“Ｈ”となる。従って、ＰＭＯＳ型トランジスタ
Ｐ１は常にＯＮし、ＰＭＯＳ型トランジスタＰ２は常に
ＯＦＦし、容量素子３に電荷がチャージアップされる。
よって、ノンドープゲートコントロール信号Ｓ５は常に
“Ｈ”レベルとなる。出カインターフェースブロック５
がデイセーブル状態すなわちイネーブル信号Ｓ１が
“Ｌ”の時、信号Ｓ３はパルス発生回路７のパルス信号
の反転信号となる。従って、ＰＭＯＳ型トランジスタＰ
１は、ＯＮ・ＯＦＦを繰り返す。またＰＭＯＳ型トラン
ジスタＰ２は、インバータ２によって信号Ｓ３の反転信
号を受ける。よって、充電用ＰＭＯＳ型トランジスタＰ
１がＯＮの時、放電用ＰＭＯＳ型トランジスタＰ２がＯ
ＦＦし、容量素子３に電荷を充電する。またＰＭＯＳ型
トランジスタＰ１がＯＦＦの時、放電用ＰＭＯＳ型トラ
ンジスタＰ２がＯＮし、容量素子３の電荷が放電され
る。

【００２３】ただし、放電するトランジスタをＰＭＯＳ
型としているので、Ｓ５がＰＭＯＳ型トランジスタのし
きい値電圧以下とはならない。上記動作を繰り返すこと
により、ノンドープコントロール信号Ｓ５は、中間電位
を保持する。さらに第一実施形態にたいして、放電用Ｐ
ＭＯＳ型トランジスタと接地との間に少なくとも１つ以
上直列に接結されたＰＭＯＳ型トランジスタＰ３のＯＮ
抵抗により、ノンドープコントロール信号Ｓ５の最低電
圧を必要な中間電圧まで上昇することができる。したが
って、充電用ＰＭＯＳ型トランジスタＰ１の容量素子３
へのチャージアップ量が第一実施形態に対して小さくす
ることが可能になり、充電用ＰＭＯＳ型トランジスタＰ
１のサイズを小さくすることが可能であるという効果を
有す。

【００２４】次に、本発明の第五の実施形態の回路構成
を図９を用いて説明する。図９は本発明の第五の実施形
態の回路構成を示す回路図である。以下第五実施形態と
称する。出力バッファ制御回路は、パルス発生回路７と
パルスコントロール回路８と容量素子３とから構成され
ている。パルスコントロール回路８は、インバータ１
９、インバータ２、ＰＭＯＳ型トランジスタＰ１、ＰＭ
ＯＳ型トランジスタＰ２、ＰＭＯＳ型トランジスタＰ
４、ＰＭＯＳ型トランジスタＰ５、ＮＭＯＳ型トランジ
スタＮ１及び容量素子３より構成されている。インバー
タ１９の入力は出カインターフェースブロック５の入力
イネーブル信号に接続される。インバータ１９の出力Ｓ
６はＰＭＯＳ型トランジスタＰ４のゲート及びＮＭＯＳ
型トランジスタＮ１のゲートに接続される。パルス発生
回路７の出力はＰＭＯＳ型トランジスタＰ５のソースと
ＮＭＯＳ型トランジスタＮ１のソースに接続され、ＰＭ
ＯＳ型トランジスタＰ５のドレインとＮＭＯＳ型トラン
ジスタＮ１のドレインとＰＭＯＳ型トランジスタＰ４の
ドレインとＰＭＯＳ型トランジスタＰ２のゲートとイン
バータ２の入力に接続される。インバータ２の出力Ｓ３
はＰＭＯＳ型トランジスタＰ１のゲートに接続される。

【００２５】また、ＰＭＯＳ型トランジスタＰ１のソー
スには電源が接続され、ＰＭＯＳ型トランジスタＰ２の
ソースには接地電位が接続される。さらにＰＭＯＳ型ト
ランジスタＰ１のドレインとＰＭＯＳ型トランジスタＰ
２のドレインと片方のノードが接地された容量素子３の
もう片方のノードが接続されノンドープコントロール信
号Ｓ５となり、外部信号線ＯＵＴ上を伝搬するチップ電
源電圧よりも高い電圧をチップ電源電圧まで抑え、外部
信号線ＯＵＴからチップ内へ電流が流れ込むのを防止す
るＭＯＳトランジスタ４のゲート電極に接続される。

【００２６】よって、本発明の実施例五の動作も、第一
実施形態と同様、出カインターフェースブロック５がイ
ネーブル状態すなわちイネーブル信号入力端子が“Ｈ”
の時、ＰＭＯＳ型トランジスタＰ５はＯＦＦし、インバ
ータ１９の出力が“Ｌ”になるためＮＭＯＳ型トランジ
スタＮ１はＯＦＦし、ＰＭＯＳ型トランジスタＰ４はＯ
Ｎする。よって、パルス発生回路７のパルス出力信号に
関係なくＳ４は“Ｈ”となる。従って、ＰＭＯＳ型トラ
ンジスタＰ２は常にＯＦＦする。また、インバータ２は
“Ｌ”を出力するため、ＰＭＯＳ型トランジスタＰ１は
常にＯＮする。よって、容量素子３に電荷がチャージア
ップされ、ノンドープコントロール信号Ｓ５は常に
“Ｈ”レベルとなる。

【００２７】出カインターフェースブロックＰ５がディ
セーブル状態すなわちイネーブル信号が“Ｌ”の時、Ｐ
ＭＯＳ型トランジスタＰ５はＯＮし、インバータ１９の
出力が“Ｈ”になるためＮＭＯＳ型トランジスタＮ１は
ＯＮし、ＰＭＯＳ型トランジスタＰ４はＯＦＦする。よ
って、パルス発生回路の出力信号がそのままＳ４の信号
となる。従って、ＰＭＯＳ型トランジスタＰ２は、ＯＮ
・ＯＦＦを繰り返す。またＰＭＯＳ型トランジスタＰ１
は、インバータ２によってＳ４の反転信号を受ける。よ
って、ＰＭＯＳ型トランジスタＰ１がＯＮの時、ＰＭＯ
Ｓ型トランジスタＰ２はＯＦＦし、容量素子３に電荷を
充電する。またＰＭＯＳ型トランジスタＰ１がＯＦＦの
時ＰＭＯＳ型トランジスタＰ２はＯＮし、容量素子３の
電荷が放電される。ここで、ＰＭＯＳ型トランジスタＰ
２をＰＭＯＳ型としているので、ノンドープコントロー
ル信号Ｓ５がＰＭＯＳ型トランジスタＰ２のしきい値電
圧以下とはならない。上記動作を繰り返すことにより、
ノンドープコントロール信号Ｓ５は、中間電位を保持す
る。

【００２８】次に、本発明の第六の実施形態の回路構成
を図１０を用いて説明する。図１０は本発明の第六の実
施形態の回路構成を示す回路図である。以下第六実施形
態と称する。出力バッファ制御回路は、パルス発生回路
７とパルスコントロール回路８と容量素子３とから構成
されている。パルスコントロール回路８は、ＮＯＲゲー
ト１、ＰＭＯＳ型トランジスタＰ１、ＮＭＯＳ型トラン
ジスタＮ２、ＰＭＯＳ型トランジスタＰ３より構成され
ている。ＮＯＲゲート１の一方の入力は出カインターフ
ェースブロック５の入力イネーブル信号に接続され、も
う一方の入力には、パルス発生回路７のパルス出力信号
が接続される。ＮＯＲゲート１の出力Ｓ３はＰＭＯＳ型
トランジスタＰ１のゲートとＮＭＯＳ型トランジスタＮ
２のゲートに接続される。ＰＭＯＳ型トランジスタＰ１
のソースには電源が接続され、ＮＭＯＳ型トランジスタ
Ｎ２のソースにはＰＭＯＳ型トランジスタＰ３のドレイ
ンが接続される。さらにＰＭＯＳ型トランジスタＰ３の
ゲートとソースは接地電位に接続される。

【００２９】さらにＰＭＯＳ型トランジスタＰ１のドレ
インとＮＭＯＳ型トランジスタＮ２のドレインと片方の
ノードが接地された容量素子３のもう片方のノードが接
続されノンドープコントロール信号Ｓ５となり、外部信
号線ＯＵＴ上を伝搬するチップ電源電圧よりも高い電圧
をチップ電源電圧まで抑え、外部信号線ＯＵＴからチッ
プ内へ電流が流れ込むのを防止するＭＯＳトランジスタ
４のゲート電極に接続される。

【００３０】次に本発明の第六実施形態の動作を図１１
を用いて説明する。図１１は本発明の第六実施形態の動
作を示すタイミングチャートである。出カインターフェ
ースブロック５がイネーブル状態すなわちイネーブル信
号入力端子が“Ｈ”の時、パルス発生回路７の出力に関
係なくＳ３は“Ｌ”となる。従って、ＰＭＯＳ型トラン
ジスタＰ１は常にＯＮし、ＮＭＯＳ型トランジスタＮ２
は常にＯＦＦする。よって、容量素子３に電荷がチャー
ジアップされる。よって、ノンドープコントロール信号
Ｓ５は常に“Ｈ”レベルとなる。出カインターフェース
ブロック５がディセーブル状態すなわちイネーブル信号
入力端子が“Ｌ”の時、パルス発生回路の出力の反転信
号がそのままＳ３の信号となる。従って、ＰＭＯＳ型ト
ランジスタＰ１がＯＮの時、ＮＭＯＳ型トランジスタＮ
２はＯＦＦし、容量素子３に電荷を充電する。またＰＭ
ＯＳ型トランジスタＰ１がＯＦＦの時、ＮＭＯＳ型トラ
ンジスタＮ２はＯＮし、容量素子３の電荷が放電され
る。ここで、ＰＭＯＳ型トランジスタＰ３をＰＭＯＳ型
としているので、ノンドープコントロール信号Ｓ５がＰ
ＭＯＳ型トランジスタＰ３のしきい値電圧以下とはなら
ない。上記動作を繰り返すことにより、ノンドーブコン
トロール信号Ｓ５は、中間電位を保持する。

【００３１】次に本発明の第七の実施形態の回路構成を
図１２を用いて説明する。図１２は本発明の第七の実施
形態の回路構成を示す回路図である。以下第七実施形態
と称す。出力バッファ制御回路は、パルス発生回路７と
パルスコントロール回路８と容量素子３とから構成され
ている。パルスコントロール回路８は、ＮＯＲゲート
１、インバータ２、ＰＭＯＳ型トランジスタＰ１、ＰＭ
ＯＳ型トランジスタＰ２および抵抗素子２０とから構成
されている。ＮＯＲゲート１の一方の入力には出カイン
ターフェースブロック５の入力イネーブル信号が接続さ
れ、もう一方の入力には、パルス発生回路７からパルス
出力信号が接続される。ＮＯＲゲート１の出力はＰＭＯ
Ｓ型トランジスタＰ１のゲート及びインバータ２の入力
に接続される。インバータ２の出力は、ＰＭＯＳ型トラ
ンジスタＰ２のゲートに接続される。ＰＭＯＳ型トラン
ジスタＰ１のソースには電源が接続され、ＰＭＯＳ型ト
ランジスタＰ２のソースには片方のノードが接地された
抵抗素子２０のもう片方のノードが接続される。さらに
ＰＭＯＳ型トランジスタＰ１とＰＭＯＳ型トランジスタ
Ｐ２のドレイン同士と片方のノードが接地された容量素
子３のもう片方のノードが接続されノンドープコントロ
ール信号Ｓ５となりノンドープトランジスタ４のゲート
に接続される。

【００３２】以上により、本発明の第七実施形態の動作
も、本発明の第一実施形態の動作と同様に、出カインタ
ーフェースブロック５がイネーブル状態すなわちイネー
ブル信号Ｓ１が“Ｈ”の時、パルス発生回路７のパルス
信号Ｓ２に関係なく信号Ｓ３は常に“Ｌ”となり、信号
Ｓ４は“Ｈ”となる。従って、ＰＭＯＳ型トランジスタ
Ｐ１は常にＯＮし、ＰＭＯＳ型トランジスタＰ２は常に
ＯＦＦし、容量素子３に電荷がチャージアップされる。
よって、ノンドープゲートコントロール信号Ｓ５は常に
“Ｈ”レベルとなる。出カインターフェースブロック５
がデイセーブル状態すなわちイネーブル信号Ｓ１が
“Ｌ”の時、信号Ｓ３はパルス発生回路７のパルス信号
の反転信号となる。従って、ＰＭＯＳ型トランジスタＰ
１は、ＯＮ・ＯＦＦを繰り返す。またＰＭＯＳ型トラン
ジスタＰ２は、インバータ２によって信号Ｓ３の反転信
号を受ける。よって、充電用ＰＭＯＳ型トランジスタＰ
１がＯＮの時放電用ＰＭＯＳ型トランジスタＰ２がＯＦ
Ｆし容量素子３に電荷を充電する。またＰＭＯＳ型トラ
ンジスタＰ１がＯＦＦの時、放電用ＰＭＯＳ型トランジ
スタＰ２がＯＮし、容量素子３の電荷が放電される。

【００３３】ただし、放電はＰＭＯＳ型トランジスタと
抵抗素子にて行うのでノンドープコントロール信号Ｓ５
がＰＭＯＳ型トランジスタのしきい値電圧以下とはなら
ない。上記動作を繰り返すことにより、ノンドープコン
トロール信号Ｓ５は、中間電位を保持する。さらに第一
実施形態にたいして、放電用ＰＭＯＳ型トランジスタと
接地との間の抵抗素子により、ノンドープコントロール
信号Ｓ５の最低電圧を必要な中間電圧まで上昇させるこ
とができる。したがって、第五実施形態と同様、充電用
ＰＭＯＳ型トランジスタＰ１の容量素子３へのチャージ
アップ量を第一実施形態に対して小さくすることが可能
になり、充電用ＰＭＯＳ型トランジスタＰ１のサイズを
小さくすることが可能であるという効果を有する。な
お、上記の実施形態各種は出カインターフェースブロッ
クの制御回路を例に説明したが、中間電位発生回路とし
て出力バッファ制御回路以外にも使用可能である。

【００３４】

【発明の効果】以上、説明したように、本発明による出
力バッファ制御回路および出力バッファ装置によれば以
下の効果を得ることができる。 １. １インターフェースブロックあたりの出力バッファ
制御回路の占有素子数を削減可能である。その理由は、
出力バッファ制御回路を、容量素子とパルス発生回路・
パルスコントロール回路の構成としたことにより、チッ
プ内でパルス発生回路を全インターフェースブロツクに
対して共通化可能な回路構成となったためである。ＡＳ
ＩＣを例にとると、従来例の回路構成では２５個のトラ
ンジスタを必要としたが、本発明では９個のトランジス
タと１個の容量素子で実現可能となる。 ２. 出力バッファ制御回路の占有レイアウト面積の削減
が可能である。その理由は、パルスコントロール回路の
みを１インターフェース毎に敷設すればよく、容量素子
とパルス発生回路はチップ内のレイアウト面積への影響
のない箇所に配置可能な回路構成にしたためである。Ａ
ＳＩＣを例にとると、従来例での回路構成に対して、１
インターフェースブロックあたり約５０％の面積削減の
効果がある。 ３. 出力バッファ制御回路の静消費電流の削減が可能で
ある。その理由は、電源から接地への貫通パスがない回
路構成にしたためである。ＡＳＩＣを例にとると、従来
例での回路構成では１インターフェースあたりの静的消
費電流が約１０ｎＡであったのに対して、０となる。

【図面の簡単な説明】

【図１】 本発明の第一実施形態の出力バッファ制御回
路の回路構成を示す回路図である。

【図２】 本発明の第一実施形態の出力バッファ制御回
路の動作を示す波形図である。

【図３】 本発明の第一実施形態の出力バッファ制御回
路のチツプ上への敷設方法を示すレイアウト図である。

【図４】 本発明の第二実施形態の出力バッファ制御回
路の回路構成を示す回路図及びブロック図である。

【図５】 本発明の第二実施形態の出力バッファ制御回
路のチップ上への敷設方法を示すレイアウト図である。

【図６】 本発明の第三実施形態の出力バッファ制御回
路の回路構成を示す回路図及びブロック図である。

【図７】 本発明の第三実施形態の出力バッファ制御回
路のチップ上への敷設方法を示すレイアウト図である。

【図８】 本発明の第四実施形態の出力バッファ制御回
路の回路構成を示す回路図である。

【図９】 本発明の第五実施形態の出力バッファ制御回
路の回路構成を示す回路図である。

【図１０】 本発明の第六実施形態の出力バッファ制御
回路の回路構成を示す回路図である。

【図１１】 本発明の第六実施形態の出力バッファ制御
回路の動作を示す波形図である。

【図１２】 本発明の第七実施形態の出力バッファ制御
回路の回路構成を示す回路図である。

【図１３】 従来の出力バッファ制御回路の回路構成を
示す回路図及びブロック図である。

【符号の説明】

１…ＮＯＲゲート ２…インバータ ３…容量素子 ４…ノンドープトランジスタ ５…出カインターフェースブロック ６…外部電圧制御部 ７…パルス発生回路 ８…パルスコントロール回路 ９…出力バッファ １０…インターフェースブロック １１…分圧回路 １２…リークコントロール回路 １３…ボンディングパッド １４…コーナーブロック １５…チップ １６…パルス入カインターフェースブロック １７…リングオシレータ回路 １８…出力バッファ制御回路 １９…インバータ ２０…抵抗素子 Ｐ１〜Ｐ１４…ＰＭＯＳ型トランジスタ Ｎ１〜Ｎ１３…ＮＭＯＳ型トランジスタ Ｓ１〜Ｓ６、Ｓ８〜Ｓ１１…信号線

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 内部信号を入力して出力信号を外部端子
   へ接続し、且つ、動作モードによりハイインピーダンス
   状態とする、外部端子に印加された電位により発生する
   電流の逆流を防止するためのトランスファゲートで構成
   するスイッチを有し、前記トランスファゲートのゲート
   に容量の一端を接続し、前記容量の他端を第一の電源へ
   接続し、パルスコントロール回路の出力信号で、前記容
   量の一端の電位を第一の電源電位と第二の電源電位との
   中間の電位になるように制御する機能を有する出力バッ
   ファにおいて、 イネーブル信号とパルス信号とを入力するＮＯＲゲート
   を有し、前記ＮＯＲゲートの出力信号を入力とするＰＭ
   ＯＳトランジスタと前記ＮＯＲゲートの出力信号の反転
   信号を入力とするＰＭＯＳトランジスタとを直列接続
   し、前記直列接続した２つのＰＭＯＳトランジスタの一
   端を第一の電源に接続し他端を第二の電源に接続し、前
   記直列接続した２つのＰＭＯＳトランジスタの共通接続
   点を出力するパルスコントロール回路を有することを特
   徴とする出力バッファ。
2. 【請求項２】 イネーブル信号とパルス信号とを入力す
   るＮＯＲゲートを有し、前記ＮＯＲゲートの出力信号を
   入力とするＰＭＯＳトランジスタと前記ＮＯＲゲートの
   出力信号の反転信号を入力とするＰＭＯＳトランジスタ
   と第一の電源を入力とするＰＭＯＳトランジスタを直列
   接続し、前記直列接続した３つのＰＭＯＳトランジスタ
   の一端を第一の電源に接続し他端を第二の電源に接続
   し、前記ＮＯＲゲートの出力信号を入力とするＰＭＯＳ
   トランジスタと前記ＮＯＲゲートの出力信号の反転信号
   を入力とするＰＭＯＳトランジスタの共通接続点を出力
   するパルスコントロール回路を有することを特徴とする
   請求項１記載の出力バッファ。
3. 【請求項３】 イネーブル信号と前記イネーブル信号の
   反転信号とパルス信号とを入力するトランスファゲート
   と、前記イネーブル信号の反転信号を入力としたＰＭＯ
   Ｓトランジスタを有し、前記イネーブル信号の反転信号
   を入力としたＰＭＯＳトランジスタの一端を第二の電源
   に接続し、他端を前記トランスファゲートの出力に接続
   し、前記トランスファゲートの出力信号を入力とするＰ
   ＭＯＳトランジスタと前記トランスファゲートの出力信
   号の反転信号を入力とするＰＭＯＳトランジスタとを直
   列接続し、前記直列接続した２つのＰＭＯＳトランジス
   タの一端を第一の電源に接続し他端を第二の電源に接続
   し、前記直列接続した２つのＰＭＯＳトランジスタの共
   通接続点を出力するパルスコントロール回路を有するこ
   とを特徴とする請求項１記載の出力バッファ。
4. 【請求項４】 イネーブル信号とパルス信号とを入力す
   るＮＯＲゲートを有し、前記ＮＯＲゲートの出力信号を
   入力とするＰＭＯＳトランジスタ及びＮＭＯＳトランジ
   スタと第一の電源を入力とするＰＭＯＳトランジスタを
   直列接続し、前記直列接続した２つのＰＭＯＳトランジ
   スタと１つのＮＭＯＳトランジスタの一端を第一の電源
   に接続し他端を第二の電源に接続し、前記ＮＯＲゲート
   の出力信号を入力とするＰＭＯＳトランジスタとＮＭＯ
   Ｓトランジスタの共通接続点を出力するパルスコントロ
   ール回路を有することを特徴とする請求項１記載の出力
   バッファ。
5. 【請求項５】 イネーブル信号とパルス信号とを入力す
   るＮＯＲゲートを有し、前記ＮＯＲゲートの出力信号を
   入力とするＰＭＯＳトランジスタと前記ＮＯＲゲートの
   出力信号の反転信号を入力とするＰＭＯＳトランジスタ
   と抵抗素子とを直列接続し、前記直列接続した２つのＰ
   ＭＯＳトランジスタと抵抗素子の一端を第一の電源に接
   続し他端を第二の電源に接続し、前記ＮＯＲゲートの出
   力信号を入力とするＰＭＯＳトランジスタと前記ＮＯＲ
   ゲートの出力信号の反転信号を入力とするＰＭＯＳトラ
   ンジスタの共通接続点を出力するパルスコントロール回
   路を有することを特徴とする請求項１記載の出力バッフ
   ァ。
6. 【請求項６】 前記パルス信号をパルス発生回路により
   生成することを特徴とする請求項１ないし５のいずれか
   記載の出力バッファ。
7. 【請求項７】 前記パルス信号をリングオシレータ回路
   により生成することを特徴とする請求項１ないし５のい
   ずれか記載の出力バッファ。
8. 【請求項８】 前記パルス発生回路をチップコーナー部
   に配置することを特徴とする請求項６記載の出力バッフ
   ァ。
9. 【請求項９】 前記リングオシレータ回路をチップコー
   ナー部に配置することを特徴とする請求項７記載の出力
   バッファ。