JP3435007B2 - 低電圧技術による高い電圧の振れを出力するバッファ - Google Patents

低電圧技術による高い電圧の振れを出力するバッファ

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JP3435007B2 JP04500497A JP4500497A JP3435007B2 JP 3435007 B2 JP3435007 B2 JP 3435007B2 JP 04500497 A JP04500497 A JP 04500497A JP 4500497 A JP4500497 A JP 4500497A JP 3435007 B2 JP3435007 B2 JP 3435007B2
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    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • H03K19/0185Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507Interface arrangements
    • H03K19/018521Interface arrangements of complementary type, e.g. CMOS

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は集積回路の出力バッ
ファに関し、より詳しくは、出力バッファの中のトラン
ジスタが動作するよう設計された電圧よりも大きな値の
出力電圧の振れをもたらすことのできる集積回路出力バ
ッファに関する。

【0002】

【従来の技術】CMOS技術で作られる集積回路の出力
バッファは通常、p−チャンネルプルアップトランジス
タとn−チャンネルプルダウントランジスタを有する。
これらのトランジスタは、それぞれプラス側の電力供給
電圧VDDとマイナス側の電力供給電圧VSSの間に接続さ
れる。この配置はこれらの電圧に近い出力電圧の振れ、
換言すると、VSS=0v,VDD=5vである場合、0か
ら5vの電圧の振れをもたらす。これはこれらの電力供
給電圧と同じ電圧の振れで動作する他の集積回路と信号
をやりとりする場合、満足できるものである。しかしな
がら、集積回路技術の応用分野の増加につれて、異なる
電力供給電圧で動作する集積回路の間で信号をやりとり
し、従って、異なる出力(または入力)電圧の振れに適
合させることが必要になってきている。

【0003】例えば、電力供給電圧の低下傾向は、低い
電圧(例えば、3vまたはそれ以下)用技術で製造され
た集積回路が、それより高い電圧(例えば、5v)用技
術で製造された集積回路と信号をやりとりする必要が起
こることを暗に示している。双方向バスに、より高い電
圧レベルが存在するかもしれないので、より低い電圧デ
バイスの信頼性を確保するという問題が起こる。例え
ば、5vの出力信号が5vで動作するデバイスからバス
に出されることがあり、この電圧がやはりそのバスに接
続されている3vの出力バッファのn−チャンネルプル
ダウントランジスタのゲート酸化物間(例えば、ゲート
−ソース電極間またはゲート−ドレイン電極間)に現れ
る。(ここで、「3v」というのは標準3.3v±10
%の電力供給電圧を含む)。この3v用デバイスのゲー
ト酸化物は概して5v用デバイスのゲート酸化物より薄
いので、そのゲート酸化物の劣化がそれに掛かる高い電
界によって起こり得る。3v用デバイスの中のソース−
ドレイン間電圧も、通常は熱電子効果により、一般に約
3.3v+10%より低い値に制限されている。従来技
術では、この劣化は一般に、出力(または入力)バッフ
ァのゲート酸化物が5vの信号に耐えられるように5v
用技術で出力デバイスを製造することにより避けられて
いる。そして、入/出力バスと直接信号をやりとりしな
いデバイスの「コア」論理(内部だけで通用する論理信
号のレベル)が、例えば消費電力を減らすために、3.
3vレベルで動作されている。しかしながら、この方法
は、デバイスが3.3vの動作に最適化されていないの
で、コア論理の性能を著しく制限する。また、出力バッ
ファの中のプルアップデバイスおよびプルダウンデバイ
スを保護するために電圧降下トランジスタを用いること
も知られており、その詳細は例えば、本願と同じ者に譲
渡されている米国特許第5,381,062号を参照さ
れたい。

【0004】

【発明が解決しようとする課題】比較的低い電圧用技術
を用いて製造され、出力導体を比較的高い電圧の振れで
駆動することのできる集積回路出力バッファを提供す
る。例えば、3.3vCMOS技術で作られた本発明の
バッファは5vの出力の振れを出すことができる。

【0005】

【課題を解決するための手段】比較的低い電圧用技術を
用いて製造され、出力導体を比較的高い電圧の振れで駆
動することのできる集積回路出力バッファは、順次高い
電圧レベルで動作する一つまたは二つ以上の中間インバ
−タを用いて、出力電圧の振れを低い電圧レベルからよ
り高い電圧レベルに増大させていくことにより達成され
る。望ましい実施例においては、分圧回路を流れる電流
を制限する電力節約回路を用いてそれらの電圧レベルが
もたらされる。

【0006】

【発明の実施の形態】本発明は、出力バッファの中のト
ランジスタが動作するよう設計された電圧よりも大きな
値の出力電圧の振れをもたらすことのできる集積回路出
力バッファに関する。5vの出力の振れを出す3.3v
CMOS技術で作られた集積回路の場合がここで例示さ
れるが、他の電圧レベルに適用することが可能である。
例えば、もっと低い電圧が意図される場合には、2.5
vCMOS技術も現在用いられている。本発明の技術を
具現化する例示的回路が図1に示されている。プルダウ
ン側は直列な2つのn−チャンネルデバイスから成る。
ボンディングパッド(出力端)104に接続された出力
接続点103の近くのトランジスタ101はそのゲート
を3.3vの公称値を持つ電圧源VDDに永続的に接続さ
れている。第2のプルダウントランジスタ102はその
ゲートをインバ−タトランジスタ135−136により
電圧源VDDと電圧源VSS(アース)の間を切り替えられ
る。トランジスタ101は5vの電圧がボンディングパ
ッド104に印加されても接続点105がVDD−Vthn
(n−チャンネルトランジスタの閾値)以上に上がらな
いようにするので、トランジスタ101はトランジスタ
102のゲート酸化物がVDDを決して超えないように保
護する作用をする。このn−チャンネルプルダウンデバ
イスの保護は、例えば本願と同じ者に譲渡されている米
国特許第4,704,547号に示されているように、
従来から知られている。

【0007】例示的実施例の本発明の回路は更にプルア
ップデバイス118を保護する手段を含んでいる。この
目的のため、図1に示されている抵抗分圧回路網は直列
に接続された抵抗105−111を有する。この抵抗列
は接続点112−117にそれぞれ基準電圧VL1−V
L3およびVH1−VH3をもたらす。これらの基準電
圧は公称5vの電圧源VDD5 に比例する。これらの電圧
の値が下の表に示されている。抵抗105−111は例
えばn−タブあるいは高濃度にドープされたソース/ド
レイン領域のような半導体拡散領域に形成することがで
きる。これらの材料は一般に5vを超える破壊電圧を持
っているので、電圧源VDD5 に接続されても損傷を受け
ない。他の抵抗材料、例えば、ドープされた多結晶シリ
コンなども代わりに用いられ得る。 表:抵抗分圧器からの基準電圧 接続点 VX /VDD5 公称VX ( VDD5 =5vのときの電圧) VL1 0.12 0.60 VL2 0.23 1.15 VL3 0.34 1.70 VH1 0.66 3.30 VH2 0.78 3.90 VH3 0.89 4.45

【0008】p−チャンネルプルアップトランジスタ1
18は、そのソースを5vの電圧源VDD5 に接続されて
いる。このトランジスタには本実施例の場合、バックゲ
ートが形成されていて、寄生ダイオードが導通するのを
防ぐためにそのバックゲートも電圧源VDD5 に接続され
ている。トランジスタ118のゲートは接続点119に
接続されている。接続点119がVDD5 のとき、トラン
ジスタ118はオフにされる。ゲート酸化物の3.3v
の限界を超えない間はオンにするために、接続点119
はトランジスタ120を介して基準電圧VL3(接続点
114)に接続されている。VL3とVDD5 の差は 2
/3×VDD5 、すなわち3.3vに等しい。従って、ト
ランジスタ118のゲート酸化物に掛かるゲート−基板
間電圧はこのトランジスタ118がオンのとき3.3v
を超えない。基準電圧VH3はVDD5 より約0.5v低
くなるように選ばれている。このことが、この電圧がト
ランジスタ121の閾電圧よりも常に低いので、接続点
122が高いときトランジスタ121がオフとされるの
を確実にする。

【0009】同様に、基準電圧VH2はVH3より0.
55v低く、また、VH1はVH2より0.6v低く、
それにより、トランジスタ124および127の入力接
続点(125、128)が高いとき、これらのトランジ
スタがそれぞれオフとされるのを確実にする。VH1=
2/3×VDD5 なので、それは3.3vに等しく、接続
点131がアース電位(0v)に引き下げられることが
でき、それにより、トランジスタ130のゲート電圧の
限界を超えることなくトランジスタ129をオフにす
る。同じように基準電圧VL2はVL3より0.55v
低く、また、VL1はVL2より0.6v低く選ばれ、
それにより、トランジスタ123、126および129
のそれぞれのゲート酸化物に掛かる電圧が3.3vを超
えることなく、それらトランジスタの入力接続点(12
5、128、131)が高くなれるようにする。これ
は、ブロック137として纏めて示されている中間イン
バ−タ群に、VDD側(VSS側)からVDD5 側に順次高く
なる階段状の電力供給電圧VH1(VL1)をもたらし
ている。このように電力供給電圧を階段状にすること
が、インバ−タ132−133の入力接続点134でア
ース電位からVDD(3.3v)になる入力信号Aが、ゲ
ート酸化物にVDDを超える電圧を決して掛けることなし
に、接続点103の出力をアース電位からVDD5 (5
v)にさせることのできる方法である。インバ−タトラ
ンジスタ135−136は、プルダウントランジスタ1
02を正しい位相で駆動するために、接続点134のバ
ッファ入力信号を反転させる役目をしていることに注意
されたい。

【0010】図1の基本的な回路は3.3v用の技術で
5vの出力をもたらす仕事をするが、それはいくつかの
方法で随意に改良され得る。分圧器の抵抗列105−1
11には常に直流電流が流れている。これらの抵抗の値
は、基準電圧VL1−3およびVH1−3の値をあまり
変えることなく中間インバ−タ群137のトランジスタ
群により発生されるスイッチング変位電流が供給/吸収
されるようにするために、あまり大きくすべきではな
い。勿論、これらの抵抗の値が小さければ小さいほど基
準電圧をより良く一定に保つが、それではより多くの直
流電力を消費してしまう。そこで、この抵抗列の電流
(一般に0.5mA程度)を20〜30μA以下に減ら
す低電力モードを有することが望ましい。これは図2に
示されている回路で達成される。通常の動作において、
モード選択信号LP=0、即ち接続点201は低くされ
る。したがって、インバ−タトランジスタ202−20
3により接続点204(ここは接続点204´に接続さ
れている)は高くなり、トランジスタ205−206に
より接続点207は低くなり、トランジスタ208−2
09により接続点210は高くなり、トランジスタ21
1−212により接続点213(ここは接続点213´
に接続されている)は低くなり、そして、トランジスタ
214−215により接続点216(ここは接続点21
6´に接続されている)は高くなる。そこで、トランジ
スタ217および218はオンとされ、トランジスタ2
26はオフとされる。トランジスタ217および218
のオン状態抵抗は抵抗219−225のいずれの値より
も遥かに小さい。この場合(図2での通常電力モードの
場合)、基準電圧VL1−3およびVH1−3は前掲の
表に示されている値を有しており、直流電力は消費され
る。接続点234および235にそれぞれ静電容量23
8および239が付加されていることに注意されたい。
これらの静電容量はスイッチング中のこれらの接続点の
電圧(VL3とVH1、それぞれ)を安定化する助けと
なる。

【0011】ゲート酸化物への3.3v限界を犯すこと
なくトランジスタ217をオン、オフさせるために付加
回路が備えられている。これはダイオードとして働くよ
うに構成された小型のトランジスタ227−229を含
む。これらのトランジスタは接続点230および231
にトランジスタ202−203、205−206、20
8−209、211−212および214−215から
成るインバ−タ列への基準電圧V33X およびV66X (こ
れらはVDD5 のそれぞれ1/3および2/3である)を
もたらす。他の分圧抵抗列ではなくトランジスタ227
−229を使用することは、非常に高いインピーダンス
では抵抗のために相当大きな面積を必要とするので、小
さな集積回路面積で済むという利点を有する。トランジ
スタ208−209、211−212および214−2
15で形成されたインバ−タ列は図1に示されている中
間インバ−タ列137と同様に動作する中間インバ−タ
列としての役目を果たす。このような設計はどのゲート
酸化物も3.3v限界を超えないことを確実にする。低
電力モードでは、モード選択信号LP=1、すなわち、
接続点201が高くされ、その結果、トランジスタ21
7および218がオフとされる。このとき、トランジス
タ226はオンとされて、接続点232−234(VL
1−3)および接続点235−237(VH1−3)を
公称3.3vのVDDに値に引き上げる。このときの直流
消費電力はトランジスタ227−229においてだけで
ある。小さなトランジスタ寸法(例えば、ゲート長2.
0μm、ゲート幅4.0μm)とすることで、直流電流
は公称19μAである。

【0012】更に2、3の随意の改良が図3に示されて
おり、それは出力バッファが5vに耐える入力段(図示
されていない)を含む双方向バッファとして使えるよう
にしている。図2に示されている分圧回路がブロック3
01として図3に示されており、それは接続点302−
307にそれぞれ基準電圧VL1−3およびVH1−3
を生成する。中間インバ−タ列はブロック308に示さ
れている。図3の実施例ではトライステートモードが追
加されている。ライン309上のトライステートイネー
ブル信号ENはライン310上の低電力モード信号LP
とAND(論理積)をとられる。高インピーダンス状態
(いわゆる「トライステート」)では出力トランジスタ
311および312はオフとされる。このとき接続点3
13はVDD5 であるので、もしボンディングパッド31
4に0vの入力電圧が印加されると、トランジスタ31
1のゲートに5vが掛かるという電位問題が起こる。こ
の問題を避けるために、トランジスタ315が追加され
ており、そのゲートは1/3VDD5 の電圧を有する接続
点304(VL3)に接続されている。したがって、ト
ランジスタ315は接続点316が接続点304(VL
3)より上に(すなわちプラス側に)ゲート−ソース閾
値(VGS)以上には行かないようにすることでトランジ
スタ311を保護する働きをする。この動作はこの出力
バッファがトライステート状態にある場合、5vの信号
が外部の信号源からボンディングパッド314に印加さ
れたとき、トランジスタ317がトランジスタ312を
保護する仕方と同様である。したがって、この出力バッ
ファはトライステート状態にある場合、ボンディングパ
ッド314が適当な入力バッファ(図示されていない)
への入力ボンディングパッドとして使われることを可能
にする。

【0013】再び図2に戻って、抵抗分圧器の接続点2
34に接続された静電容量238は基準電圧VL3を安
定化しないが、トランジスタ120(図1)がオンにさ
れる度にこの接続点に排出される比較的大きな変位電流
がこの接続点234をその直流値よりかなり高い値に平
衡させることが分かった。これはトランジスタ120お
よび123(図1)から利用できる駆動力を減ずること
になり、この出力バッファの動作を遅くする。図3に示
されているように、トランジスタ318と単純な単安定
マルチバイブレータ319の追加がこの問題を解決す
る。接続点320の入力信号Aが高くなるときはいつ
も、この単安定マルチバイブレータがトランジスタ31
8を約1nsの間オンにして、接続点304の電荷の一
部をアースに放電する。このことは、直流電力を追加す
ることなしに、抵抗分圧器301が基準電圧VL3をそ
の直流値の近くに維持するのを助ける。

【0014】最後の随意の改良は接続点321と322
の間への遅延段の追加である。これは4つの中間インバ
−タ列(308)が接続点323と313の間で遅延を
引き起こすので望ましい。トランジスタ323−327
で形成されている遅延段での遅延は中間インバ−タ列
(308)での遅延と合致して、トランジスタ311と
312の両方が同時にオンにされることによって引き起
こされるオーバーラップ電流を防ぐ。

【0015】例示した実施例では4つの中間昇圧インバ
−タ(ブロック308中の)がバッファ入力インバ−タ
(328、329)とバッファ出力インバ−タ(31
1、312)の間に用いられている。しかしながら、い
くつの(すなわち、一つまたはそれより多くの)中間昇
圧インバ−タでも用いられ得ることに注意されたい。ま
た、抵抗分圧器が用いられる場合、直流電流消費を減ら
すのに、実施例に示されているやり方以外にもこの技術
分野で知られている技法に従っていろいろな電流制限技
法が用いられ得る。更に、中間インバ−タ群に掛ける電
圧を発生するための他の技法も用いられ得る。例えば、
静電容量で形成された分圧器も用いられ得る。望まれる
なら、中間電圧は低電圧電源から電力を取り出す昇圧回
路からでも得られる。上述の実施例では中間インバ−タ
群の使用によりプルアップトランジスタが保護されてい
るが、プルダウントランジスタが同様に保護されてもよ
い。この場合、中間インバ−タ群は、バッファ入力信号
がバッファ群の入力側から出力側に向かって進むにつれ
て高い(最もプラス側の)レベルから低い(最もマイナ
ス側の)レベルへと低下していく電力供給電圧で動作す
る。所与の集積回路がより高い電圧、例えば、EEP
(電子的に消去・プログラミング可能な)ROMのプロ
グラミングまたは液晶表示のための、例えば15vで駆
動できるようにするのに本発明の技法は勿論適用でき
る。

【0016】出力バッファはCMOS技術で実施された
ものが示されているが、他の型も可能である。例えば、
プルアップデバイスとプルダウンデバイスの両方にn−
チャンネルトランジスタを用いることがこの技術分野で
知られている。バイポーラデバイスで本発明の技法を使
用することも容易に可能である。本発明の教示を実施す
る更に他の変形も可能である。

【図面の簡単な説明】

【図1】抵抗分圧器を用いた本発明の第1の実施例を示
す図である。

【図2】本発明の第2の実施例で用いられる、電流の低
減された分圧回路を示す図である。

【図3】更に望ましい電流の低減された分圧器を用いた
本発明の第3の実施例を示す図である。

【符号の説明】

101 トランジスタ 102 プルダウントランジスタ 105〜110 抵抗 112〜117 接続点 118 プルアップトランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平3−125515(JP,A) 特開 平1−246862(JP,A) 特開 昭62−250720(JP,A) 米国特許5483176(US,A) (58)調査した分野(Int.Cl.7,DB名) H03K 19/0175 H03K 17/10 H03K 17/687

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項1】 比較的低い電圧技術で作られ、比較的高
    い電圧出力の振れを出力するのに適した出力バッファか
    らなる集積回路において、前記出力バッファは、低い電
    力供給電圧で動作しかつ出力を有するバッファインバー
    ターと、高い電力供給電圧で動作しかつ入力を有するバ
    ッファ入力インバータと、該バッファ入力インバータの
    出力に接続された入力と該バッファ出力インバータの入
    力に接続された出力とを有しかつ該低い電力供給電圧よ
    り大きくかつ該高い電力供給電圧より低い中間電力供給
    電圧にて動作する少なくとも1つの中間インバータとを
    備え、前記中間の電力供給電圧が、前記高い電力供給電
    圧に接続された分圧回路網から得られており、前記分圧
    回路網が一連の分圧抵抗を含み、そして、前記分圧回路
    網が、更に、低電力モードの間、前記一連の分圧抵抗を
    通って流れる電流を減少させるための少なくとも一つの
    スイッチングデバイスを含むことを特徴とする集積回
    路。
  2. 【請求項2】 前記バッファ入力インバ−タ、前記バッ
    ファ出力インバ−タ、および前記少なくとも一つの中間
    インバ−タが、おのおのp−チャンネルプルアップトラ
    ンジスタとn−チャンネルプルダウントランジスタとを
    含むものである請求項1に記載の集積回路。
  3. 【請求項3】 (a)前記比較的低い電圧技術が、公称
    3.3vまたはこれより低く、そして(b)ゲート−ソ
    ース間破壊電圧、ゲート−ドレイン間破壊電圧、および
    ソース−ドレイン間電圧限界からなるグループから選択
    される少なくとも一つの要件によって前記低い電力供給
    電圧に制限されている請求項1に記載の集積回路。
  4. 【請求項4】 ゲート電極、ソース電極及びドレイン電
    極を有するトランジスタを有する出力バッファを備え
    た、所定の技術で作られた集積回路であって、該出力バ
    ッファは、前記電極に印可されたならば、前記トランジ
    スタの信頼性に低下を引き起こすことになる電圧より大
    きい電圧を出力するようになっている集積回路におい
    て、前記出力バッファは、出力インバータの入力に接続
    された出力を有する第1の中間インバータの入力に接続
    された出力を有する入力インバータを備え、該第1の中
    間インバータは、前記低い電力供給電圧より大きく、か
    つ前記高い電力供給電圧より小さい第1の中間電力供給
    電圧にて動作することを特徴とする集積回路。
  5. 【請求項5】 前記第1の中間インバータの出力に接続
    された入力と前記第1の出力インバータの入力に接続さ
    れた出力を有し、そして該第1の中間インバータ電力供
    給電圧より大きく、かつ前記高い電力供給電圧より小さ
    い第2の中間電力供給電圧にて動作する少なくとも1つ
    の追加の中間インバータをさらに備える請求項4に記載
    の集積回路。
  6. 【請求項6】 前記中間の電力供給電圧が、前記高い電
    力供給電圧に接続された分圧回路網から得られるもので
    ある請求項4に記載の集積回路。
  7. 【請求項7】 前記分圧回路網が一連の分圧抵抗を含む
    ものである請求項6に記載の集積回路。
  8. 【請求項8】 前記分圧回路網が、更に、低電力モード
    の間、前記一連の分圧抵抗を通って流れる電流を減少さ
    せるための少なくとも一つのスイッチングデバイスを含
    むものである請求項7に記載の集積回路。
  9. 【請求項9】 前記バッファ入力インバ−タ、前記バッ
    ファ出力インバ−タ、および前記少なくとも一つの中間
    インバ−タが、おのおのp−チャンネルプルアップトラ
    ンジスタとn−チャンネルプルダウントランジスタを含
    むものである請求項4に記載の集積回路。
  10. 【請求項10】 前記比較的低い電圧技術が、(a)公
    称3.3vまたはこれより低く、そして(b)ゲート−
    ソース間破壊電圧、ゲート−ドレイン間破壊電圧、およ
    びソース−ドレイン間電圧限界からなるグループから選
    択される少なくとも一つの要件によって前記低い電力供
    給電圧に制限されている請求項4に記載の集積回路。
JP04500497A 1996-02-29 1997-02-28 低電圧技術による高い電圧の振れを出力するバッファ Expired - Fee Related JP3435007B2 (ja)

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