JPH11339480A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11339480A JPH11339480A JP10147156A JP14715698A JPH11339480A JP H11339480 A JPH11339480 A JP H11339480A JP 10147156 A JP10147156 A JP 10147156A JP 14715698 A JP14715698 A JP 14715698A JP H11339480 A JPH11339480 A JP H11339480A
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- 238000010586 diagram Methods 0.000 description 10
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 出力バッファの動作時のノイズの影響を受け
ないストローブバッファを備えた半導体記憶装置を提供
する。 【解決手段】 出力バッファ１２０は電源線Ｖ１および
接地線Ｖ２に、ストローブバッファ１３０は電源線Ｖ３
および接地線Ｖ４に接続される。Ｖ１はパッドＰ１に、
Ｖ２はパッドＰ２に、Ｖ３はパッドＰ３に、Ｖ４はパッ
ドＰ４にそれぞれ接続される。Ｖ１とＶ３、Ｖ２とＶ４
はチップ内部で接続されない。Ｐ１とＰ３、Ｐ２とＰ４
はそれぞれ異なるリード端子に接続される。
ないストローブバッファを備えた半導体記憶装置を提供
する。 【解決手段】 出力バッファ１２０は電源線Ｖ１および
接地線Ｖ２に、ストローブバッファ１３０は電源線Ｖ３
および接地線Ｖ４に接続される。Ｖ１はパッドＰ１に、
Ｖ２はパッドＰ２に、Ｖ３はパッドＰ３に、Ｖ４はパッ
ドＰ４にそれぞれ接続される。Ｖ１とＶ３、Ｖ２とＶ４
はチップ内部で接続されない。Ｐ１とＰ３、Ｐ２とＰ４
はそれぞれ異なるリード端子に接続される。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、ストローブバッファおよび出力
バッファを有する半導体記憶装置に関する。
関し、さらに詳しくは、ストローブバッファおよび出力
バッファを有する半導体記憶装置に関する。
【０００２】
【従来の技術】シンクロナスＳＲＡＭ（スタティックラ
ンダムアクセスメモリ）では、クロック信号の立上がり
に同期して、メモリセルからデータ信号が出力バッファ
に読出され、さらに出力バッファから外部のＭＰＵ（メ
インプロセッシングユニット）へ出力される。また、ク
ロック信号の反転信号の立上がりに同期して、ストロー
ブ信号と呼ばれるタイミング信号がストローブバッファ
から外部のＭＰＵへ出力される。ストローブ信号はクロ
ック信号の反転信号の立上がりに同期してそのレベルが
Ｈ（論理ハイ）、Ｌ（論理ロー）、Ｈ、Ｌ・・と変化す
る。ＭＰＵは、ストローブ信号のレベルが変化したとき
に出力バッファからのデータ信号を取り込む。
ンダムアクセスメモリ）では、クロック信号の立上がり
に同期して、メモリセルからデータ信号が出力バッファ
に読出され、さらに出力バッファから外部のＭＰＵ（メ
インプロセッシングユニット）へ出力される。また、ク
ロック信号の反転信号の立上がりに同期して、ストロー
ブ信号と呼ばれるタイミング信号がストローブバッファ
から外部のＭＰＵへ出力される。ストローブ信号はクロ
ック信号の反転信号の立上がりに同期してそのレベルが
Ｈ（論理ハイ）、Ｌ（論理ロー）、Ｈ、Ｌ・・と変化す
る。ＭＰＵは、ストローブ信号のレベルが変化したとき
に出力バッファからのデータ信号を取り込む。
【０００３】通常は、クロック信号の立上がりから出力
バッファによるデータ信号の出力までの時間とクロック
信号の反転信号の立上がりからストローブ信号のレベル
が変化するまでの時間とは等しくなるように設計されて
いる。したがって、ストローブ信号のレベルが変化する
時点と出力バッファから出力されるデータ信号が変化す
る時点とはクロックパルス幅の時間だけずれている。こ
の結果、最も安定している時のデータ信号がＭＰＵに取
り込まれる。
バッファによるデータ信号の出力までの時間とクロック
信号の反転信号の立上がりからストローブ信号のレベル
が変化するまでの時間とは等しくなるように設計されて
いる。したがって、ストローブ信号のレベルが変化する
時点と出力バッファから出力されるデータ信号が変化す
る時点とはクロックパルス幅の時間だけずれている。こ
の結果、最も安定している時のデータ信号がＭＰＵに取
り込まれる。
【０００４】
【発明が解決しようとする課題】通常、シンクロナスＳ
ＲＡＭから出力されるデータ信号は多ビットであるた
め、一度に複数の出力バッファが動作する。このときに
多くの電流が流れるため、出力バッファの電源線および
接地線の電位が不安定になる。
ＲＡＭから出力されるデータ信号は多ビットであるた
め、一度に複数の出力バッファが動作する。このときに
多くの電流が流れるため、出力バッファの電源線および
接地線の電位が不安定になる。
【０００５】出力バッファの電源線とストローブバッフ
ァの電源線とが接続されている場合には、出力バッファ
の電源線の電位が不安定になると、これに影響されてス
トローブバッファの電源線の電位も不安定になる。ま
た、出力バッファの接地線とストローブバッファの接地
線とが接続されている場合には、出力バッファの接地線
の電位が不安定になると、これに影響されてストローブ
バッファの接地線の電位も不安定になる。
ァの電源線とが接続されている場合には、出力バッファ
の電源線の電位が不安定になると、これに影響されてス
トローブバッファの電源線の電位も不安定になる。ま
た、出力バッファの接地線とストローブバッファの接地
線とが接続されている場合には、出力バッファの接地線
の電位が不安定になると、これに影響されてストローブ
バッファの接地線の電位も不安定になる。
【０００６】この結果、ストローブ信号にノイズパルス
が生じたり、ノイズパルスが元に戻らないうちにストロ
ーブ信号のレベルが変化したりすると、ストローブ信号
のレベル変化を正確に認識できないために本来取込むべ
きタイミングでないときにデータ信号がＭＰＵに取り込
まれるという問題点がある。
が生じたり、ノイズパルスが元に戻らないうちにストロ
ーブ信号のレベルが変化したりすると、ストローブ信号
のレベル変化を正確に認識できないために本来取込むべ
きタイミングでないときにデータ信号がＭＰＵに取り込
まれるという問題点がある。
【０００７】この発明は、以上のような問題を解決する
ためになされたものであり、その目的は、出力バッファ
の動作時のノイズの影響を受けないストローブバッファ
を備えた半導体記憶装置を提供することである。
ためになされたものであり、その目的は、出力バッファ
の動作時のノイズの影響を受けないストローブバッファ
を備えた半導体記憶装置を提供することである。
【０００８】
【課題を解決するための手段】この発明の１つの局面に
従った半導体記憶装置は、メモリと、第１の電源線と、
出力バッファと、第１のパッドと、第１のリード端子
と、第２の電源線と、ストローブバッファと、第２のパ
ッドと、第２のリード端子とを備える。出力バッファ
は、第１の電源線に接続され、メモリからデータ信号を
読出し外部へ出力する。第１のパッドは、第１の電源線
に接続される。第１のリード端子は、第１のパッドにワ
イヤリングされる。ストローブバッファは、第２の電源
線に接続され、データ信号用のストローブ信号を発生す
る。第２のパッドは、第２の電源線に接続される。第２
のリード端子は、第２のパッドにワイヤリングされる。
従った半導体記憶装置は、メモリと、第１の電源線と、
出力バッファと、第１のパッドと、第１のリード端子
と、第２の電源線と、ストローブバッファと、第２のパ
ッドと、第２のリード端子とを備える。出力バッファ
は、第１の電源線に接続され、メモリからデータ信号を
読出し外部へ出力する。第１のパッドは、第１の電源線
に接続される。第１のリード端子は、第１のパッドにワ
イヤリングされる。ストローブバッファは、第２の電源
線に接続され、データ信号用のストローブ信号を発生す
る。第２のパッドは、第２の電源線に接続される。第２
のリード端子は、第２のパッドにワイヤリングされる。
【０００９】好ましくは、第１および第２の電源線は、
接地電圧よりも高い電圧または接地電圧を受ける。
接地電圧よりも高い電圧または接地電圧を受ける。
【００１０】上記半導体記憶装置においては、出力バッ
ファ用の電源は第１のパッドから第１の電源線を通じて
供給され、ストローブバッファ用の電源は第２のパッド
から第２の電源線を通じて供給される。さらに、第１の
パッド、第１のリード端子および第１の電源線と、第２
のパッド、第２のリード端子および第２の電源線とは完
全に分離されている。したがって、出力バッファの動作
によって第１の電源線の電位が不安定になっても第２の
電源線は影響を受けない。
ファ用の電源は第１のパッドから第１の電源線を通じて
供給され、ストローブバッファ用の電源は第２のパッド
から第２の電源線を通じて供給される。さらに、第１の
パッド、第１のリード端子および第１の電源線と、第２
のパッド、第２のリード端子および第２の電源線とは完
全に分離されている。したがって、出力バッファの動作
によって第１の電源線の電位が不安定になっても第２の
電源線は影響を受けない。
【００１１】好ましくは、上記半導体記憶装置はさら
に、第３の電源線と、第３のパッドと、第３のリード端
子と、第４の電源線と、第４のパッドと、第４のリード
端子とを備える。第３の電源線は、出力バッファに接続
され、接地電圧を受ける。第３のパッドは、第３の電源
線に接続される。第３のリード端子は、第３のパッドに
ワイヤリングされる。第４の電源線は、ストローブバッ
ファに接続され、接地電圧を受ける。第４のパッドは、
第４の電源線に接続される。第４のリード端子は、第４
のパッドにワイヤリングされる。
に、第３の電源線と、第３のパッドと、第３のリード端
子と、第４の電源線と、第４のパッドと、第４のリード
端子とを備える。第３の電源線は、出力バッファに接続
され、接地電圧を受ける。第３のパッドは、第３の電源
線に接続される。第３のリード端子は、第３のパッドに
ワイヤリングされる。第４の電源線は、ストローブバッ
ファに接続され、接地電圧を受ける。第４のパッドは、
第４の電源線に接続される。第４のリード端子は、第４
のパッドにワイヤリングされる。
【００１２】上記半導体記憶装置においては、出力バッ
ファ用の電源は第１のパッドから第１の電源線を通じて
供給され、ストローブバッファ用の電源は第２のパッド
から第２の電源線を通じて供給される。さらに、第１の
パッド、第１のリード端子および第１の電源線と、第２
のパッド、第２のリード端子および第２の電源線とは完
全に分離されている。また、出力バッファ用の接地は第
３のパッドから第３の電源線を通じて供給され、ストロ
ーブバッファ用の接地は第４のパッドから第４の電源線
を通じて供給される。さらに、第３のパッド、第３のリ
ード端子および第３の電源線と第４のパッド、第４のリ
ード端子および第４の電源線とは完全に分離されてい
る。したがって、出力バッファの動作によって第１の電
源線および第３の電源線の電位が不安定になっても第２
の電源線および第４の電源線は影響を受けない。
ファ用の電源は第１のパッドから第１の電源線を通じて
供給され、ストローブバッファ用の電源は第２のパッド
から第２の電源線を通じて供給される。さらに、第１の
パッド、第１のリード端子および第１の電源線と、第２
のパッド、第２のリード端子および第２の電源線とは完
全に分離されている。また、出力バッファ用の接地は第
３のパッドから第３の電源線を通じて供給され、ストロ
ーブバッファ用の接地は第４のパッドから第４の電源線
を通じて供給される。さらに、第３のパッド、第３のリ
ード端子および第３の電源線と第４のパッド、第４のリ
ード端子および第４の電源線とは完全に分離されてい
る。したがって、出力バッファの動作によって第１の電
源線および第３の電源線の電位が不安定になっても第２
の電源線および第４の電源線は影響を受けない。
【００１３】この発明のもう１つの局面に従った半導体
記憶装置は、接地されたダイパッドと、ダイパッド上に
載置されたダイとを備える。ダイは、メモリと、第１の
接地線と、出力バッファと、第１のパッドとを含む。第
１の接地線は、接地電圧を受ける。出力バッファは、第
１の接地線に接続され、メモリからデータ信号を読出し
外部へ出力する。第１のパッドは、第１の接地線に接続
され、ダイパッドにワイヤリングされる。
記憶装置は、接地されたダイパッドと、ダイパッド上に
載置されたダイとを備える。ダイは、メモリと、第１の
接地線と、出力バッファと、第１のパッドとを含む。第
１の接地線は、接地電圧を受ける。出力バッファは、第
１の接地線に接続され、メモリからデータ信号を読出し
外部へ出力する。第１のパッドは、第１の接地線に接続
され、ダイパッドにワイヤリングされる。
【００１４】上記半導体記憶装置においては、第１の接
地線は第１のパッドを介してダイパッドに接続される。
したがって、出力バッファ用の第１の接地線の接地が強
化される。
地線は第１のパッドを介してダイパッドに接続される。
したがって、出力バッファ用の第１の接地線の接地が強
化される。
【００１５】好ましくは、上記ダイはさらに、第１の電
源線と、第２のパッドと、第２のリード端子と、第２の
接地線と、第２の電源線と、ストローブバッファと、第
３のパッドと、第３のリード端子と、第４のパッドと、
第４のリード端子とを含む。第１の電源線は、接地電圧
よりも高い電圧を受け、出力バッファに接続される。第
２のパッドは、第１の電源線に接続される。第２のリー
ド端子は、第２のパッドにワイヤリングされる。第２の
接地線は、接地電圧を受ける。第２の電源線は、接地電
圧よりも高い電圧を受ける。ストローブバッファは、第
２の接地線および第２の電源線に接続され、データ信号
用のストローブ信号を発生する。第３のパッドは、第２
の接地線に接続される。第３のリード端子は、第３のパ
ッドにワイヤリングされる。第４のパッドは、第２の電
源線に接続される。第４のリード端子は、第４のパッド
にワイヤリングされる。
源線と、第２のパッドと、第２のリード端子と、第２の
接地線と、第２の電源線と、ストローブバッファと、第
３のパッドと、第３のリード端子と、第４のパッドと、
第４のリード端子とを含む。第１の電源線は、接地電圧
よりも高い電圧を受け、出力バッファに接続される。第
２のパッドは、第１の電源線に接続される。第２のリー
ド端子は、第２のパッドにワイヤリングされる。第２の
接地線は、接地電圧を受ける。第２の電源線は、接地電
圧よりも高い電圧を受ける。ストローブバッファは、第
２の接地線および第２の電源線に接続され、データ信号
用のストローブ信号を発生する。第３のパッドは、第２
の接地線に接続される。第３のリード端子は、第３のパ
ッドにワイヤリングされる。第４のパッドは、第２の電
源線に接続される。第４のリード端子は、第４のパッド
にワイヤリングされる。
【００１６】上記半導体記憶装置においては、出力バッ
ファ用の電源は第２のパッドから第１の電源線を通じて
供給され、ストローブバッファ用の電源は第４のパッド
から第２の電源線を通じて供給される。さらに、第２の
パッド、第２のリード端子および第１の電源線と第４の
パッド、第４のリード端子および第２の電源線とは完全
に分離されている。また、出力バッファ用の接地は第１
のパッドから第１の接地線を通じて供給され、ストロー
ブバッファ用の接地は第３のパッドから第２の接地線を
通じて供給される。さらに、第１のパッド、第１のリー
ド端子および第１の接地線と第３のパッド、第３のリー
ド端子および第２の接地線とは完全に分離されている。
したがって、出力バッファの動作によって第１の電源線
および第１の接地線の電位が不安定になっても第２の電
源線および第２の接地線は影響を受けない。
ファ用の電源は第２のパッドから第１の電源線を通じて
供給され、ストローブバッファ用の電源は第４のパッド
から第２の電源線を通じて供給される。さらに、第２の
パッド、第２のリード端子および第１の電源線と第４の
パッド、第４のリード端子および第２の電源線とは完全
に分離されている。また、出力バッファ用の接地は第１
のパッドから第１の接地線を通じて供給され、ストロー
ブバッファ用の接地は第３のパッドから第２の接地線を
通じて供給される。さらに、第１のパッド、第１のリー
ド端子および第１の接地線と第３のパッド、第３のリー
ド端子および第２の接地線とは完全に分離されている。
したがって、出力バッファの動作によって第１の電源線
および第１の接地線の電位が不安定になっても第２の電
源線および第２の接地線は影響を受けない。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００１８】［実施の形態１］図１は、この発明の実施
の形態１によるシンクロナスＳＲＡＭの全体構成を示す
ブロック図である。図１を参照して、このシンクロナス
ＳＲＡＭは、パッケージ１００内にＳＲＡＭコア１１０
と、出力バッファ１２０と、ストローブバッファ１３０
と、パッドＰ１−Ｐ４と、電源線Ｖ１およびＶ３と、接
地線Ｖ２およびＶ４とを備え、外部でＭＰＵ２００と接
続される。ＳＲＡＭコア１１０は、複数のメモリセル、
行デコーダ、列デコーダなど（図示せず）を含み、クロ
ック信号ＣＬＫおよびクロック信号ＣＬＫの反転信号Ｓ
ＣＬＫを受ける。出力バッファ１２０は、データ信号Ｄ
ｏｕｔの各ビットに対応して設けられ、電源線Ｖ１およ
び接地線Ｖ２に接続され、クロック信号ＣＬＫの立上が
りに同期してＳＲＡＭコア１１０内のメモリセルから複
数ビットのデータ信号Ｄｏｕｔを読出して出力する。ス
トローブバッファ１３０は、電源線Ｖ３および接地線Ｖ
４に接続され、ストローブ信号ＳＴＲＢを出力する。ス
トローブ信号ＳＴＲＢは、クロック信号ＣＬＫの反転信
号ＳＣＬＫの立上がりに同期してそのレベルがＨ（論理
ハイ）、Ｌ（論理ロー）、Ｈ、Ｌ・・と変化する。パッ
ドＰ１は、電源線Ｖ１に半導体基板上で接続され、パッ
ケージ１００外部からの電源電圧を受けるリード端子
（図示せず）にワイヤリングされる。パッドＰ２は、接
地線Ｖ２に半導体基板上で接続され、パッケージ１００
外部からの接地電圧を受けるリード端子（図示せず）に
ワイヤリングされる。パッドＰ３は、電源線Ｖ３に半導
体基板上で接続され、パッケージ１００外部からの電源
電圧を受けるリード端子（図示せず）にワイヤリングさ
れる。パッドＰ４は、接地線Ｖ４に半導体基板上で接続
され、パッケージ１００外部からの接地電圧を受けるリ
ード端子（図示せず）にワイヤリングされる。電源線Ｖ
１は、メタルで構成され、パッドＰ１からの電源電圧を
受ける。接地線Ｖ２は、メタルで構成され、パッドＰ２
からの接地電圧を受ける。電源線Ｖ３は、メタルで構成
され、パッドＰ３からの電源電圧を受ける。接地線Ｖ４
は、メタルで構成され、パッドＰ４からの接地電圧を受
ける。
の形態１によるシンクロナスＳＲＡＭの全体構成を示す
ブロック図である。図１を参照して、このシンクロナス
ＳＲＡＭは、パッケージ１００内にＳＲＡＭコア１１０
と、出力バッファ１２０と、ストローブバッファ１３０
と、パッドＰ１−Ｐ４と、電源線Ｖ１およびＶ３と、接
地線Ｖ２およびＶ４とを備え、外部でＭＰＵ２００と接
続される。ＳＲＡＭコア１１０は、複数のメモリセル、
行デコーダ、列デコーダなど（図示せず）を含み、クロ
ック信号ＣＬＫおよびクロック信号ＣＬＫの反転信号Ｓ
ＣＬＫを受ける。出力バッファ１２０は、データ信号Ｄ
ｏｕｔの各ビットに対応して設けられ、電源線Ｖ１およ
び接地線Ｖ２に接続され、クロック信号ＣＬＫの立上が
りに同期してＳＲＡＭコア１１０内のメモリセルから複
数ビットのデータ信号Ｄｏｕｔを読出して出力する。ス
トローブバッファ１３０は、電源線Ｖ３および接地線Ｖ
４に接続され、ストローブ信号ＳＴＲＢを出力する。ス
トローブ信号ＳＴＲＢは、クロック信号ＣＬＫの反転信
号ＳＣＬＫの立上がりに同期してそのレベルがＨ（論理
ハイ）、Ｌ（論理ロー）、Ｈ、Ｌ・・と変化する。パッ
ドＰ１は、電源線Ｖ１に半導体基板上で接続され、パッ
ケージ１００外部からの電源電圧を受けるリード端子
（図示せず）にワイヤリングされる。パッドＰ２は、接
地線Ｖ２に半導体基板上で接続され、パッケージ１００
外部からの接地電圧を受けるリード端子（図示せず）に
ワイヤリングされる。パッドＰ３は、電源線Ｖ３に半導
体基板上で接続され、パッケージ１００外部からの電源
電圧を受けるリード端子（図示せず）にワイヤリングさ
れる。パッドＰ４は、接地線Ｖ４に半導体基板上で接続
され、パッケージ１００外部からの接地電圧を受けるリ
ード端子（図示せず）にワイヤリングされる。電源線Ｖ
１は、メタルで構成され、パッドＰ１からの電源電圧を
受ける。接地線Ｖ２は、メタルで構成され、パッドＰ２
からの接地電圧を受ける。電源線Ｖ３は、メタルで構成
され、パッドＰ３からの電源電圧を受ける。接地線Ｖ４
は、メタルで構成され、パッドＰ４からの接地電圧を受
ける。
【００１９】図２は、図１に示されたシンクロナスＳＲ
ＡＭパッケージ１００の外部ピンの配置を示す図であ
る。図２を参照して、このパッケージ１００は、ピン番
号１，２，３，６，７，８，９，１２，１３，１８，１
９，２２，２３，２４，２５，２８，２９，３０がデー
タ入出力ピンＤＱ、ピン番号４，１１，２０，２７が電
源ピンＶＤＤＱ、ピン番号１５が電源ピンＶＤＤ、ピン
番号５，１０，２１，２６が接地ピンＶＳＳＱ、ピン番
号１７が接地ピンＶＳＳ、ピン番号１６がストローブ信
号出力ピンＳＴＲＢＡ、ピン番号１４がストローブ信号
出力ピンＳＴＲＢＡ＃となっている。データ入出力ピン
ＤＱは、出力バッファ１２０から出力されるデータ信号
Ｄｏｕｔを外部へ出力し、また外部からのデータ信号を
受ける。電源ピンＶＤＤＱ，ＶＤＤは、パッケージ１０
０外部から電源電圧を受ける。接地ピンＶＳＳＱ，ＶＳ
Ｓは、パッケージ１００外部から接地電圧を受ける。ス
トローブ信号出力ピンＳＴＲＢＡ，ＳＴＲＢＡ＃は、ス
トローブバッファ１３０からのストローブ信号ＳＴＲＢ
を受ける。また、データ出力ピンＤＱおよびストローブ
信号出力ピンＳＴＲＢＡ，ＳＴＲＢＡ＃は、ＭＰＵ２０
０に接続される。
ＡＭパッケージ１００の外部ピンの配置を示す図であ
る。図２を参照して、このパッケージ１００は、ピン番
号１，２，３，６，７，８，９，１２，１３，１８，１
９，２２，２３，２４，２５，２８，２９，３０がデー
タ入出力ピンＤＱ、ピン番号４，１１，２０，２７が電
源ピンＶＤＤＱ、ピン番号１５が電源ピンＶＤＤ、ピン
番号５，１０，２１，２６が接地ピンＶＳＳＱ、ピン番
号１７が接地ピンＶＳＳ、ピン番号１６がストローブ信
号出力ピンＳＴＲＢＡ、ピン番号１４がストローブ信号
出力ピンＳＴＲＢＡ＃となっている。データ入出力ピン
ＤＱは、出力バッファ１２０から出力されるデータ信号
Ｄｏｕｔを外部へ出力し、また外部からのデータ信号を
受ける。電源ピンＶＤＤＱ，ＶＤＤは、パッケージ１０
０外部から電源電圧を受ける。接地ピンＶＳＳＱ，ＶＳ
Ｓは、パッケージ１００外部から接地電圧を受ける。ス
トローブ信号出力ピンＳＴＲＢＡ，ＳＴＲＢＡ＃は、ス
トローブバッファ１３０からのストローブ信号ＳＴＲＢ
を受ける。また、データ出力ピンＤＱおよびストローブ
信号出力ピンＳＴＲＢＡ，ＳＴＲＢＡ＃は、ＭＰＵ２０
０に接続される。
【００２０】図３は、図１に示されるシンクロナスＳＲ
ＡＭパッケージ１００の内部構成を詳しく示す図であ
る。図３を参照して、このシンクロナスＳＲＡＭパッケ
ージ１００は、リード端子Ｆ１１，Ｆ１２，Ｆ１３，Ｆ
２１，Ｆ２２，Ｆ２３，Ｆ３，Ｆ４と、ダイパッド３０
０と、ダイパッド３００上に載置されたダイ３１０とを
備える。
ＡＭパッケージ１００の内部構成を詳しく示す図であ
る。図３を参照して、このシンクロナスＳＲＡＭパッケ
ージ１００は、リード端子Ｆ１１，Ｆ１２，Ｆ１３，Ｆ
２１，Ｆ２２，Ｆ２３，Ｆ３，Ｆ４と、ダイパッド３０
０と、ダイパッド３００上に載置されたダイ３１０とを
備える。
【００２１】図４は、図１に示されるシンクロナスＳＲ
ＡＭの外部ピン、ピン番号、リード端子、パッド、電源
線、および接地線の接続関係を示す図である。図４を参
照して、リード端子Ｆ１１は電源ピンＶＤＤＱ（ピン番
号４）に、リード端子Ｆ１２は電源ピンＶＤＤＱ（ピン
番号２０）に、リード端子Ｆ１３は電源ピンＶＤＤＱ
（ピン番号２７）に、リード端子Ｆ２１は接地ピンＶＳ
ＳＱ（ピン番号５）に、リード端子Ｆ２２は接地ピンＶ
ＳＳＱ（ピン番号１０）に、リード端子Ｆ２３は接地ピ
ンＶＳＳＱ（ピン番号２６）に、リード端子Ｆ３は電源
ピンＶＤＤＱ（ピン番号１１）に、およびリード端子Ｆ
４は接地ピンＶＳＳＱ（ピン番号２１）にそれぞれ接続
される。
ＡＭの外部ピン、ピン番号、リード端子、パッド、電源
線、および接地線の接続関係を示す図である。図４を参
照して、リード端子Ｆ１１は電源ピンＶＤＤＱ（ピン番
号４）に、リード端子Ｆ１２は電源ピンＶＤＤＱ（ピン
番号２０）に、リード端子Ｆ１３は電源ピンＶＤＤＱ
（ピン番号２７）に、リード端子Ｆ２１は接地ピンＶＳ
ＳＱ（ピン番号５）に、リード端子Ｆ２２は接地ピンＶ
ＳＳＱ（ピン番号１０）に、リード端子Ｆ２３は接地ピ
ンＶＳＳＱ（ピン番号２６）に、リード端子Ｆ３は電源
ピンＶＤＤＱ（ピン番号１１）に、およびリード端子Ｆ
４は接地ピンＶＳＳＱ（ピン番号２１）にそれぞれ接続
される。
【００２２】ダイパッド３００は、リード端子Ｆ２１，
Ｆ２２およびＦ２３に接続される。ダイ３１０は、ＳＲ
ＡＭコア１１０と、出力バッファ１２０と、ストローブ
バッファ１３０と、電源線Ｖ１，Ｖ３と、接地線Ｖ２，
Ｖ４と、パッドＰ１１，Ｐ１２，Ｐ１３，Ｐ２１，Ｐ２
２，Ｐ２３，Ｐ３，Ｐ４とを備える。パッドＰ１１，Ｐ
１２およびＰ１３は、電源線Ｖ１に接続され、パッドＰ
２１，Ｐ２２，Ｐ２３は、接地線Ｖ２に接続される。
Ｆ２２およびＦ２３に接続される。ダイ３１０は、ＳＲ
ＡＭコア１１０と、出力バッファ１２０と、ストローブ
バッファ１３０と、電源線Ｖ１，Ｖ３と、接地線Ｖ２，
Ｖ４と、パッドＰ１１，Ｐ１２，Ｐ１３，Ｐ２１，Ｐ２
２，Ｐ２３，Ｐ３，Ｐ４とを備える。パッドＰ１１，Ｐ
１２およびＰ１３は、電源線Ｖ１に接続され、パッドＰ
２１，Ｐ２２，Ｐ２３は、接地線Ｖ２に接続される。
【００２３】さらに、リード端子Ｆ１１とパッドＰ１
１、リード端子Ｆ１２とパッドＰ１２、リード端子Ｆ１
２とパッドＰ１２、リード端子Ｆ１３とパッドＰ１３、
リード端子Ｆ２１とパッドＰ２１、リード端子Ｆ２２と
パッドＰ２２、リード端子Ｆ２３とパッドＰ２３、リー
ド端子Ｆ３とパッドＰ３、およびリード端子Ｆ４とパッ
ドＰ４とがそれぞれワイヤリングされる。
１、リード端子Ｆ１２とパッドＰ１２、リード端子Ｆ１
２とパッドＰ１２、リード端子Ｆ１３とパッドＰ１３、
リード端子Ｆ２１とパッドＰ２１、リード端子Ｆ２２と
パッドＰ２２、リード端子Ｆ２３とパッドＰ２３、リー
ド端子Ｆ３とパッドＰ３、およびリード端子Ｆ４とパッ
ドＰ４とがそれぞれワイヤリングされる。
【００２４】以上に示されるように、外部ピンから出力
バッファ１２０用の電源線Ｖ１へ電源電圧が供給される
系統と外部ピンからストローブバッファ１３０用の電源
線Ｖ３へ電源電圧が供給される系統とは分離されてい
る。また、外部ピンから出力バッファ１２０用の接地線
Ｖ２へ接地電圧が供給される系統と外部ピンからストロ
ーブバッファ１３０用の接地線Ｖ４へ接地電圧が供給さ
れる系統とは分離されている。
バッファ１２０用の電源線Ｖ１へ電源電圧が供給される
系統と外部ピンからストローブバッファ１３０用の電源
線Ｖ３へ電源電圧が供給される系統とは分離されてい
る。また、外部ピンから出力バッファ１２０用の接地線
Ｖ２へ接地電圧が供給される系統と外部ピンからストロ
ーブバッファ１３０用の接地線Ｖ４へ接地電圧が供給さ
れる系統とは分離されている。
【００２５】次に、以上のように構成されたシンクロナ
スＳＲＡＭの動作について図５を参照しつつ説明する。
スＳＲＡＭの動作について図５を参照しつつ説明する。
【００２６】クロック信号ＣＬＫの立上がりに同期し
て、クロック信号ＣＬＫの立上がりから一定時間ｔ経過
後に、出力バッファ１２０からＭＰＵ２００へ出力され
るデータ信号ＤｏｕｔがＤ１、Ｄ２、Ｄ３、Ｄ４・・の
ように切換わる。また、クロック信号ＣＬＫの反転信号
ＳＣＬＫの立上がりに同期して、クロック信号ＣＬＫの
反転信号ＳＣＬＫの立上がりがら一定時間ｔ経過後に、
ストローブバッファ１３０からＭＰＵ２００へ出力され
るストローブ信号ＳＴＲＢのレベルがＨ、Ｌ、Ｈ、Ｌ・
・と変化する。ＭＰＵ２００はストローブ信号ＳＴＲＢ
のレベルの変化を認識して、ストローブ信号ＳＴＲＢの
レベルがＨレベルからＬレベルへ、およびＬレベルから
Ｈレベルへ変化したときのデータ信号Ｄｏｕｔを取込
む。また、図６に示されるように、ストローブ信号ＳＴ
ＲＢのレベルが変化するのは、データ信号Ｄｏｕｔが切
換わる時点とその次の時点との中間であるため、安定し
た状態のデータ信号ＤｏｕｔがＭＰＵ２００へ取込まれ
る。
て、クロック信号ＣＬＫの立上がりから一定時間ｔ経過
後に、出力バッファ１２０からＭＰＵ２００へ出力され
るデータ信号ＤｏｕｔがＤ１、Ｄ２、Ｄ３、Ｄ４・・の
ように切換わる。また、クロック信号ＣＬＫの反転信号
ＳＣＬＫの立上がりに同期して、クロック信号ＣＬＫの
反転信号ＳＣＬＫの立上がりがら一定時間ｔ経過後に、
ストローブバッファ１３０からＭＰＵ２００へ出力され
るストローブ信号ＳＴＲＢのレベルがＨ、Ｌ、Ｈ、Ｌ・
・と変化する。ＭＰＵ２００はストローブ信号ＳＴＲＢ
のレベルの変化を認識して、ストローブ信号ＳＴＲＢの
レベルがＨレベルからＬレベルへ、およびＬレベルから
Ｈレベルへ変化したときのデータ信号Ｄｏｕｔを取込
む。また、図６に示されるように、ストローブ信号ＳＴ
ＲＢのレベルが変化するのは、データ信号Ｄｏｕｔが切
換わる時点とその次の時点との中間であるため、安定し
た状態のデータ信号ＤｏｕｔがＭＰＵ２００へ取込まれ
る。
【００２７】このとき、複数の出力バッファ１２０が同
時に動作するため電源線Ｖ１および接地線Ｖ２に多くの
電流が流れる。このため、電源線Ｖ１および接地線Ｖ２
の電位が不安定になることがある。
時に動作するため電源線Ｖ１および接地線Ｖ２に多くの
電流が流れる。このため、電源線Ｖ１および接地線Ｖ２
の電位が不安定になることがある。
【００２８】このような場合、従来のように電源線Ｖ１
と電源線Ｖ３とが、または接地線Ｖ２と接地線Ｖ４とが
同じパッドに接続されているなどチップ内部で接続され
ていると、電源線Ｖ３または接地線Ｖ４が電源線Ｖ１ま
たは接地線Ｖ２の影響を受けてデータ信号Ｄｏｕｔの切
換わり時に、図６中の点線に示されるようにストローブ
信号ＳＴＲＢにノイズが生じる。このノイズをストロー
ブ信号ＳＴＲＢのレベル変化と誤認識してＭＰＵ２００
が誤動作することがある。
と電源線Ｖ３とが、または接地線Ｖ２と接地線Ｖ４とが
同じパッドに接続されているなどチップ内部で接続され
ていると、電源線Ｖ３または接地線Ｖ４が電源線Ｖ１ま
たは接地線Ｖ２の影響を受けてデータ信号Ｄｏｕｔの切
換わり時に、図６中の点線に示されるようにストローブ
信号ＳＴＲＢにノイズが生じる。このノイズをストロー
ブ信号ＳＴＲＢのレベル変化と誤認識してＭＰＵ２００
が誤動作することがある。
【００２９】さらに、図７に示されるように、高周波の
場合、すなわちクロック信号ＣＬＫの変化の周期が短い
場合には、当然その反転信号ＳＣＬＫの変化の周期も短
く、ストローブ信号ＳＴＲＢにノイズパルスが生じたと
きにノイズパルスが元の電位に戻る前にストローブ信号
の切換わることがある。このような場合ストローブ信号
ＳＴＲＢの電圧変化のタイミングが不明りょうとなり、
ＭＰＵ２００はストローブ信号ＳＴＲＢのレベルの切換
わり時を正しく認識できずに誤動作することがある。
場合、すなわちクロック信号ＣＬＫの変化の周期が短い
場合には、当然その反転信号ＳＣＬＫの変化の周期も短
く、ストローブ信号ＳＴＲＢにノイズパルスが生じたと
きにノイズパルスが元の電位に戻る前にストローブ信号
の切換わることがある。このような場合ストローブ信号
ＳＴＲＢの電圧変化のタイミングが不明りょうとなり、
ＭＰＵ２００はストローブ信号ＳＴＲＢのレベルの切換
わり時を正しく認識できずに誤動作することがある。
【００３０】このような影響を除去するために電源線Ｖ
１と電源線Ｖ３とを、または接地線Ｖ２と接地線Ｖ４と
をそれぞれ別々のパッドに接続するだけで同じ外部ピン
に接続したのでは、リード端子もしくは外部ピンを介し
て上記と同様のＭＰＵ２００の誤動作が生じる。
１と電源線Ｖ３とを、または接地線Ｖ２と接地線Ｖ４と
をそれぞれ別々のパッドに接続するだけで同じ外部ピン
に接続したのでは、リード端子もしくは外部ピンを介し
て上記と同様のＭＰＵ２００の誤動作が生じる。
【００３１】しかし、この実施の形態１においては、出
力バッファ１２０用の電源線Ｖ１をパッドＰ１ｉ（ｉ＝
１−３）に、パッドＰ１ｉ（ｉ＝１−３）をリード端子
Ｆ１ｉ（ｉ＝１−３）に接続し、ストローブバッファ１
３０用の電源線Ｖ３をパッドＰ３に、パッドＰ３をリー
ド端子Ｆ３に接続し、また、出力バッファ１２０用の接
地線Ｖ２をパッドＰ２ｉ（ｉ＝１−３）に、パッドＰ２
ｉ（ｉ＝１−３）をリード端子Ｆ２ｉ（ｉ＝１−３）に
接続し、ストローブバッファ１３０用の接地線Ｖ４をパ
ッドＰ４に、パッドＰ４をリード端子Ｆ４に接続してい
る。したがって、出力バッファ１２０用の電源線Ｖ１と
ストローブバッファ１３０用の電源線Ｖ３、出力バッフ
ァ１２０用の接地線Ｖ２とストローブバッファ１３０用
の接地線Ｖ４とを外部ピンから完全に分離している。ま
た、通常、シンクロナスＳＲＡＭパッケージ１００の外
部は多層基板を用いたりしているために電源電位、接地
電位は非常に安定している。
力バッファ１２０用の電源線Ｖ１をパッドＰ１ｉ（ｉ＝
１−３）に、パッドＰ１ｉ（ｉ＝１−３）をリード端子
Ｆ１ｉ（ｉ＝１−３）に接続し、ストローブバッファ１
３０用の電源線Ｖ３をパッドＰ３に、パッドＰ３をリー
ド端子Ｆ３に接続し、また、出力バッファ１２０用の接
地線Ｖ２をパッドＰ２ｉ（ｉ＝１−３）に、パッドＰ２
ｉ（ｉ＝１−３）をリード端子Ｆ２ｉ（ｉ＝１−３）に
接続し、ストローブバッファ１３０用の接地線Ｖ４をパ
ッドＰ４に、パッドＰ４をリード端子Ｆ４に接続してい
る。したがって、出力バッファ１２０用の電源線Ｖ１と
ストローブバッファ１３０用の電源線Ｖ３、出力バッフ
ァ１２０用の接地線Ｖ２とストローブバッファ１３０用
の接地線Ｖ４とを外部ピンから完全に分離している。ま
た、通常、シンクロナスＳＲＡＭパッケージ１００の外
部は多層基板を用いたりしているために電源電位、接地
電位は非常に安定している。
【００３２】したがって、出力バッファ１２０の動作に
よって電源線Ｖ１および接地線Ｖ２の電位が不安定にな
っても電源線Ｖ３および接地線Ｖ４が影響を受けること
がなく、ＭＰＵ２００が誤動作する可能性が非常に低く
なる。また、出力バッファ１２０用のデータ入出力ピン
ＶＤＤＱおよび接地ピンＶＳＳＱの一部のピン（ピン番
号１１、２１）をストローブバッファ１３０用のピンに
割り当てているため、外部ピンを新たに増やす必要がな
い。したがって、従来品と同一パッケージで、外部ピン
の配置も従来品と代える必要がなく、従来品と互換性が
ある。
よって電源線Ｖ１および接地線Ｖ２の電位が不安定にな
っても電源線Ｖ３および接地線Ｖ４が影響を受けること
がなく、ＭＰＵ２００が誤動作する可能性が非常に低く
なる。また、出力バッファ１２０用のデータ入出力ピン
ＶＤＤＱおよび接地ピンＶＳＳＱの一部のピン（ピン番
号１１、２１）をストローブバッファ１３０用のピンに
割り当てているため、外部ピンを新たに増やす必要がな
い。したがって、従来品と同一パッケージで、外部ピン
の配置も従来品と代える必要がなく、従来品と互換性が
ある。
【００３３】なお、ここでは、データ入出力ピンＶＤＤ
Ｑおよび接地ピンＶＳＳＱのうちのそれぞれ１本ずつを
ストローブバッファ１３０用に割り当てているが、２本
以上を割り当ててもよい。
Ｑおよび接地ピンＶＳＳＱのうちのそれぞれ１本ずつを
ストローブバッファ１３０用に割り当てているが、２本
以上を割り当ててもよい。
【００３４】また、ここでは、データ入出力ピンＶＤＤ
Ｑ（ピン番号１１）をストローブバッファ１３０用に割
り当てているが、データ入出力ピンＶＤＤＱのうちどの
ピンを割り当ててもよい。
Ｑ（ピン番号１１）をストローブバッファ１３０用に割
り当てているが、データ入出力ピンＶＤＤＱのうちどの
ピンを割り当ててもよい。
【００３５】また、電源線Ｖ１、Ｖ３および接地線Ｖ
２、Ｖ４からパッドＰ１−Ｐ４への配線はメタルとした
が何層のメタルを使用してもよい。１層のメタルで配線
しても、２層以上のメタルで配線しても良い。また、メ
タル以外の配線でもよい。また、ストローブバッファ１
３０およびストローブ信号ＳＴＲＢは、タイミング信号
であればストローブバッファ１３０およびストローブ信
号ＳＴＲＢ以外のタイミング出力バッファおよびストロ
ーブ信号でもよい。
２、Ｖ４からパッドＰ１−Ｐ４への配線はメタルとした
が何層のメタルを使用してもよい。１層のメタルで配線
しても、２層以上のメタルで配線しても良い。また、メ
タル以外の配線でもよい。また、ストローブバッファ１
３０およびストローブ信号ＳＴＲＢは、タイミング信号
であればストローブバッファ１３０およびストローブ信
号ＳＴＲＢ以外のタイミング出力バッファおよびストロ
ーブ信号でもよい。
【００３６】［実施の形態２］図８は、この発明の実施
の形態２によるシンクロナスＳＲＡＭの内部構成を示す
図である。図８を参照して、このシンクロナスＳＲＡＭ
は、図３に示される構成に加えさらに、パッドＰ５を備
える。パッドＰ５は、出力バッファ１２０用の接地線Ｖ
２に半導体基板上で接続され、さらにダイパッド３１０
にワイヤリングされる。
の形態２によるシンクロナスＳＲＡＭの内部構成を示す
図である。図８を参照して、このシンクロナスＳＲＡＭ
は、図３に示される構成に加えさらに、パッドＰ５を備
える。パッドＰ５は、出力バッファ１２０用の接地線Ｖ
２に半導体基板上で接続され、さらにダイパッド３１０
にワイヤリングされる。
【００３７】ダイパッド３１０はリード端子Ｆ２１、２
２、２３に接続されて接地されている。したがって、出
力バッファ１２０用の接地線Ｖ２がパッドＰ５を介して
ダイパッド３１０の接地と接続される。ダイパッド３１
０は大きい寄生用量を有するため、出力バッファ１２０
用の接地線Ｖ２の接地が強化される。
２、２３に接続されて接地されている。したがって、出
力バッファ１２０用の接地線Ｖ２がパッドＰ５を介して
ダイパッド３１０の接地と接続される。ダイパッド３１
０は大きい寄生用量を有するため、出力バッファ１２０
用の接地線Ｖ２の接地が強化される。
【００３８】以上のように、この実施の形態２では、出
力バッファ１２０用の接地線Ｖ２にメタルで接続され、
さらにダイパッド３１０にワイヤリングされるパッドＰ
５を設けたため、出力バッファ１２０が一度に動作した
場合であっても接地線Ｖ２の接地電位が不安定になりに
くく、出力バッファ１２０用の接地線Ｖ２にノイズが生
じにくくなる。また、出力バッファ１２０用の接地線Ｖ
２にノイズが生じた場合であっても、このノイズがスト
ローブバッファ１３０用の接地線Ｖ４に伝播することが
少ない。したがって、ストローブ信号ＳＴＲＢにノイズ
が生じにくくなり、ＭＰＵ２００が誤動作することも少
なくなる。
力バッファ１２０用の接地線Ｖ２にメタルで接続され、
さらにダイパッド３１０にワイヤリングされるパッドＰ
５を設けたため、出力バッファ１２０が一度に動作した
場合であっても接地線Ｖ２の接地電位が不安定になりに
くく、出力バッファ１２０用の接地線Ｖ２にノイズが生
じにくくなる。また、出力バッファ１２０用の接地線Ｖ
２にノイズが生じた場合であっても、このノイズがスト
ローブバッファ１３０用の接地線Ｖ４に伝播することが
少ない。したがって、ストローブ信号ＳＴＲＢにノイズ
が生じにくくなり、ＭＰＵ２００が誤動作することも少
なくなる。
【００３９】なお、パッドＰ５とダイパッド３１０とを
ワイヤリングするワイヤの長さは、他のパッドとリード
端子とをワイヤリングするワイヤの長さと同じくらいで
あることが好ましい。なぜなら、ワイヤリング工程の
後、モールド樹脂を流し込むときワイヤは樹脂によって
ある程度流されるが、パッドＰ５とダイパッド３１０と
をワイヤリングするワイヤの長さが他のパッドとリード
端子とをワイヤリングするワイヤの長さよりも極端に短
いと、流される量が大きく異なるため隣接するワイヤと
ショートする可能性があるからである。
ワイヤリングするワイヤの長さは、他のパッドとリード
端子とをワイヤリングするワイヤの長さと同じくらいで
あることが好ましい。なぜなら、ワイヤリング工程の
後、モールド樹脂を流し込むときワイヤは樹脂によって
ある程度流されるが、パッドＰ５とダイパッド３１０と
をワイヤリングするワイヤの長さが他のパッドとリード
端子とをワイヤリングするワイヤの長さよりも極端に短
いと、流される量が大きく異なるため隣接するワイヤと
ショートする可能性があるからである。
【００４０】なお、ここでは、パッドＰ５を１つ設けて
いるが、パッドＰ５と同様のパッドを複数個設けてもよ
い。また、パッドＰ５とダイパッド３１０をワイヤリン
グするワイヤの本数は何本でもよい。また、パッドＰ５
をさらに、リード端子Ｆ２ｉ（ｉ＝１−３）とワイヤリ
ングしてもよい。また、接地線Ｖ２からパッドＰ５への
配線はメタルとしたが何層のメタルを使用してもよい。
１層のメタルで配線しても、２層以上のメタルで配線し
ても良い。また、メタル以外の配線でもよい。
いるが、パッドＰ５と同様のパッドを複数個設けてもよ
い。また、パッドＰ５とダイパッド３１０をワイヤリン
グするワイヤの本数は何本でもよい。また、パッドＰ５
をさらに、リード端子Ｆ２ｉ（ｉ＝１−３）とワイヤリ
ングしてもよい。また、接地線Ｖ２からパッドＰ５への
配線はメタルとしたが何層のメタルを使用してもよい。
１層のメタルで配線しても、２層以上のメタルで配線し
ても良い。また、メタル以外の配線でもよい。
【００４１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００４２】
【発明の効果】この発明の１つの局面に従った半導体記
憶装置は、出力バッファ用の電源は第１のパッドから第
１の電源線を通じて供給され、ストローブバッファ用の
電源は第２のパッドから第２の電源線を通じて供給され
る。さらに、第１のパッドと第１のリード端子、第２の
パッドと第２のリード端子とがそれぞれワイヤリングさ
れるため、第１のパッド、第１のリード端子および第１
の電源線と第２のパッド、第２のリード端子および第２
の電源線とは完全に分離されている。したがって、出力
バッファの動作によって第１の電源線の電位が不安定に
なっても第２の電源線は影響を受けない。その結果、ス
トローブバッファは出力バッファ動作時のノイズの影響
を受けない。
憶装置は、出力バッファ用の電源は第１のパッドから第
１の電源線を通じて供給され、ストローブバッファ用の
電源は第２のパッドから第２の電源線を通じて供給され
る。さらに、第１のパッドと第１のリード端子、第２の
パッドと第２のリード端子とがそれぞれワイヤリングさ
れるため、第１のパッド、第１のリード端子および第１
の電源線と第２のパッド、第２のリード端子および第２
の電源線とは完全に分離されている。したがって、出力
バッファの動作によって第１の電源線の電位が不安定に
なっても第２の電源線は影響を受けない。その結果、ス
トローブバッファは出力バッファ動作時のノイズの影響
を受けない。
【００４３】また、出力バッファ用の接地は第３のパッ
ドから第３の電源線を通じて供給され、ストローブバッ
ファ用の接地は第４のパッドから第４の電源線を通じて
供給される。さらに、第３のパッドと第３のリード端
子、第４のパッドと第４のリード端子とがそれぞれワイ
ヤリングされるため、第３のパッド、第３のリード端子
および第３の電源線と第４のパッド、第４のリード端子
および第４の電源線とは完全に分離されている。したが
って、出力バッファの動作によって第１の電源線および
第３の電源線の電位が不安定になっても第２の電源線お
よび第４の電源線は影響を受けない。その結果、ストロ
ーブバッファは出力バッファ動作時のノイズの影響を受
けない。
ドから第３の電源線を通じて供給され、ストローブバッ
ファ用の接地は第４のパッドから第４の電源線を通じて
供給される。さらに、第３のパッドと第３のリード端
子、第４のパッドと第４のリード端子とがそれぞれワイ
ヤリングされるため、第３のパッド、第３のリード端子
および第３の電源線と第４のパッド、第４のリード端子
および第４の電源線とは完全に分離されている。したが
って、出力バッファの動作によって第１の電源線および
第３の電源線の電位が不安定になっても第２の電源線お
よび第４の電源線は影響を受けない。その結果、ストロ
ーブバッファは出力バッファ動作時のノイズの影響を受
けない。
【００４４】この発明のもう１つの局面に従った半導体
記憶装置は、第１のパッドを設けたため、第１の接地線
は第１のパッドを介してダイパッドに接続される。した
がって、出力バッファ用の第１の接地線の接地が強化さ
れる。その結果、ストローブバッファは出力バッファ動
作時のノイズの影響を受けない。
記憶装置は、第１のパッドを設けたため、第１の接地線
は第１のパッドを介してダイパッドに接続される。した
がって、出力バッファ用の第１の接地線の接地が強化さ
れる。その結果、ストローブバッファは出力バッファ動
作時のノイズの影響を受けない。
【００４５】また、出力バッファ用の電源は第２のパッ
ドから第１の電源線を通じて供給され、ストローブバッ
ファ用の電源は第４のパッドから第２の電源線を通じて
供給される。さらに、第２のパッドと第２のリード端
子、第４のパッドと第４のリード端子とがそれぞれワイ
ヤリングされるため、第２のパッド、第２のリード端子
および第１の電源線と第４のパッド、第４のリード端子
および第２の電源線とは完全に分離されている。また、
出力バッファ用の接地は第１のパッドから第１の接地線
を通じて供給され、ストローブバッファ用の接地は第３
のパッドから第２の接地線を通じて供給される。さら
に、第１のパッドと第１のリード端子、第３のパッドと
第３のリード端子とがそれぞれワイヤリングされるた
め、第１のパッド、第１のリード端子および第１の接地
線と第３のパッド、第３のリード端子および第２の接地
線とは完全に分離されている。したがって、出力バッフ
ァの動作によって第１の電源線および第１の接地線の電
位が不安定になっても第２の電源線および第２の接地線
は影響を受けない。その結果、ストローブバッファは出
力バッファ動作時のノイズの影響を受けない。
ドから第１の電源線を通じて供給され、ストローブバッ
ファ用の電源は第４のパッドから第２の電源線を通じて
供給される。さらに、第２のパッドと第２のリード端
子、第４のパッドと第４のリード端子とがそれぞれワイ
ヤリングされるため、第２のパッド、第２のリード端子
および第１の電源線と第４のパッド、第４のリード端子
および第２の電源線とは完全に分離されている。また、
出力バッファ用の接地は第１のパッドから第１の接地線
を通じて供給され、ストローブバッファ用の接地は第３
のパッドから第２の接地線を通じて供給される。さら
に、第１のパッドと第１のリード端子、第３のパッドと
第３のリード端子とがそれぞれワイヤリングされるた
め、第１のパッド、第１のリード端子および第１の接地
線と第３のパッド、第３のリード端子および第２の接地
線とは完全に分離されている。したがって、出力バッフ
ァの動作によって第１の電源線および第１の接地線の電
位が不安定になっても第２の電源線および第２の接地線
は影響を受けない。その結果、ストローブバッファは出
力バッファ動作時のノイズの影響を受けない。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるシンクロナス
ＳＲＡＭの全体構成を示すブロック図である。
ＳＲＡＭの全体構成を示すブロック図である。
【図２】 図１に示されるシンクロナスＳＲＡＭパッケ
ージの外部ピンの配置を示す図である。
ージの外部ピンの配置を示す図である。
【図３】 図１に示されるシンクロナスＳＲＡＭパッケ
ージの内部構成を詳しく示す図である。
ージの内部構成を詳しく示す図である。
【図４】 図１に示されるシンクロナスＳＲＡＭの外部
ピン、ピン番号、リード端子、パッド、電源線、および
接地線の接続関係を示す図である。
ピン、ピン番号、リード端子、パッド、電源線、および
接地線の接続関係を示す図である。
【図５】 この発明の実施の形態１によるシンクロナス
ＳＲＡＭの動作について説明するためのタイミングチャ
ートである。
ＳＲＡＭの動作について説明するためのタイミングチャ
ートである。
【図６】 図５に示されるデータ信号とストローブ信号
の関係を示すタイミングチャートである。
の関係を示すタイミングチャートである。
【図７】 高周波の場合のシンクロナスＳＲＡＭの動作
について説明するためのタイミングチャートである。
について説明するためのタイミングチャートである。
【図８】 この発明の実施の形態２によるシンクロナス
ＳＲＡＭの内部構成を示す図である。
ＳＲＡＭの内部構成を示す図である。
１１０ ＳＲＡＭコア、１２０ 出力バッファ、１３０
ストローブバッファ、３００ ダイ、３１０ ダイパ
ッド、Ｖ１，Ｖ３ 電源線、Ｖ２，Ｖ４ 接地線、Ｐ１
−Ｐ４，Ｐ１ｉ（ｉ＝１−３），Ｐ２ｉ（ｉ＝１−
３），Ｐ５ パッド、Ｆ１ｉ（ｉ＝１−３），Ｆ２ｉ
（ｉ＝１−３），Ｆ３，Ｆ４ リード端子、ＳＴＲＢ
ストローブ信号。
ストローブバッファ、３００ ダイ、３１０ ダイパ
ッド、Ｖ１，Ｖ３ 電源線、Ｖ２，Ｖ４ 接地線、Ｐ１
−Ｐ４，Ｐ１ｉ（ｉ＝１−３），Ｐ２ｉ（ｉ＝１−
３），Ｐ５ パッド、Ｆ１ｉ（ｉ＝１−３），Ｆ２ｉ
（ｉ＝１−３），Ｆ３，Ｆ４ リード端子、ＳＴＲＢ
ストローブ信号。
Claims (6)
- 【請求項１】 メモリと、 第１の電源線と、 前記第１の電源線に接続され、前記メモリからデータ信
号を読出し外部へ出力する出力バッファと、 前記第１の電源線に接続された第１のパッドと、 前記第１のパッドにワイヤリングされた第１のリード端
子と、 第２の電源線と、 前記第２の電源線に接続され、前記データ信号用のスト
ローブ信号を発生するストローブバッファと、 前記第２の電源線に接続された第２のパッドと、 前記第２のパッドにワイヤリングされた第２のリード端
子とを備える、半導体記憶装置。 - 【請求項２】 前記第１および第２の電源線は、接地電
圧よりも高い電圧を受ける、請求項１に記載の半導体記
憶装置。 - 【請求項３】 前記第１および第２の電源線は、接地電
圧を受ける、請求項１に記載の半導体記憶装置。 - 【請求項４】 前記出力バッファに接続され、接地電圧
を受ける第３の電源線と、 前記第３の電源線に接続された第３のパッドと、 前記第３のパッドにワイヤリングされた第３のリード端
子と、 前記ストローブバッファに接続され、接地電圧を受ける
第４の電源線と、 前記第４の電源線に接続された第４のパッドと、 前記第４のパッドにワイヤリングされた第４のリード端
子とをさらに備える、請求項２に記載の半導体記憶装
置。 - 【請求項５】 接地されたダイパッドと、 前記ダイパッド上に載置されたダイとを備え、 前記ダイは、 メモリと、 接地電圧を受ける第１の接地線と、 前記第１の接地線に接続され、前記メモリからデータ信
号を読出し外部へ出力する出力バッファと、 前記第１の接地線に接続され、前記ダイパッドにワイヤ
リングされた第１のパッドとを含む、半導体記憶装置。 - 【請求項６】 前記ダイはさらに、 接地電圧よりも高い電圧を受け、前記出力バッファに接
続される第１の電源線と、 前記第１の電源線に接続された第２のパッドと、 前記第２のパッドにワイヤリングされた第２のリード端
子と、 接地電圧を受ける第２の接地線と、 接地電圧よりも高い電圧を受ける第２の電源線と、 前記第２の接地線および前記第２の電源線に接続され、
前記データ信号用のストローブ信号を発生するストロー
ブバッファと、 前記第２の接地線に接続された第３のパッドと、 前記第３のパッドにワイヤリングされた第３のリード端
子と、 前記第２の電源線に接続された第４のパッドと、 前記第４のパッドにワイヤリングされた第４のリード端
子とを含む、請求項５に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147156A JPH11339480A (ja) | 1998-05-28 | 1998-05-28 | 半導体記憶装置 |
| US09/195,461 US6021081A (en) | 1998-05-28 | 1998-11-18 | Semiconductor memory device having strobe buffer and output buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147156A JPH11339480A (ja) | 1998-05-28 | 1998-05-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11339480A true JPH11339480A (ja) | 1999-12-10 |
Family
ID=15423861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10147156A Withdrawn JPH11339480A (ja) | 1998-05-28 | 1998-05-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6021081A (ja) |
| JP (1) | JPH11339480A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519188B2 (en) | 2000-12-18 | 2003-02-11 | Hynix Semiconductor Inc. | Circuit and method for controlling buffers in semiconductor memory device |
| JP2012099714A (ja) * | 2010-11-04 | 2012-05-24 | Elpida Memory Inc | 半導体チップ及びこれを備える半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100387523B1 (ko) | 2000-07-27 | 2003-06-18 | 삼성전자주식회사 | 데이터와 에코 클럭간 트래킹을 위한 장치 및 방법 |
| US20070090385A1 (en) * | 2005-10-21 | 2007-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN101814480B (zh) | 2010-04-16 | 2011-08-31 | 杭州矽力杰半导体技术有限公司 | 一种芯片封装结构及其封装方法 |
Family Cites Families (6)
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|---|---|---|---|---|
| JPS61218153A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6442097A (en) * | 1987-08-07 | 1989-02-14 | Nippon Electric Ic Microcomput | Semiconductor memory |
| JPH01113993A (ja) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | 半導体集積回路 |
| JPH01243578A (ja) * | 1988-03-25 | 1989-09-28 | Hitachi Ltd | 半導体記憶装置 |
| JPH0494565A (ja) * | 1990-08-10 | 1992-03-26 | Toshiba Corp | 半導体装置 |
| US5760643A (en) * | 1995-10-31 | 1998-06-02 | Texas Instruments Incorporated | Integrated circuit die with selective pad-to-pad bypass of internal circuitry |
-
1998
- 1998-05-28 JP JP10147156A patent/JPH11339480A/ja not_active Withdrawn
- 1998-11-18 US US09/195,461 patent/US6021081A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519188B2 (en) | 2000-12-18 | 2003-02-11 | Hynix Semiconductor Inc. | Circuit and method for controlling buffers in semiconductor memory device |
| JP2012099714A (ja) * | 2010-11-04 | 2012-05-24 | Elpida Memory Inc | 半導体チップ及びこれを備える半導体装置 |
| US8922053B2 (en) | 2010-11-04 | 2014-12-30 | Ps4 Luxco S.A.R.L. | Semiconductor chip and semiconductor device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6021081A (en) | 2000-02-01 |
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Legal Events
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|---|---|---|---|
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