JPH06267274A - 改良された出力ドライバを含むメモリ記憶装置及びデータ処理システム - Google Patents
改良された出力ドライバを含むメモリ記憶装置及びデータ処理システムInfo
- Publication number
- JPH06267274A JPH06267274A JP5308371A JP30837193A JPH06267274A JP H06267274 A JPH06267274 A JP H06267274A JP 5308371 A JP5308371 A JP 5308371A JP 30837193 A JP30837193 A JP 30837193A JP H06267274 A JPH06267274 A JP H06267274A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- address
- address signal
- output driver
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005055 memory storage Effects 0.000 title claims description 6
- 230000005669 field effect Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 abstract description 2
- 230000008569 process Effects 0.000 abstract description 2
- 230000007704 transition Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 改良された半導体メモリ記憶システムを提供
すること。特に、出力ドライバのトランジスタが、半分
の時間でスイッチできるようにする。 【構成】 複数の出力ドライバを有する、論理出力信号
生成ＩＣが開示される。各出力ドライバが、電源バスと
出力端子との間に配置されるプル・アップ素子と、出力
端子とグラウンド・バスとの間に配置されるプル・ダウ
ン素子とを有する。出力ドライバは制御信号を受信する
ために、２つで１組の対に構成される。対の第１の出力
ドライバのプル・アップ素子及びプル・ダウン素子への
制御ゲートは、オン・チップ論理信号を受信するように
接続される。対の第２の出力ドライバは、そのプル・ア
ップ素子及びプル・ダウン素子の制御ゲートに対し、上
記論理信号の反転信号が供給される。負荷は上記論理信
号に対応する出力ドライバと、反転信号に対応する出力
ドライバとの間で２つに分割される。
すること。特に、出力ドライバのトランジスタが、半分
の時間でスイッチできるようにする。 【構成】 複数の出力ドライバを有する、論理出力信号
生成ＩＣが開示される。各出力ドライバが、電源バスと
出力端子との間に配置されるプル・アップ素子と、出力
端子とグラウンド・バスとの間に配置されるプル・ダウ
ン素子とを有する。出力ドライバは制御信号を受信する
ために、２つで１組の対に構成される。対の第１の出力
ドライバのプル・アップ素子及びプル・ダウン素子への
制御ゲートは、オン・チップ論理信号を受信するように
接続される。対の第２の出力ドライバは、そのプル・ア
ップ素子及びプル・ダウン素子の制御ゲートに対し、上
記論理信号の反転信号が供給される。負荷は上記論理信
号に対応する出力ドライバと、反転信号に対応する出力
ドライバとの間で２つに分割される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ記憶シス
テムに関し、特にＩＣ（集積回路）上の複数の出力ポー
ト用の論理ドライバに関する。更に詳しくは、本発明は
特に出力ドライバが同期式にスイッチされる出力ドライ
バに対し、十分な電力を供給することに関する。
テムに関し、特にＩＣ（集積回路）上の複数の出力ポー
ト用の論理ドライバに関する。更に詳しくは、本発明は
特に出力ドライバが同期式にスイッチされる出力ドライ
バに対し、十分な電力を供給することに関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）ＩＣ、及びＳＲＡＭ（スタティック・
ランダム・アクセス・メモリ）ＩＣは、アドレス信号が
供給されて、データの読出し及び書込みのためにアクセ
スされるデータ記憶装置である。コンピュータ・メモリ
・カード上において、アドレス信号がＡＳＩＣ（特定の
アプリケーション向けのＩＣ）により生成され、ＩＣを
相互接続するワイヤ接続に沿って、ＤＲＡＭ及びＳＲＡ
Ｍ ＩＣへ供給される。ＡＳＩＣの論理部分からのオン
・チップ（チップ内部の）アドレス信号が、出力ポート
・ドライバ回路に供給され、転送用の信号を発生する。
クセス・メモリ）ＩＣ、及びＳＲＡＭ（スタティック・
ランダム・アクセス・メモリ）ＩＣは、アドレス信号が
供給されて、データの読出し及び書込みのためにアクセ
スされるデータ記憶装置である。コンピュータ・メモリ
・カード上において、アドレス信号がＡＳＩＣ（特定の
アプリケーション向けのＩＣ）により生成され、ＩＣを
相互接続するワイヤ接続に沿って、ＤＲＡＭ及びＳＲＡ
Ｍ ＩＣへ供給される。ＡＳＩＣの論理部分からのオン
・チップ（チップ内部の）アドレス信号が、出力ポート
・ドライバ回路に供給され、転送用の信号を発生する。
【０００３】周知のように、ＩＣ上の素子密度は１９８
０年代から１９９０年代初期に掛けて、非常に増加し
た。ＩＣ設計者はこの傾向を利用し、各ＩＣを利用する
ことにより、より多くの仕事を達成した。システム・バ
スの高速動作は、ＡＳＩＣに対し、より高い性能を要求
する。例えば、従来は１個の論理ＡＳＩＣが１０本のア
ドレス信号線を扱っていたのが、今日では２０本を扱う
ようになる。これによって追加される複雑化により、全
てのアドレス信号線をドライブするために、論理ＡＳＩ
Ｃに十分な電力供給が必要になった。
０年代から１９９０年代初期に掛けて、非常に増加し
た。ＩＣ設計者はこの傾向を利用し、各ＩＣを利用する
ことにより、より多くの仕事を達成した。システム・バ
スの高速動作は、ＡＳＩＣに対し、より高い性能を要求
する。例えば、従来は１個の論理ＡＳＩＣが１０本のア
ドレス信号線を扱っていたのが、今日では２０本を扱う
ようになる。これによって追加される複雑化により、全
てのアドレス信号線をドライブするために、論理ＡＳＩ
Ｃに十分な電力供給が必要になった。
【０００４】電力供給の問題は、単一の電源（ＶDD）バ
スと単一のグラウンド（ＧＮＤ）バスとの間に、非常に
多数の出力ドライバ・スイッチング回路を接続すること
に起因する。今日のスイッチング周波数において、論理
ＡＳＩＣとＳＲＡＭ ＩＣまたはＤＲＡＭ ＩＣとの間
の距離を考慮すると、各出力ポートの負荷は実質的に行
き先のＳＲＡＭまたはＤＲＡＭによる負荷になる。換言
すると、負荷は複数の信号のまとまったグループによる
負荷である。相互接続がこの信号のグループによる負荷
の場合、不要なグラウンド電圧の上昇及び電流リンギン
グを制限しなければならない。グラウンドの上昇はグラ
ウンド・バスを通じて流れる一時的な電流により引起こ
される。この電流の変化は、バス上の電圧レベルの変化
を予測することを困難とする。これはドライバ内のオン
及びオフされるトランジスタに並列接続されたトランジ
スタの、意図しないスイッチングを引起こす場合があ
る。グラウンド上昇及び電流リンギングの作用は、アド
レス信号生成回路において強化される。これは、大部分
のまたは全てのドライバの同期スイッチングされる可能
性があるからである。グラウンド上昇及び電流リンギン
グの作用を制御する標準的な方法は、出力信号の電流パ
ルスの立上りスピードを遅くすることである。この電流
リンギング及びグラウンド上昇は、スピードの点で回路
性能を制限する。
スと単一のグラウンド（ＧＮＤ）バスとの間に、非常に
多数の出力ドライバ・スイッチング回路を接続すること
に起因する。今日のスイッチング周波数において、論理
ＡＳＩＣとＳＲＡＭ ＩＣまたはＤＲＡＭ ＩＣとの間
の距離を考慮すると、各出力ポートの負荷は実質的に行
き先のＳＲＡＭまたはＤＲＡＭによる負荷になる。換言
すると、負荷は複数の信号のまとまったグループによる
負荷である。相互接続がこの信号のグループによる負荷
の場合、不要なグラウンド電圧の上昇及び電流リンギン
グを制限しなければならない。グラウンドの上昇はグラ
ウンド・バスを通じて流れる一時的な電流により引起こ
される。この電流の変化は、バス上の電圧レベルの変化
を予測することを困難とする。これはドライバ内のオン
及びオフされるトランジスタに並列接続されたトランジ
スタの、意図しないスイッチングを引起こす場合があ
る。グラウンド上昇及び電流リンギングの作用は、アド
レス信号生成回路において強化される。これは、大部分
のまたは全てのドライバの同期スイッチングされる可能
性があるからである。グラウンド上昇及び電流リンギン
グの作用を制御する標準的な方法は、出力信号の電流パ
ルスの立上りスピードを遅くすることである。この電流
リンギング及びグラウンド上昇は、スピードの点で回路
性能を制限する。
【０００５】更に、ドライバの同期スイッチングは、特
に多数の隣接する相互接続における信号変化が単方向へ
遷移する場合に、ＩＣ内部の相互接続間において意図し
ない誘導結合（Inductive coupling）の可能性を生じ
る。誘導結合は、アドレス信号線上に意図しない信号を
生成することがある。
に多数の隣接する相互接続における信号変化が単方向へ
遷移する場合に、ＩＣ内部の相互接続間において意図し
ない誘導結合（Inductive coupling）の可能性を生じ
る。誘導結合は、アドレス信号線上に意図しない信号を
生成することがある。
【０００６】電力供給の問題は、あるドライバを別のド
ライバから独立させるために、ＩＣ上に複数の電源バス
を用意することでは容易に解決できない。こうした解決
法ではＩＣ設計において高価となり、不必要な複雑化を
招いたりする。
ライバから独立させるために、ＩＣ上に複数の電源バス
を用意することでは容易に解決できない。こうした解決
法ではＩＣ設計において高価となり、不必要な複雑化を
招いたりする。
【０００７】
【発明が解決しようとする課題】本発明の目的は、改良
された半導体メモリ記憶システムを提供することであ
る。
された半導体メモリ記憶システムを提供することであ
る。
【０００８】本発明の別の目的は、ＩＣ上の複数の出力
ポートに対応する論理ドライバを提供することである。
ポートに対応する論理ドライバを提供することである。
【０００９】本発明の更に別の目的は、特に出力ドライ
バが同期式にスイッチされる可能性のあるＩＣにおい
て、ＩＣの電力供給制限内で動作する複数の論理出力ド
ライバを有するＩＣを提供することである。
バが同期式にスイッチされる可能性のあるＩＣにおい
て、ＩＣの電力供給制限内で動作する複数の論理出力ド
ライバを有するＩＣを提供することである。
【００１０】
【課題を解決するための手段】本発明は出力信号生成Ｉ
Ｃ上に、電源バスとグラウンド・バスとの間に並列に接
続される複数の出力ドライバを提供する。各出力ドライ
バは、電源バスと出力端子間に配置されるプル・アップ
素子、及び出力端子とグラウンド・バス間に配置される
プル・ダウン素子を有する。出力ドライバは制御信号を
受信するために、２個１組の対で構成される。対の第１
の出力ドライバのプル・アップ素子及びプル・ダウン素
子への制御ゲートは、ＩＣ内部のオン・チップ論理信号
を受信するように接続される。対の第２の出力ドライバ
は、そのプル・アップ素子及びプル・ダウン素子の制御
ゲートに対し、上記論理信号の反転信号が供給される。
インバータは反転信号を提供するように、論理信号に対
して動作する。オン・チップ信号の負荷はその信号に対
応する出力ドライバと、反転信号に対応する出力ドライ
バとの間で分割される。
Ｃ上に、電源バスとグラウンド・バスとの間に並列に接
続される複数の出力ドライバを提供する。各出力ドライ
バは、電源バスと出力端子間に配置されるプル・アップ
素子、及び出力端子とグラウンド・バス間に配置される
プル・ダウン素子を有する。出力ドライバは制御信号を
受信するために、２個１組の対で構成される。対の第１
の出力ドライバのプル・アップ素子及びプル・ダウン素
子への制御ゲートは、ＩＣ内部のオン・チップ論理信号
を受信するように接続される。対の第２の出力ドライバ
は、そのプル・アップ素子及びプル・ダウン素子の制御
ゲートに対し、上記論理信号の反転信号が供給される。
インバータは反転信号を提供するように、論理信号に対
して動作する。オン・チップ信号の負荷はその信号に対
応する出力ドライバと、反転信号に対応する出力ドライ
バとの間で分割される。
【００１１】
【数１】 は、以降バーＸと記載する。
【００１２】図１を参照すると、回路基板上に構成さ
れ、中央処理ユニット（ＣＰＵ）４を基本とするデータ
処理システム内で使用されるメモリ回路１０のブロック
図が示される。メモリ回路１０はＡＳＩＣ１２、ＤＲＡ
Ｍの第１バンク１４、ＤＲＡＭの第２バンク１６、及び
ＡＳＩＣ１２をＤＲＡＭバンク１４及びＤＲＡＭバンク
１６にそれぞれ接続するアドレス・バス１８及び２０を
含む。アドレス・バス１８は複数のアドレス信号線を有
し、アドレス信号のセットＡを伝達する。アドレス・バ
ス２０は同数のアドレス信号線を有し、アドレス信号の
セット・バーＡを伝達する。これはアドレス信号セット
Ａの反転である。アドレス・バス１８及びアドレス・バ
ス２０の信号線は、隣接信号線間の誘導結合作用を防ぐ
ために、インタレースされる場合もある。任意のメモリ
位置の半分のビットは、ＤＲＡＭバンク１４に"反転前
の"アドレスを供給することによりアクセスされ、その
位置の残りの半分のビットは、ＤＲＡＭバンク１６に真
アドレスの反転を供給することによりアクセスされる。
ワードは異なるアドレスを有する位置に記憶される２つ
の複数ビットの組により形成されるが、アドレスとその
反転アドレスとの間には１対１の対応が存在するため
に、現実的には問題は生じない。
れ、中央処理ユニット（ＣＰＵ）４を基本とするデータ
処理システム内で使用されるメモリ回路１０のブロック
図が示される。メモリ回路１０はＡＳＩＣ１２、ＤＲＡ
Ｍの第１バンク１４、ＤＲＡＭの第２バンク１６、及び
ＡＳＩＣ１２をＤＲＡＭバンク１４及びＤＲＡＭバンク
１６にそれぞれ接続するアドレス・バス１８及び２０を
含む。アドレス・バス１８は複数のアドレス信号線を有
し、アドレス信号のセットＡを伝達する。アドレス・バ
ス２０は同数のアドレス信号線を有し、アドレス信号の
セット・バーＡを伝達する。これはアドレス信号セット
Ａの反転である。アドレス・バス１８及びアドレス・バ
ス２０の信号線は、隣接信号線間の誘導結合作用を防ぐ
ために、インタレースされる場合もある。任意のメモリ
位置の半分のビットは、ＤＲＡＭバンク１４に"反転前
の"アドレスを供給することによりアクセスされ、その
位置の残りの半分のビットは、ＤＲＡＭバンク１６に真
アドレスの反転を供給することによりアクセスされる。
ワードは異なるアドレスを有する位置に記憶される２つ
の複数ビットの組により形成されるが、アドレスとその
反転アドレスとの間には１対１の対応が存在するため
に、現実的には問題は生じない。
【００１３】ＡＳＩＣ１２が、メモリＩＣとＣＰＵ４な
どのコンピュータ・マイクロプロセッサとの間に配置さ
れ、システム・アドレス・バス６上を伝送されるアドレ
スを受信する。ＡＳＩＣ１２はこのアドレス信号を処理
し、それらの信号をバス１８及び２０を介して、ＤＲＡ
Ｍバンク１４及び１６に供給する。ＤＲＡＭバンク１４
及び１６は複数のメモリＩＣを含み、従って、各相互接
続は複数の負荷を有する。ＣＰＵ４は次にシステム・デ
ータ・バス８を介し、アドレスによりアクセスされる位
置からデータを受信するか、その位置にデータを書込
む。
どのコンピュータ・マイクロプロセッサとの間に配置さ
れ、システム・アドレス・バス６上を伝送されるアドレ
スを受信する。ＡＳＩＣ１２はこのアドレス信号を処理
し、それらの信号をバス１８及び２０を介して、ＤＲＡ
Ｍバンク１４及び１６に供給する。ＤＲＡＭバンク１４
及び１６は複数のメモリＩＣを含み、従って、各相互接
続は複数の負荷を有する。ＣＰＵ４は次にシステム・デ
ータ・バス８を介し、アドレスによりアクセスされる位
置からデータを受信するか、その位置にデータを書込
む。
【００１４】図２は、ＡＳＩＣ１２とメモリＩＣとの間
の相互接続をバッファするのに、好適な出力ドライバの
回路を示す。４つの出力ドライバ２２、２４、２６及び
２８が示され、アドレス・バス１８及び２０に供給され
る出力アドレス信号ＡK 、バーＡK、ＡK+1、及びバーＡ
K+1 を出力する。各出力ドライバは従来式であり、全て
共通電源バスと共通グラウンドとの間に並列に接続され
る。
の相互接続をバッファするのに、好適な出力ドライバの
回路を示す。４つの出力ドライバ２２、２４、２６及び
２８が示され、アドレス・バス１８及び２０に供給され
る出力アドレス信号ＡK 、バーＡK、ＡK+1、及びバーＡ
K+1 を出力する。各出力ドライバは従来式であり、全て
共通電源バスと共通グラウンドとの間に並列に接続され
る。
【００１５】出力ドライバ２２は、電源（ＶDD）バスと
出力端子３１との間に接続されるｐチャネル電界効果ト
ランジスタ３０を含む。出力端子３１とグラウンド・バ
スとの間に接続されるｎチャネル電界効果トランジスタ
３２は、プル・ダウン素子を提供する。トランジスタ３
０及び３２の制御ゲートは、アドレス生成回路４６から
のアドレス信号ａkを提供するオン・チップ・アドレス
信号線に接続される。
出力端子３１との間に接続されるｐチャネル電界効果ト
ランジスタ３０を含む。出力端子３１とグラウンド・バ
スとの間に接続されるｎチャネル電界効果トランジスタ
３２は、プル・ダウン素子を提供する。トランジスタ３
０及び３２の制御ゲートは、アドレス生成回路４６から
のアドレス信号ａkを提供するオン・チップ・アドレス
信号線に接続される。
【００１６】出力ドライバは全て拡張モード素子を使用
する、実質的に同一なＣＭＯＳインバータである。ｐチ
ャネル素子は対角線を有する長方形で示され、ｎチャネ
ル素子は単なる長方形で示される。ドライバ２２におい
て、ｐチャネル電界効果トランジスタ３０は、そのドレ
インが電源バスに接続され、そのソースは出力端子３１
に接続される。トランジスタ３０のゲートに供給される
トランジスタ基板に対して低電位のロウ信号は、トラン
ジスタをオンし、出力端子３１を電源バスに接続する。
ｎチャネル・トランジスタ３２のゲートに供給される同
一のロウ信号は、素子をオフし、出力端子３１をグラウ
ンドから切り離す。結果的に出力端子３１はハイにプル
・アップされる。出力端子３１は同様にして、ロウにプ
ル・ダウンされる。ｎチャネル素子３２はそのソースが
グラウンドに接続され、ドレインが出力端子３１に接続
される。ゲート上の信号がハイとなると、トランジスタ
がオンされ、出力端子をグラウンドに接続する。同時に
トランジスタ３０はオフされ、出力端子３１をＶDDから
切り離す。
する、実質的に同一なＣＭＯＳインバータである。ｐチ
ャネル素子は対角線を有する長方形で示され、ｎチャネ
ル素子は単なる長方形で示される。ドライバ２２におい
て、ｐチャネル電界効果トランジスタ３０は、そのドレ
インが電源バスに接続され、そのソースは出力端子３１
に接続される。トランジスタ３０のゲートに供給される
トランジスタ基板に対して低電位のロウ信号は、トラン
ジスタをオンし、出力端子３１を電源バスに接続する。
ｎチャネル・トランジスタ３２のゲートに供給される同
一のロウ信号は、素子をオフし、出力端子３１をグラウ
ンドから切り離す。結果的に出力端子３１はハイにプル
・アップされる。出力端子３１は同様にして、ロウにプ
ル・ダウンされる。ｎチャネル素子３２はそのソースが
グラウンドに接続され、ドレインが出力端子３１に接続
される。ゲート上の信号がハイとなると、トランジスタ
がオンされ、出力端子をグラウンドに接続する。同時に
トランジスタ３０はオフされ、出力端子３１をＶDDから
切り離す。
【００１７】出力ドライバ２４は、電源（ＶDD）バスと
出力端子３５との間に接続されるｐチャネル電界効果ト
ランジスタ３４を含む。出力端子３５とグラウンド・バ
スとの間に接続されるｎチャネル電界効果トランジスタ
３６は、プル・ダウン素子を提供する。トランジスタ３
４及び３６の制御ゲートは、アドレス生成回路４６から
のアドレス信号ａk を提供するオン・チップ・アドレス
信号線上の信号に作用するインバータ３３の出力に接続
される。従って、トランジスタのゲートに供給される信
号は、アドレス信号ａK の反転であり、出力ドライバ２
２及び２４は出力ドライバの対となる。
出力端子３５との間に接続されるｐチャネル電界効果ト
ランジスタ３４を含む。出力端子３５とグラウンド・バ
スとの間に接続されるｎチャネル電界効果トランジスタ
３６は、プル・ダウン素子を提供する。トランジスタ３
４及び３６の制御ゲートは、アドレス生成回路４６から
のアドレス信号ａk を提供するオン・チップ・アドレス
信号線上の信号に作用するインバータ３３の出力に接続
される。従って、トランジスタのゲートに供給される信
号は、アドレス信号ａK の反転であり、出力ドライバ２
２及び２４は出力ドライバの対となる。
【００１８】出力ドライバ２６は、電源（ＶDD）バスと
出力端子３９との間に接続されるｐチャネル電界効果ト
ランジスタ３８を含む。出力端子３９とグラウンド・バ
スとの間に接続されるｎチャネル電界効果トランジスタ
４０は、プル・ダウン素子を提供する。トランジスタ３
８及び４０の制御ゲートは、アドレス生成回路４６から
のアドレス信号ａk+1 を提供するオン・チップ・アドレ
ス信号線に接続される。
出力端子３９との間に接続されるｐチャネル電界効果ト
ランジスタ３８を含む。出力端子３９とグラウンド・バ
スとの間に接続されるｎチャネル電界効果トランジスタ
４０は、プル・ダウン素子を提供する。トランジスタ３
８及び４０の制御ゲートは、アドレス生成回路４６から
のアドレス信号ａk+1 を提供するオン・チップ・アドレ
ス信号線に接続される。
【００１９】出力ドライバ２８は、電源（ＶDD）バスと
出力端子４３との間に接続されるｐチャネル電界効果ト
ランジスタ４２を含む。出力端子４３とグラウンド・バ
スとの間に接続されるｎチャネル電界効果トランジスタ
４４は、プル・ダウン素子を提供する。トランジスタ４
２及び４４の制御ゲートは、アドレス生成回路４６から
のアドレス信号ａk+1 を提供するオン・チップ・アドレ
ス信号線上の信号に作用するインバータ４１の出力に接
続される。従って、トランジスタのゲートに供給される
信号は、アドレス信号ａK+1 の反転となる。
出力端子４３との間に接続されるｐチャネル電界効果ト
ランジスタ４２を含む。出力端子４３とグラウンド・バ
スとの間に接続されるｎチャネル電界効果トランジスタ
４４は、プル・ダウン素子を提供する。トランジスタ４
２及び４４の制御ゲートは、アドレス生成回路４６から
のアドレス信号ａk+1 を提供するオン・チップ・アドレ
ス信号線上の信号に作用するインバータ４１の出力に接
続される。従って、トランジスタのゲートに供給される
信号は、アドレス信号ａK+1 の反転となる。
【００２０】図３は出力ドライバ対の動作、及びこれと
同数のビット記憶位置をアクセスするために使用される
単一の出力ドライバの動作との比較を表す。ここで、ア
ドレス・ビットを生成する出力ドライバ対の一方の出力
ドライバに対応する負荷をＬとする。従って、メモリ回
路の全てのＩＣに相互接続される従来の出力ドライバで
は、同じメモリ容量に対応して、負荷は２Ｌとなる。
同数のビット記憶位置をアクセスするために使用される
単一の出力ドライバの動作との比較を表す。ここで、ア
ドレス・ビットを生成する出力ドライバ対の一方の出力
ドライバに対応する負荷をＬとする。従って、メモリ回
路の全てのＩＣに相互接続される従来の出力ドライバで
は、同じメモリ容量に対応して、負荷は２Ｌとなる。
【００２１】入力４５は時刻ｔ1 において、論理ハイか
ら論理ロウに遷移するオン・チップ・アドレス信号ａK
を表す。入力が負荷２Ｌをドライブする出力ドライバの
制御ゲートに供給される場合、時刻ｔ1とアドレス・ラ
イン信号ＡKの出力４７がハイに遷移する時刻ｔ3 との
間に遅延ｄｔが生じる。これに対し入力が負荷Ｌに接続
される第１の出力ドライバのゲートに供給され、反転入
力が負荷Ｌに接続される対の第２の出力ドライバのゲー
トに供給される場合には、時刻ｔ1とＡKを表す出力４８
がハイに遷移し、且つバーＡKを表す出力４９がロウに
遷移する時刻ｔ2との間の遅延は後述の理由により１／
２ｄｔとなる。
ら論理ロウに遷移するオン・チップ・アドレス信号ａK
を表す。入力が負荷２Ｌをドライブする出力ドライバの
制御ゲートに供給される場合、時刻ｔ1とアドレス・ラ
イン信号ＡKの出力４７がハイに遷移する時刻ｔ3 との
間に遅延ｄｔが生じる。これに対し入力が負荷Ｌに接続
される第１の出力ドライバのゲートに供給され、反転入
力が負荷Ｌに接続される対の第２の出力ドライバのゲー
トに供給される場合には、時刻ｔ1とＡKを表す出力４８
がハイに遷移し、且つバーＡKを表す出力４９がロウに
遷移する時刻ｔ2との間の遅延は後述の理由により１／
２ｄｔとなる。
【００２２】応答時間に関する改善の理由が、図３の電
流値を表す図を参照して理解される。曲線５０及び５２
は、負荷２Ｌに接続される出力ドライバのスイッチング
により、それぞれ電源バス及びグラウンド・バス上に引
込まれる電流を表す。電源バス上の電流は、信号４７が
ハイに遷移する時刻ｔ3 において−ｐとなり、グラウン
ド・バス上の電流は、信号４７がロウに遷移する時刻ｔ
5 において＋ｐとなる。負荷が真（すなわち、反転しな
い）及び反転の出力ドライバ間で分割されると、電流の
ピーク回数は２倍となるが、その大きさは半分となる。
曲線５４及び５６は、対の出力ドライバにより電源バス
上及びグラウンド・バス上に引込まれる電流をそれぞれ
表す。時刻ｔ2及びｔ4において、電源バス上に−１／２
ｐの電流ピークが発生し、前者は信号４８のハイへの遷
移、後者は信号４９のハイへの遷移にそれぞれ対応す
る。グラウンド・バス上においても、時刻ｔ2及びｔ4に
おいて、＋１／２ｐの電流ピークが発生し、前者は信号
４９のロウへの遷移、後者は信号４８のロウへの遷移に
対応する。
流値を表す図を参照して理解される。曲線５０及び５２
は、負荷２Ｌに接続される出力ドライバのスイッチング
により、それぞれ電源バス及びグラウンド・バス上に引
込まれる電流を表す。電源バス上の電流は、信号４７が
ハイに遷移する時刻ｔ3 において−ｐとなり、グラウン
ド・バス上の電流は、信号４７がロウに遷移する時刻ｔ
5 において＋ｐとなる。負荷が真（すなわち、反転しな
い）及び反転の出力ドライバ間で分割されると、電流の
ピーク回数は２倍となるが、その大きさは半分となる。
曲線５４及び５６は、対の出力ドライバにより電源バス
上及びグラウンド・バス上に引込まれる電流をそれぞれ
表す。時刻ｔ2及びｔ4において、電源バス上に−１／２
ｐの電流ピークが発生し、前者は信号４８のハイへの遷
移、後者は信号４９のハイへの遷移にそれぞれ対応す
る。グラウンド・バス上においても、時刻ｔ2及びｔ4に
おいて、＋１／２ｐの電流ピークが発生し、前者は信号
４９のロウへの遷移、後者は信号４８のロウへの遷移に
対応する。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
出力ドライバの負荷を半分に低減することにより、所定
のバス上におけるピーク電流が半分に低減されるため、
最大許容電流立上りレートが、従来の半分の時間の電流
要求となる。出力ドライバのトランジスタは、半分の時
間でスイッチできる。
出力ドライバの負荷を半分に低減することにより、所定
のバス上におけるピーク電流が半分に低減されるため、
最大許容電流立上りレートが、従来の半分の時間の電流
要求となる。出力ドライバのトランジスタは、半分の時
間でスイッチできる。
【図１】コンピュータ・メモリ・システムのブロック図
である。
である。
【図２】図１のメモリ・システムにおいて使用される出
力ドライバの回路図である。
力ドライバの回路図である。
【図３】メモリ・システムにおける出力ドライバの動作
を表すタイミング図である。
を表すタイミング図である。
４ 中央処理ユニット（ＣＰＵ） ６ システム・アドレス・バス １０ メモリ回路 １２ ＡＳＩＣ回路 １４ ＤＲＡＭの第１バンク １６ ＤＲＡＭの第２バンク １８、２０ アドレス・バス ４６ アドレス生成回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ (72)発明者 ブライアン・エイ・シュエルク アメリカ合衆国55901、ミネソタ州ロチェ スター、ノース・ウエスト、トウェンテイ シックスス・アベニュー 5609
Claims (9)
- 【請求項１】ＩＣ記憶装置の第１のバンク（１４）及び
第２のバンク（１６）と、 アドレス信号発生器（１２）と、 上記アドレス信号発生器と上記ＩＣ記憶装置の上記第１
バンクとの間に接続されて、アドレスを伝送する第１の
論理バス（１８）と、 上記アドレス信号発生器と上記ＩＣ記憶装置の上記第２
バンクとの間に接続されて、反転アドレスを伝送する第
２の論理バス（２０）と、 を含むメモリ記憶装置。 - 【請求項２】上記第１の論理バスと、上記第２の論理バ
スの各信号線に接続される上記アドレス信号発生器は出
力ドライバを含み、 上記第１の論理バスの信号線に接続される上記出力ドラ
イバが、オン・チップ・アドレス信号を受信し、上記第
２の論理バスの信号線に接続される上記出力ドライバ
が、反転オン・チップ・アドレス信号を受信する、 請求項１記載のメモリ記憶装置。 - 【請求項３】上記アドレス信号発生器がＩＣであって、 オン・チップ・アドレス信号を受信する複数の端子と、 反転オン・チップ・アドレス信号を生成するために上記
端子に接続される複数のインバータと、 電源バス及びグラウンド・バスと、 上記電源バスと上記グラウンド・バスとの間に並列に接
続される複数の出力ドライバ回路とを含み、 各上記出力ドライバ回路が、上記第１のアドレス・バス
または上記第２のアドレス・バスからの信号線に接続さ
れる出力端子、及び上記入力端子の１つまたは上記複数
のインバータの１つに接続される制御入力を有する、 請求項１記載のメモリ記憶装置。 - 【請求項４】各上記出力ドライバが、 上記電源バスと上記出力端子との間に接続されるプル・
アップ素子（３０、３４、３８、４２）と、 上記出力端子と上記グラウンド・バスとの間に接続され
るプル・ダウン素子（３２、３６、４０、４４）と、 を含む、請求項３記載のメモリ記憶装置。 - 【請求項５】中央処理ユニット（４）と、 上記中央処理ユニットに接続されるシステム・データ・
バス（８）と、 上記中央処理ユニットに接続されるシステム・アドレス
・バス（６）と、 ＩＣ記憶装置の第１のバンク（１４）及び第２のバンク
（１６）、及び上記システム・アドレス・バスと上記Ｉ
Ｃ記憶装置の上記第１及び第２のバンクとの間に接続さ
れるアドレス信号発生器（１２）を含むメモリ記憶装置
とを含み、上記アドレス信号発生器が、該アドレス信号
発生器と上記ＩＣ記憶装置の上記第１バンクとの間に接
続されてアドレスを伝送する第１の論理バス（１８）、
及び上記アドレス信号発生器と上記ＩＣ記憶装置の上記
第２バンクとの間に接続されて反転アドレスを伝送する
第２の論理バス（２０）により、上記システム・アドレ
ス・バスと上記ＩＣ記憶装置の上記第１及び第２のバン
クとの間に接続される、 データ処理システム。 - 【請求項６】上記第１の論理バスと、上記第２の論理バ
スの各信号線に接続される上記アドレス信号発生器の出
力ドライバ（２２、２４、２６、２８）を含み、 上記第１の論理バスの信号線に接続される上記出力ドラ
イバ（２２、２６）が、オン・チップ・アドレス信号を
受信し、上記第２の論理バスの信号線に接続される上記
出力ドライバ（２４、２８）が、反転オン・チップ・ア
ドレス信号を受信する、 請求項５記載のデータ処理システム。 - 【請求項７】上記アドレス信号発生器がＩＣであって、 オン・チップ・アドレス信号を受信する複数の端子と、 反転オン・チップ・アドレス信号を生成するために上記
端子に接続される複数のインバータ（３３、４１）と、 電源バス及びグラウンド・バスと、 上記電源バスと上記グラウンド・バスとの間に並列に接
続される複数の出力ドライバ回路とを含み、各上記出力
ドライバ回路が、上記第１のアドレス・バスまたは上記
第２のアドレス・バスからの信号線に接続される出力端
子、及び上記入力端子の１つまたは上記複数のインバー
タの１つに接続される制御入力を有する、 請求項６記載のデータ処理システム。 - 【請求項８】各上記出力ドライバが、 上記電源バスと上記出力端子との間に接続されるプル・
アップ素子（３０、３４、３８、４２）と、 上記出力端子と上記グラウンド・バスとの間に接続され
るプル・ダウン素子（３２、３６、４０、４４）と、 を含む、請求項７記載のデータ処理システム。 - 【請求項９】上記プル・アップ素子及び上記プル・ダウ
ン素子がＣＭＯＳ型電界効果トランジスタである、請求
項８記載のデータ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US997380 | 1992-12-28 | ||
| US07/997,380 US5287527A (en) | 1992-12-28 | 1992-12-28 | Logical signal output drivers for integrated circuit interconnection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06267274A true JPH06267274A (ja) | 1994-09-22 |
| JP2698039B2 JP2698039B2 (ja) | 1998-01-19 |
Family
ID=25543955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308371A Expired - Lifetime JP2698039B2 (ja) | 1992-12-28 | 1993-12-08 | 改良された出力ドライバを含むメモリ記憶装置及びデータ処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5287527A (ja) |
| JP (1) | JP2698039B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157973A (en) * | 1996-10-24 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer having memory and processor formed on the same chip to increase the rate of information transfer |
| JP2007526574A (ja) * | 2004-03-03 | 2007-09-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 送信モジュール、受信モジュール、及びシステム |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473573A (en) * | 1994-05-09 | 1995-12-05 | Cirrus Logic, Inc. | Single chip controller-memory device and a memory architecture and methods suitable for implementing the same |
| US5701270A (en) * | 1994-05-09 | 1997-12-23 | Cirrus Logic, Inc. | Single chip controller-memory device with interbank cell replacement capability and a memory architecture and methods suitble for implementing the same |
| DE4441523C1 (de) * | 1994-11-22 | 1996-05-15 | Itt Ind Gmbh Deutsche | Digitale Treiberschaltung für eine integrierte Schaltung |
| US5715198A (en) * | 1997-02-03 | 1998-02-03 | International Business Machines Corporation | Output latching circuit for static memory devices |
| US5825219A (en) * | 1997-02-21 | 1998-10-20 | Silicon Integrated System Corp. | Fast edge rate signal driver |
| EP1058216B1 (en) * | 1999-06-04 | 2002-12-11 | D'Udekem D'Acoz, Xavier Guy Bernard | Memory card |
| US6084819A (en) * | 1999-07-06 | 2000-07-04 | Virage Logic Corp. | Multi-bank memory with word-line banking |
| US6088288A (en) * | 1999-09-24 | 2000-07-11 | Texas Instruments Incorporated | Memory device and method of reducing ground bounce in a memory device |
| JP2007527066A (ja) * | 2004-03-03 | 2007-09-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 送信モジュール、受信モジュール、システム、方法 |
| US20070245072A1 (en) * | 2006-03-21 | 2007-10-18 | Siva Raghuram | Pre-switching register output signals in registered memory modules |
| US9935635B2 (en) * | 2015-08-28 | 2018-04-03 | Gsi Technology, Inc. | Systems and methods involving pseudo complementary output buffer circuitry/schemes, power noise reduction and/or other features |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235287A (ja) * | 1990-02-13 | 1991-10-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH04267489A (ja) * | 1991-02-21 | 1992-09-24 | Mitsubishi Electric Corp | マイクロコンピュータ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827439Y2 (ja) * | 1979-04-18 | 1983-06-14 | シャープ株式会社 | モリの番地選択回路 |
| US4513372A (en) * | 1982-11-15 | 1985-04-23 | Data General Corporation | Universal memory |
| JPS62194561A (ja) * | 1986-02-21 | 1987-08-27 | Toshiba Corp | 半導体記憶装置 |
| KR880008330A (ko) * | 1986-12-30 | 1988-08-30 | 강진구 | 스테이틱 램의 프리차아지 시스템 |
| JP2875321B2 (ja) * | 1990-01-29 | 1999-03-31 | 沖電気工業株式会社 | 半導体記憶装置 |
-
1992
- 1992-12-28 US US07/997,380 patent/US5287527A/en not_active Expired - Fee Related
-
1993
- 1993-12-08 JP JP5308371A patent/JP2698039B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235287A (ja) * | 1990-02-13 | 1991-10-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH04267489A (ja) * | 1991-02-21 | 1992-09-24 | Mitsubishi Electric Corp | マイクロコンピュータ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157973A (en) * | 1996-10-24 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer having memory and processor formed on the same chip to increase the rate of information transfer |
| JP2007526574A (ja) * | 2004-03-03 | 2007-09-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 送信モジュール、受信モジュール、及びシステム |
| US7849390B2 (en) | 2004-03-03 | 2010-12-07 | Koninklijke Phillips Electronics N.V. | Data communication module providing fault tolerance and increased stability |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2698039B2 (ja) | 1998-01-19 |
| US5287527A (en) | 1994-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6362656B2 (en) | Integrated circuit memory devices having programmable output driver circuits therein | |
| US4685089A (en) | High speed, low-power nibble mode circuitry for dynamic memory | |
| US5311081A (en) | Data bus using open drain drivers and differential receivers together with distributed termination impedances | |
| JPH06267274A (ja) | 改良された出力ドライバを含むメモリ記憶装置及びデータ処理システム | |
| GB2325322A (en) | A high speed and low power signal line driver and semiconductor memory device using the same | |
| KR0155986B1 (ko) | 반도체 기억장치 | |
| KR950010141B1 (ko) | 반도체 집적회로장치 | |
| JP4313488B2 (ja) | 半導体装置 | |
| KR100247472B1 (ko) | 반도체기억장치및반도체집적회로장치 | |
| JPH05120209A (ja) | バスシステム | |
| US5933028A (en) | Data transmitter circuit and semiconductor device using the same | |
| JP3484066B2 (ja) | データ伝送システム | |
| US20030222679A1 (en) | Voltage conversion circuit and semiconductor device | |
| US6172527B1 (en) | Output circuit capable of reducing feedthrough current | |
| US6522172B2 (en) | High speed latch/register | |
| US6774677B2 (en) | Device for linking a processor to a memory element and memory element | |
| KR100345815B1 (ko) | 저소비 전류의 데이터 전송 회로 | |
| JPH0215956B2 (ja) | ||
| JPH05182454A (ja) | デュアルポートメモリ装置 | |
| JPH09139082A (ja) | 半導体記憶装置 | |
| JP2003167839A (ja) | 半導体メモリ装置 | |
| JPH02137189A (ja) | メモリ回路およびディジタル装置 | |
| JP2538628B2 (ja) | 半導体集積回路 | |
| JP3618495B2 (ja) | 半導体装置 | |
| JP2000357745A (ja) | 半導体集積回路装置 |