JP4313488B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などの大容量メモリとマイコンやＡＳＩＣ（特定用途向け集積回路）などのロジックＩＣを１チップ化した半導体装置に有効な技術に関する。
【０００２】
【従来の技術】
近年、半導体装置の高密度化や高集積化の要求から、複数の機能ブロックを単一のチップ内に集積した構成のシステムＬＳＩが進展してきている。特に最近では、ＤＲＡＭのような大容量メモリとロジックＩＣとを同一チップ内に混載してなる混載ＬＳＩが注目を集めている。
【０００３】
また、半導体装置の低消費電力化が進み、これに伴い低電圧電源でＬＳＩを動作させるようになっている。このため、低電圧電源で動作できないブロックは、レベルシフタを使用し、低電圧動作レベルの信号を高電圧動作レベルの信号にレベル変換して動作させている。
【０００４】
以下、従来のＤＲＡＭのシステム構成について説明する。
【０００５】
図６は、従来のＤＲＡＭのシステム構成図であり、半導体装置１０において、３は、ロジック部２から出力される低電圧動作レベルのＤＲＡＭ制御信号ＣＬを高電圧動作レベルに変換する入力用レベルシフタであり、入力用レベルシフタ３から出力される高電圧動作レベルのＤＲＡＭ制御信号ＣＨによりＤＲＡＭ６を制御する。
【０００６】
データ入力の場合、データは、外部入出力端子から低電圧動作レベルの信号ＤＩＯＬとしてデータ入出力バス１３を経て入出力用レベルシフタ１２へ入力され、高電圧動作レベルの信号ＤＩＯＨに変換されてデータ入出力バス１４を経てインターフェース回路１１に入力され、インターフェース回路１１からデータ信号ＤＩＨとしてデータ入力バス１５を経てＤＲＡＭ６へ入力される。
【０００７】
一方、データ出力の場合、データは、ＤＲＡＭ６からデータ信号ＤＯＨとしてデータ出力バス１６を経てインターフェース回路１１に出力され、インターフェース回路１１からデータ信号ＤＩＯＨとしてデータ入出力バス１４を経て入出力用レベルシフタ１２へ出力され、入出力用レベルシフタ１２で高電圧動作レベルの信号ＤＩＯＨから低電圧動作レベルの信号ＤＩＯＬに変換され、外部入出力端子に出力される。
【０００８】
図７は、入力用レベルシフタ３の構成図であり、低電圧動作レベルの信号ＤＲＡＭＩが低電圧動作部２０に入力されると、次段の高電圧動作部２１がＤＲＡＭＩの論理を変えずに高電圧動作レベルの信号ＤＲＡＭＯを出力する。
【０００９】
図８は、入出力用レベルシフタ１２の構成図であり、レベルシフタ制御信号ＬＳＣであるＷＲＥＮ、ＯＥＣＦによりデータ入力とデータ出力が切り換えられる。この場合、ＷＲＥＮが論理「Ｈ」レベルで、且つＯＥＣＦが論理「Ｌ」レベル時にデータ入力状態となり、一方、ＷＲＥＮが論理「Ｌ」レベルで、且つＯＥＣＦが論理「Ｈ」レベル時にデータ出力状態となる。
【００１０】
以上のようなＤＲＡＭ制御信号及びデータの流れに基づいてＤＲＡＭへの書き込み、及び読み出し動作が行われる。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の構成では、消費電力を削減するためにレベルシフタを使用する場合、入出力信号を低電圧動作レベルから高電圧動作レベルに変換する、あるいは高電圧動作レベルから低電圧動作レベルに変換する入出力用レベルシフタ１２が必要であり、入力あるいは出力を選択するためのレベルシフタ制御信号ＬＳＣも必要となり回路が複雑になる。
【００１２】
また、従来の構成では、データの入力及び出力は入出力信号であり、Ｉ／Ｏ分離で使用する場合、別途入出力信号を入力信号と出力信号に分ける必要があり、そのための回路が追加されることになる。
【００１３】
そこで、本発明の第１の目的は、入出力レベルシフタおよびレベルシフタ制御信号を不要として回路構成を簡略化すると共に、消費電力をさらに削減することにある。
【００１４】
また、本発明の第２の目的は、データの入出力仕様として、Ｉ／Ｏ分離とＩ／Ｏ共有の選択を容易に実現することにある。
【００１５】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置は、ＤＲＡＭとロジック部を１チップ内に集積化した半導体装置であって、前記ロジック部が前記ＤＲＡＭを制御するのに必要な信号を前記ロジック部に供給するための外部入力端子と、入力データを前記ロジック部に供給するための外部データ入力端子と、前記ＤＲＡＭからの出力データを外部に出力するための外部データ出力端子と、前記ロジック部から出力されたＤＲＡＭ制御信号および入力データの動作電圧レベルを変換し、前記ＤＲＡＭ制御信号を前記ＤＲＡＭに出力するレベルシフタと、前記レベルシフタから出力される入力データと前記ＤＲＡＭから出力された出力データを前記ＤＲＡＭから供給されるインターフェース制御信号で制御し、入力データを前記ＤＲＡＭに出力し、出力データを前記外部データ出力端子と前記ロジック部に出力するインターフェース回路とを備え、前記ロジック部は低電圧電源で動作することを特徴とする半導体装置。
【００１６】
この構成によれば、ＤＲＡＭ制御信号と入力データ信号の両方に対する入力用レベルシフタを設けることで、ロジック部は低電圧で動作させることができるので、消費電力を削減することができる。また、入出力レベルシフタ、および入力データあるいは出力データを選択するレベルシフタ制御信号が不要となるので、レベルシフタの制御を不要とし回路を簡素化することができる。
【００１７】
前記半導体装置において、前記インターフェース回路は、前記ロジック部のビット幅に応じて、隣合うデータ線に対してマスクオプションによりビット幅の変更を行うビット幅変更部を備えることが好ましい。
【００１８】
この構成によれば、インターフェース回路のビット幅変更部において、隣合うデータ線をマスクオプションにより接続することで、データ線を１／２の本数に削減でき、４本の隣合うデータ線をマスクオプションにより接続することでデータ線を１／４の本数に容易に削減することができる。また、インターフェース回路のビット幅変更部の構成を変更することにより、さらにデータ線の本数を削減でき、ロジック部のビット幅に合わせてＤＲＡＭアクセスのビット幅を容易に変更可能な半導体装置を実現することができる。
【００１９】
また、前記インターフェース回路は、前記ＤＲＡＭからの出力データ信号を低電圧動作レベルの信号に変換する低電圧動作部を備えることが好ましい。
【００２０】
この構成によれば、入力用レベルシフタに加えて、インターフェース回路にデータ出力低電圧動作部を設け、低電圧電源でトライステートインバータを動作させることにより、さらに消費電力を削減することができる。
【００２１】
また、前記インターフェース回路は、データの入力及び出力に対して、マスクオプションによりＩ／Ｏ分離およびＩ／Ｏ共有のいずれかを選択することが好ましい。
【００２２】
この構成によれば、データ線のＩ／Ｏ分離とＩ／Ｏ共有のＤＲＡＭを容易に実現することができ、データ線をＩ／Ｏ共有にした場合、Ｉ／Ｏ分離の場合に比べデータ線を１／２の本数にすることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を示すブロック図であり、図２は、図１に示す半導体装置におけるインターフェース回路の基本構成を示すブロック図である。
【００２５】
図１において、１は第１の実施形態に係る半導体装置であり、２はロジック部で、３は、外部入力端子および外部データ入力端子のそれぞれからロジック部２を介して入力される低電圧動作レベルのＤＲＡＭ制御信号および入力データを高電圧動作レベルの信号に変換する入力用レベルシフタであり、５は、ＤＲＡＭ６とのデータのやりとりを行い、外部データ出力端子にデータを出力するインターフェース回路である。
【００２６】
図２のインターフェース回路８において、５０、５１、５２、５３は、ＤＲＡＭ６からの読み出し動作時に、ＤＲＡＭ６からのデータをラッチするＤ型フリップ・フロップ（以下、ＤＦＦ）であり、５４、５５、５６、５７はそれぞれ、ＤＲＡＭ６からのインターフェース制御信号ＩＣの出力イネーブル信号ＯＥＤ、ＯＥＣ、ＯＥＢ、ＯＥＡにより制御されて、ＤＦＦ５０、５１、５２、５３からの出力信号を反転して出力するトライステートインバータであり、５８、５９、６０、６１は、ＤＲＡＭ６への書き込み動作時に、ＤＲＡＭ６からのインターフェース制御信号ＩＣのライトイネーブル信号ＮＷＲＥＮにより制御されて、ＤＲＡＭ６にデータを受け渡すＤＦＦであり、６６は、ロジック部のビット幅に応じてマスクオプションでビット幅を変更できるように構成されたビット幅変更部である。
【００２７】
次に、以上のように構成された半導体装置の動作について、図１および図２を用いて説明する。
【００２８】
図１において、低消費電力の半導体装置を実現するため、低電圧動作レベルの信号が外部入力端子および外部データ入力端子からロジック部２に入力され、ロジック部２は低電圧で動作させ、低電圧動作レベルのＤＲＡＭ制御信号ＣＬ（ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ等）を出力する。出力されたＤＲＡＭ制御信号ＣＬは入力用レベルシフタ３で低電圧動作レベルの信号から高電圧動作レベルの信号ＣＨにレベル変換されＤＲＡＭ６に入力される。
【００２９】
データも同様に、書き込み動作時は、低電圧動作レベルの信号で外部データ入力端子からロジック部２に入力され、ロジック部２から低電圧動作レベルのデータＤＩＬとして出力される。出力されたデータ信号ＤＩＬは入力用レベルシフタ３で低電圧動作レベルのデータ信号ＤＩＬから高電圧動作レベルのデータ信号ＤＩＨにレベル変換され、インターフェース回路５に入力される。
【００３０】
図２において、例えば、２５６ビット幅アクセスの場合を想定すると、書き込み動作時は、インターフェース回路５に入力されたデータＤＩＨは、データ線ＤＩＤＲＡＭ（８ｍ＋ｎ）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋１９２）（ｍ、ｎ＝０、１、２、３、４、５、６、７）にそれぞれ接続されたＤＦＦ６１、６０、５９、５８により、ＤＲＡＭ６を動作させる内部クロック（以下、ＣＬＫＣ）でラッチされ、ＤＲＡＭ６からのインターフェース制御信号ＩＣの／ライトイネーブル信号（以下、ＮＷＲＥＮ）でロード・ホールド制御されて、データ線ＤＩ（８ｍ＋ｎ）、ＤＩ（８ｍ＋ｎ＋１２８）、ＤＩ（８ｍ＋ｎ＋６４）、ＤＩ（８ｍ＋ｎ＋１９２）からＤＲＡＭ６に書き込みが行われる。
【００３１】
一方、読み出し動作時は、ＤＲＡＭ６からデータ線ＤＯ（８ｍ＋ｎ）、ＤＯ（８ｍ＋ｎ＋１２８）、ＤＯ（８ｍ＋ｎ＋６４）、ＤＯ（８ｍ＋ｎ＋１９２）にデータＤＯＨが読み出され、それぞれＤＦＦ５３、５２、５１、５０により、ＤＲＡＭ６からのインターフェース制御信号ＩＣの読み出しクロック（以下、ＲＤＣＬＫ）でラッチされ、トライステートインバータ５７、５６、５５、５４において、ＤＲＡＭ６からのインターフェース制御信号ＩＣの出力イネーブル信号（以下、ＯＥＡ、ＯＥＢ、ＯＥＣ、ＯＥＤ）で出力制御されて、データ線ＤＯＤＲＡＭ（８ｍ＋ｎ）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１９２）からデータ信号ＤＯＬとして読み出され、外部データ出力端子またはロジック部２に出力される。
【００３２】
上記のように、入力用レベルシフタ３を設けることで、ロジック部２は低電圧で動作させることができるので、装置全体としての消費電力を削減することができる。
【００３３】
ここで、例えば、１２８ビット幅アクセスが所望である場合、ビット幅変更部６６において、データ線ＤＩＤＲＡＭ（８ｍ＋ｎ）とＤＩＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋６４）とＤＩＤＲＡＭ（８ｍ＋ｎ＋１９２）、ＤＯＤＲＡＭ（８ｍ＋ｎ）とＤＯＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋６４）とＤＯＤＲＡＭ（８ｍ＋ｎ＋１９２）のように隣合うデータ線をマスクオプションにより接続することで容易にビット幅を変更することができる。
【００３４】
また、６４ビット幅アクセスが所望である場合は、ＤＩＤＲＡＭ（８ｍ＋ｎ）とＤＩＤＲＡＭ（８ｍ＋ｎ＋１２８）とＤＩＤＲＡＭ（８ｍ＋ｎ＋６４）とＤＩＤＩＤＲＡＭ（８ｍ＋ｎ＋１９２）、ＤＯＤＲＡＭ（８ｍ＋ｎ）とＤＯＤＲＡＭ（８ｍ＋ｎ＋１２８）とＤＯＤＲＡＭ（８ｍ＋ｎ＋６４）とＤＯＤＲＡＭ（８ｍ＋ｎ＋１９２）をマスクオプションにより接続することで容易にビット幅を変更することができる。
【００３５】
なお、本実施形態では、６４ビット幅、１２８ビット幅、２５６ビット幅アクセスの場合について例示したが、他のビット幅アクセスの場合でも、インターフェース回路５のビット幅変更部６６の構成を変更することにより容易に実現できることは勿論である。
【００３６】
従って、入力用レベルシフタ３を半導体装置１に備えることで、消費電力を削減できると共に、インターフェース回路５のビット幅変更部６６において、隣合うデータ線をマスクオプションで接続できるように構成することで、ロジック部２のビット幅に合わせてＤＲＡＭのアクセスビット幅を容易に変更可能な半導体装置を実現することができる。
【００３７】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置の構成を示すブロック図であり、図４は、図３に示すインターフェース回路の基本構成を示すブロック図である。
【００３８】
図３および図４において、それぞれ、図１および図２と同一構成である部分については同一符号を付し、ここでの詳しい説明は省略する。
【００３９】
図３において、７は第２の実施形態に係る半導体装置であり、８はＤＲＡＭ６とのデータのやりとりを行い、外部データ出力端子にデータを出力するインターフェース回路であり、９はインターフェース回路８の内部に設けられたデータ出力低電圧動作部である。
【００４０】
図４において、６２、６３、６４、６５は低電圧電源で動作するトライステートインバータである。
【００４１】
次に、以上のように構成された半導体装置７の動作について、図３および図４を用いて説明する。なお、ＤＲＡＭの制御信号の動作及び書き込み時の動作については第１の実施形態と同様であるので説明を省略する。
【００４２】
読み出し動作時は、ＤＲＡＭ６から図４のデータ線ＤＯ（８ｍ＋ｎ）、ＤＯ（８ｍ＋ｎ＋１２８）、ＤＯ（８ｍ＋ｎ＋６４）、ＤＯ（８ｍ＋ｎ＋１９２）へデータが読み出され、それぞれＤＦＦ５３、５２、５１、５０により、ＤＲＡＭ６からのインターフェース制御信号ＩＣのＲＤＣＬＫでラッチされ、そのデータ信号がトライステートインバータ６５、６４、６３、６２により、低電圧動作レベルのデータ信号にレベル変換される。
【００４３】
低電圧動作レベルに変換されたデータ信号は、ＤＲＡＭ６からのインターフェース制御信号であるＯＥＡ、ＯＥＢ、ＯＥＣ、ＯＥＤで出力制御されて、それぞれデータ線ＤＯＤＲＡＭ（８ｍ＋ｎ）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１９２）に読み出され、外部データ出力端子またはロジック部２に出力される。
【００４４】
上記のように、入力用レベルシフタ３を構成し、さらにインターフェース回路１１において、低電圧電源でトライステートインバータ６２、６３、６４、６５を動作させることにより、第１の実施形態よりもさらに消費電力を削減することができる。なお、ビット幅変更部６６におけるビット幅のマスクオプション方法については、第１の実施形態と同様である。
【００４５】
従って、入力用レベルシフタ３及びデータ出力低電圧動作部９をインターフェース回路８に組み込み半導体装置７を構成することで、第１の実施形態よりもさらに消費電力を削減でき、また、インターフェース回路８のビット幅変更部６６において、隣合うデータ線をマスクオプションで接続できるように構成することで、ロジック部２のビット幅に合わせてＤＲＡＭアクセスのビット幅を容易に変更可能な半導体装置を実現することができる。
【００４６】
（第３の実施形態）
図５は、本発明の第３の実施形態に係るインターフェース回路の基本構成を示すブロック図である。
【００４７】
図５において、図２と互いに同一構成である部分については同一符号を付し、ここでの詳しい説明は省略する。
【００４８】
図５において、６８はロジック部２のビット幅に応じてマスクオプションでビット幅を変更でき、データはＩ／Ｏ共有とＩ／Ｏ分離の選択ができるように構成されたビット幅変更部である。
【００４９】
このインターフェース回路の基本ブロックの動作について、図５を用いて説明する。なお、ＤＲＡＭ制御信号については、第１の実施形態と同様であるので説明を省略する。ここで、データはマスクオプションによりＩ／Ｏ共有である場合について説明し、Ｉ／Ｏ分離の場合のデータ線ＤＩＤＲＡＭ（８ｍ＋ｎ）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋１９２）がそれぞれ、データ線ＤＱＤＲＡＭ（８ｍ＋ｎ）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１９２）に対応するものとする。
【００５０】
書き込み動作時は、データがデータ線ＤＱＤＲＡＭ（８ｍ＋ｎ）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１９２）からＤＦＦ６１、６０、５９、５０に供給されＣＬＫＣでラッチされ、ＤＲＡＭ６からのインターフェース制御信号であるＮＷＲＥＮでロード・ホールド制御されて、データ線ＤＩ（８ｍ＋ｎ）、ＤＩ（８ｍ＋ｎ＋１２８）、ＤＩ（８ｍ＋ｎ＋６４）、ＤＩ（８ｍ＋ｎ＋１９２）からＤＲＡＭ６へデータが書き込まれる。
【００５１】
このとき、トライステートインバータ５７、５６、５５、５４は、ＤＲＡＭ６からのインターフェース制御信号であるＯＥＡ、ＯＥＢ、ＯＥＣ、ＯＥＤにより出力が切られ、データの衝突は起こらない。
【００５２】
一方、読み出し動作時は、ＤＲＡＭ６からデータ線ＤＯ（８ｍ＋ｎ）、ＤＯ（８ｍ＋ｎ＋１２８）、ＤＯ（８ｍ＋ｎ＋６４）、ＤＯ（８ｍ＋ｎ＋１９２）へデータが読み出され、ＤＦＦ５３、５２、５１、５０により、ＤＲＡＭ６からのインターフェース制御信号であるＲＤＣＬＫでラッチされ、トライステートインバータ５７、５６、５５、５４において、ＤＲＡＭ６からのインターフェース制御信号であるＯＥＡ、ＯＥＢ、ＯＥＣ、ＯＥＤで出力制御されて、データ線ＤＱＤＲＡＭ（８ｍ＋ｎ）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１９２）に読み出される。
【００５３】
このとき、ＤＦＦ６１、６０、５９、５８はインターフェース制御信号であるＮＷＲＥＮでホールド状態に制御されており、データの衝突は起こらない。
【００５４】
従って、マスクオプションによりデータ線をＩ／Ｏ共有にすることができ、Ｉ／Ｏ分離の場合に比べロジック部へのデータ線を半分の本数にすることができる。
【００５５】
ここで、例えば、１２８ビット幅アクセスが所望である場合、ビット幅変更部６８において、データ線ＤＱＤＲＡＭ（８ｍ＋ｎ）とＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）とＤＱＤＲＡＭ（８ｍ＋ｎ＋１９２）のように隣合うデータ線をマスクオプションにより接続することで容易にビット幅を変更することができる。また、６４ビット幅アクセスが所望である場合は、ＤＱＤＲＡＭ（８ｍ＋ｎ）と、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）と、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）と、ＤＱＤＩＤＲＡＭ（８ｍ＋ｎ＋１９２）とをマスクオプションにより接続することで容易にビット幅を変更することができる。
【００５６】
なお、本実施形態では、６４ビット幅、１２８ビット幅、２５６ビット幅アクセスの場合について例示したが、他のビット幅アクセスの場合でも、インターフェース回路のビット幅変更部の構成を変更することにより容易に実現できることは勿論である。
【００５７】
また、Ｉ／Ｏ分離の場合のデータ線ＤＯＤＲＡＭ（８ｍ＋ｎ）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１９２）をそれぞれ、データ線ＤＱＤＲＡＭ（８ｍ＋ｎ）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１９２）に対応させても同様であることは勿論である。
【００５８】
従って、マスクオプションにより、データ線のＩ／Ｏ分離、Ｉ／Ｏ共有が容易に変更でき、Ｉ／Ｏ共有にすることでロジック部へのデータ線の本数を削減することもできる。また、インターフェース回路にビット幅変更部を設け、隣合うデータ線をマスクオプションで接続できるように構成することで、ロジック部のビット幅に合わせてＤＲＡＭアクセスのビット幅を容易に変更可能な半導体装置を実現することができる。
【００５９】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、以下の効果を奏する。
【００６０】
（１）ＤＲＡＭ制御信号と入力データ信号の両方に対する入力用レベルシフタを設けることで、ロジック部は低電圧で動作させることができるので、消費電力を削減することができる。
【００６１】
（２）入出力レベルシフタ、および入力データあるいは出力データを選択するレベルシフタ制御信号が不要となるので、レベルシフタの制御を不要とし回路を簡素化することができる。
【００６２】
（３）インターフェース回路のビット幅変更部において、隣合うデータ線をマスクオプションにより接続することで、データ線を１／２の本数に削減でき、４本の隣合うデータ線をマスクオプションにより接続することでデータ線を１／４の本数に容易に削減することができる。
【００６３】
（４）インターフェース回路のビット幅変更部の構成を変更することにより、さらにデータ線の本数を削減でき、ロジック部のビット幅に合わせてＤＲＡＭアクセスのビット幅を容易に変更可能な半導体装置を実現することができる。
【００６４】
（５）入力用レベルシフタに加えて、インターフェース回路にデータ出力低電圧動作部を設け、低電圧電源でトライステートインバータを動作させることにより、上記（１）よりもさらに消費電力を削減することができる。
【００６５】
（６）インターフェース回路において、データ線のＩ／Ｏ分離とＩ／Ｏ共有のＤＲＡＭを容易に実現することができ、データ線をＩ／Ｏ共有にした場合、Ｉ／Ｏ分離の場合に比べデータ線を１／２の本数にすることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体装置の構成を示すブロック図
【図２】 図１に示す半導体装置におけるインターフェース回路の基本構成を示すブロック図
【図３】 本発明の第２の実施形態に係る半導体装置の構成を示すブロック図
【図４】 図３に示す半導体装置におけるインターフェース回路の基本構成を示すブロック図
【図５】 本発明の第３の実施形態におけるインターフェース回路の基本構成を示すブロック図
【図６】 従来の半導体装置の構成を示すブロック図
【図７】 入力用レベルシフタの構成を示すブロック図
【図８】 従来の半導体装置における入出力用レベルシフタの構成を示すブロック図
【符号の説明】
１、７ 半導体装置
２ ロジック部
３ 入力用レベルシフタ
５、８、１１ インターフェース回路
６ ＤＲＡＭ
９ データ出力低電圧動作部
２０ 入力用レベルシフタの低電圧動作部
２１ 入力用レベルシフタの高電圧動作部
２２ 入出力用レベルシフタの低電圧動作部
２３ 入出力用レベルシフタの高電圧動作部
６２、６３、６４、６５ 低電圧電源動作のトライステートインバータ
６６、６８ ビット幅変更部
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などの大容量メモリとマイコンやＡＳＩＣ（特定用途向け集積回路）などのロジックＩＣを１チップ化した半導体装置に有効な技術に関する。
【０００２】
【従来の技術】
近年、半導体装置の高密度化や高集積化の要求から、複数の機能ブロックを単一のチップ内に集積した構成のシステムＬＳＩが進展してきている。特に最近では、ＤＲＡＭのような大容量メモリとロジックＩＣとを同一チップ内に混載してなる混載ＬＳＩが注目を集めている。
【０００３】
また、半導体装置の低消費電力化が進み、これに伴い低電圧電源でＬＳＩを動作させるようになっている。このため、低電圧電源で動作できないブロックは、レベルシフタを使用し、低電圧動作レベルの信号を高電圧動作レベルの信号にレベル変換して動作させている。
【０００４】
以下、従来のＤＲＡＭのシステム構成について説明する。
【０００５】
図６は、従来のＤＲＡＭのシステム構成図であり、半導体装置１０において、３は、ロジック部２から出力される低電圧動作レベルのＤＲＡＭ制御信号ＣＬを高電圧動作レベルに変換する入力用レベルシフタであり、入力用レベルシフタ３から出力される高電圧動作レベルのＤＲＡＭ制御信号ＣＨによりＤＲＡＭ６を制御する。
【０００６】
データ入力の場合、データは、外部入出力端子から低電圧動作レベルの信号ＤＩＯＬとしてデータ入出力バス１３を経て入出力用レベルシフタ１２へ入力され、高電圧動作レベルの信号ＤＩＯＨに変換されてデータ入出力バス１４を経てインターフェース回路１１に入力され、インターフェース回路１１からデータ信号ＤＩＨとしてデータ入力バス１５を経てＤＲＡＭ６へ入力される。
【０００７】
一方、データ出力の場合、データは、ＤＲＡＭ６からデータ信号ＤＯＨとしてデータ出力バス１６を経てインターフェース回路１１に出力され、インターフェース回路１１からデータ信号ＤＩＯＨとしてデータ入出力バス１４を経て入出力用レベルシフタ１２へ出力され、入出力用レベルシフタ１２で高電圧動作レベルの信号ＤＩＯＨから低電圧動作レベルの信号ＤＩＯＬに変換され、外部入出力端子に出力される。
【０００８】
図７は、入力用レベルシフタ３の構成図であり、低電圧動作レベルの信号ＤＲＡＭＩが低電圧動作部２０に入力されると、次段の高電圧動作部２１がＤＲＡＭＩの論理を変えずに高電圧動作レベルの信号ＤＲＡＭＯを出力する。
【０００９】
図８は、入出力用レベルシフタ１２の構成図であり、レベルシフタ制御信号ＬＳＣであるＷＲＥＮ、ＯＥＣＦによりデータ入力とデータ出力が切り換えられる。この場合、ＷＲＥＮが論理「Ｈ」レベルで、且つＯＥＣＦが論理「Ｌ」レベル時にデータ入力状態となり、一方、ＷＲＥＮが論理「Ｌ」レベルで、且つＯＥＣＦが論理「Ｈ」レベル時にデータ出力状態となる。
【００１０】
以上のようなＤＲＡＭ制御信号及びデータの流れに基づいてＤＲＡＭへの書き込み、及び読み出し動作が行われる。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の構成では、消費電力を削減するためにレベルシフタを使用する場合、入出力信号を低電圧動作レベルから高電圧動作レベルに変換する、あるいは高電圧動作レベルから低電圧動作レベルに変換する入出力用レベルシフタ１２が必要であり、入力あるいは出力を選択するためのレベルシフタ制御信号ＬＳＣも必要となり回路が複雑になる。
【００１２】
また、従来の構成では、データの入力及び出力は入出力信号であり、Ｉ／Ｏ分離で使用する場合、別途入出力信号を入力信号と出力信号に分ける必要があり、そのための回路が追加されることになる。
【００１３】
そこで、本発明の第１の目的は、入出力レベルシフタおよびレベルシフタ制御信号を不要として回路構成を簡略化すると共に、消費電力をさらに削減することにある。
【００１４】
また、本発明の第２の目的は、データの入出力仕様として、Ｉ／Ｏ分離とＩ／Ｏ共有の選択を容易に実現することにある。
【００１５】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置は、ＤＲＡＭとロジック部を１チップ内に集積化した半導体装置であって、前記ロジック部が前記ＤＲＡＭを制御するのに必要な信号を前記ロジック部に供給するための外部入力端子と、入力データを前記ロジック部に供給するための外部データ入力端子と、前記ＤＲＡＭからの出力データを外部に出力するための外部データ出力端子と、前記ロジック部から出力されたＤＲＡＭ制御信号および入力データの動作電圧レベルを変換し、前記ＤＲＡＭ制御信号を前記ＤＲＡＭに出力するレベルシフタと、前記レベルシフタから出力される入力データと前記ＤＲＡＭから出力された出力データを前記ＤＲＡＭから供給されるインターフェース制御信号で制御し、入力データを前記ＤＲＡＭに出力し、出力データを前記外部データ出力端子と前記ロジック部に出力するインターフェース回路とを備え、前記ロジック部は低電圧電源で動作することを特徴とする半導体装置。
【００１６】
この構成によれば、ＤＲＡＭ制御信号と入力データ信号の両方に対する入力用レベルシフタを設けることで、ロジック部は低電圧で動作させることができるので、消費電力を削減することができる。また、入出力レベルシフタ、および入力データあるいは出力データを選択するレベルシフタ制御信号が不要となるので、レベルシフタの制御を不要とし回路を簡素化することができる。
【００１７】
前記半導体装置において、前記インターフェース回路は、前記ロジック部のビット幅に応じて、隣合うデータ線に対してマスクオプションによりビット幅の変更を行うビット幅変更部を備えることが好ましい。
【００１８】
この構成によれば、インターフェース回路のビット幅変更部において、隣合うデータ線をマスクオプションにより接続することで、データ線を１／２の本数に削減でき、４本の隣合うデータ線をマスクオプションにより接続することでデータ線を１／４の本数に容易に削減することができる。また、インターフェース回路のビット幅変更部の構成を変更することにより、さらにデータ線の本数を削減でき、ロジック部のビット幅に合わせてＤＲＡＭアクセスのビット幅を容易に変更可能な半導体装置を実現することができる。
【００１９】
また、前記インターフェース回路は、前記ＤＲＡＭからの出力データ信号を低電圧動作レベルの信号に変換する低電圧動作部を備えることが好ましい。
【００２０】
この構成によれば、入力用レベルシフタに加えて、インターフェース回路にデータ出力低電圧動作部を設け、低電圧電源でトライステートインバータを動作させることにより、さらに消費電力を削減することができる。
【００２１】
また、前記インターフェース回路は、データの入力及び出力に対して、マスクオプションによりＩ／Ｏ分離およびＩ／Ｏ共有のいずれかを選択することが好ましい。
【００２２】
この構成によれば、データ線のＩ／Ｏ分離とＩ／Ｏ共有のＤＲＡＭを容易に実現することができ、データ線をＩ／Ｏ共有にした場合、Ｉ／Ｏ分離の場合に比べデータ線を１／２の本数にすることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を示すブロック図であり、図２は、図１に示す半導体装置におけるインターフェース回路の基本構成を示すブロック図である。
【００２５】
図１において、１は第１の実施形態に係る半導体装置であり、２はロジック部で、３は、外部入力端子および外部データ入力端子のそれぞれからロジック部２を介して入力される低電圧動作レベルのＤＲＡＭ制御信号および入力データを高電圧動作レベルの信号に変換する入力用レベルシフタであり、５は、ＤＲＡＭ６とのデータのやりとりを行い、外部データ出力端子にデータを出力するインターフェース回路である。
【００２６】
図２のインターフェース回路８において、５０、５１、５２、５３は、ＤＲＡＭ６からの読み出し動作時に、ＤＲＡＭ６からのデータをラッチするＤ型フリップ・フロップ（以下、ＤＦＦ）であり、５４、５５、５６、５７はそれぞれ、ＤＲＡＭ６からのインターフェース制御信号ＩＣの出力イネーブル信号ＯＥＤ、ＯＥＣ、ＯＥＢ、ＯＥＡにより制御されて、ＤＦＦ５０、５１、５２、５３からの出力信号を反転して出力するトライステートインバータであり、５８、５９、６０、６１は、ＤＲＡＭ６への書き込み動作時に、ＤＲＡＭ６からのインターフェース制御信号ＩＣのライトイネーブル信号ＮＷＲＥＮにより制御されて、ＤＲＡＭ６にデータを受け渡すＤＦＦであり、６６は、ロジック部のビット幅に応じてマスクオプションでビット幅を変更できるように構成されたビット幅変更部である。
【００２７】
次に、以上のように構成された半導体装置の動作について、図１および図２を用いて説明する。
【００２８】
図１において、低消費電力の半導体装置を実現するため、低電圧動作レベルの信号が外部入力端子および外部データ入力端子からロジック部２に入力され、ロジック部２は低電圧で動作させ、低電圧動作レベルのＤＲＡＭ制御信号ＣＬ（ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ等）を出力する。出力されたＤＲＡＭ制御信号ＣＬは入力用レベルシフタ３で低電圧動作レベルの信号から高電圧動作レベルの信号ＣＨにレベル変換されＤＲＡＭ６に入力される。
【００２９】
データも同様に、書き込み動作時は、低電圧動作レベルの信号で外部データ入力端子からロジック部２に入力され、ロジック部２から低電圧動作レベルのデータＤＩＬとして出力される。出力されたデータ信号ＤＩＬは入力用レベルシフタ３で低電圧動作レベルのデータ信号ＤＩＬから高電圧動作レベルのデータ信号ＤＩＨにレベル変換され、インターフェース回路５に入力される。
【００３０】
図２において、例えば、２５６ビット幅アクセスの場合を想定すると、書き込み動作時は、インターフェース回路５に入力されたデータＤＩＨは、データ線ＤＩＤＲＡＭ（８ｍ＋ｎ）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋１９２）（ｍ、ｎ＝０、１、２、３、４、５、６、７）にそれぞれ接続されたＤＦＦ６１、６０、５９、５８により、ＤＲＡＭ６を動作させる内部クロック（以下、ＣＬＫＣ）でラッチされ、ＤＲＡＭ６からのインターフェース制御信号ＩＣの／ライトイネーブル信号（以下、ＮＷＲＥＮ）でロード・ホールド制御されて、データ線ＤＩ（８ｍ＋ｎ）、ＤＩ（８ｍ＋ｎ＋１２８）、ＤＩ（８ｍ＋ｎ＋６４）、ＤＩ（８ｍ＋ｎ＋１９２）からＤＲＡＭ６に書き込みが行われる。
【００３１】
一方、読み出し動作時は、ＤＲＡＭ６からデータ線ＤＯ（８ｍ＋ｎ）、ＤＯ（８ｍ＋ｎ＋１２８）、ＤＯ（８ｍ＋ｎ＋６４）、ＤＯ（８ｍ＋ｎ＋１９２）にデータＤＯＨが読み出され、それぞれＤＦＦ５３、５２、５１、５０により、ＤＲＡＭ６からのインターフェース制御信号ＩＣの読み出しクロック（以下、ＲＤＣＬＫ）でラッチされ、トライステートインバータ５７、５６、５５、５４において、ＤＲＡＭ６からのインターフェース制御信号ＩＣの出力イネーブル信号（以下、ＯＥＡ、ＯＥＢ、ＯＥＣ、ＯＥＤ）で出力制御されて、データ線ＤＯＤＲＡＭ（８ｍ＋ｎ）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１９２）からデータ信号ＤＯＬとして読み出され、外部データ出力端子またはロジック部２に出力される。
【００３２】
上記のように、入力用レベルシフタ３を設けることで、ロジック部２は低電圧で動作させることができるので、装置全体としての消費電力を削減することができる。
【００３３】
ここで、例えば、１２８ビット幅アクセスが所望である場合、ビット幅変更部６６において、データ線ＤＩＤＲＡＭ（８ｍ＋ｎ）とＤＩＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋６４）とＤＩＤＲＡＭ（８ｍ＋ｎ＋１９２）、ＤＯＤＲＡＭ（８ｍ＋ｎ）とＤＯＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋６４）とＤＯＤＲＡＭ（８ｍ＋ｎ＋１９２）のように隣合うデータ線をマスクオプションにより接続することで容易にビット幅を変更することができる。
【００３４】
また、６４ビット幅アクセスが所望である場合は、ＤＩＤＲＡＭ（８ｍ＋ｎ）とＤＩＤＲＡＭ（８ｍ＋ｎ＋１２８）とＤＩＤＲＡＭ（８ｍ＋ｎ＋６４）とＤＩＤＩＤＲＡＭ（８ｍ＋ｎ＋１９２）、ＤＯＤＲＡＭ（８ｍ＋ｎ）とＤＯＤＲＡＭ（８ｍ＋ｎ＋１２８）とＤＯＤＲＡＭ（８ｍ＋ｎ＋６４）とＤＯＤＲＡＭ（８ｍ＋ｎ＋１９２）をマスクオプションにより接続することで容易にビット幅を変更することができる。
【００３５】
なお、本実施形態では、６４ビット幅、１２８ビット幅、２５６ビット幅アクセスの場合について例示したが、他のビット幅アクセスの場合でも、インターフェース回路５のビット幅変更部６６の構成を変更することにより容易に実現できることは勿論である。
【００３６】
従って、入力用レベルシフタ３を半導体装置１に備えることで、消費電力を削減できると共に、インターフェース回路５のビット幅変更部６６において、隣合うデータ線をマスクオプションで接続できるように構成することで、ロジック部２のビット幅に合わせてＤＲＡＭのアクセスビット幅を容易に変更可能な半導体装置を実現することができる。
【００３７】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置の構成を示すブロック図であり、図４は、図３に示すインターフェース回路の基本構成を示すブロック図である。
【００３８】
図３および図４において、それぞれ、図１および図２と同一構成である部分については同一符号を付し、ここでの詳しい説明は省略する。
【００３９】
図３において、７は第２の実施形態に係る半導体装置であり、８はＤＲＡＭ６とのデータのやりとりを行い、外部データ出力端子にデータを出力するインターフェース回路であり、９はインターフェース回路８の内部に設けられたデータ出力低電圧動作部である。
【００４０】
図４において、６２、６３、６４、６５は低電圧電源で動作するトライステートインバータである。
【００４１】
次に、以上のように構成された半導体装置７の動作について、図３および図４を用いて説明する。なお、ＤＲＡＭの制御信号の動作及び書き込み時の動作については第１の実施形態と同様であるので説明を省略する。
【００４２】
読み出し動作時は、ＤＲＡＭ６から図４のデータ線ＤＯ（８ｍ＋ｎ）、ＤＯ（８ｍ＋ｎ＋１２８）、ＤＯ（８ｍ＋ｎ＋６４）、ＤＯ（８ｍ＋ｎ＋１９２）へデータが読み出され、それぞれＤＦＦ５３、５２、５１、５０により、ＤＲＡＭ６からのインターフェース制御信号ＩＣのＲＤＣＬＫでラッチされ、そのデータ信号がトライステートインバータ６５、６４、６３、６２により、低電圧動作レベルのデータ信号にレベル変換される。
【００４３】
低電圧動作レベルに変換されたデータ信号は、ＤＲＡＭ６からのインターフェース制御信号であるＯＥＡ、ＯＥＢ、ＯＥＣ、ＯＥＤで出力制御されて、それぞれデータ線ＤＯＤＲＡＭ（８ｍ＋ｎ）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１９２）に読み出され、外部データ出力端子またはロジック部２に出力される。
【００４４】
上記のように、入力用レベルシフタ３を構成し、さらにインターフェース回路１１において、低電圧電源でトライステートインバータ６２、６３、６４、６５を動作させることにより、第１の実施形態よりもさらに消費電力を削減することができる。なお、ビット幅変更部６６におけるビット幅のマスクオプション方法については、第１の実施形態と同様である。
【００４５】
従って、入力用レベルシフタ３及びデータ出力低電圧動作部９をインターフェース回路８に組み込み半導体装置７を構成することで、第１の実施形態よりもさらに消費電力を削減でき、また、インターフェース回路８のビット幅変更部６６において、隣合うデータ線をマスクオプションで接続できるように構成することで、ロジック部２のビット幅に合わせてＤＲＡＭアクセスのビット幅を容易に変更可能な半導体装置を実現することができる。
【００４６】
（第３の実施形態）
図５は、本発明の第３の実施形態に係るインターフェース回路の基本構成を示すブロック図である。
【００４７】
図５において、図２と互いに同一構成である部分については同一符号を付し、ここでの詳しい説明は省略する。
【００４８】
図５において、６８はロジック部２のビット幅に応じてマスクオプションでビット幅を変更でき、データはＩ／Ｏ共有とＩ／Ｏ分離の選択ができるように構成されたビット幅変更部である。
【００４９】
このインターフェース回路の基本ブロックの動作について、図５を用いて説明する。なお、ＤＲＡＭ制御信号については、第１の実施形態と同様であるので説明を省略する。ここで、データはマスクオプションによりＩ／Ｏ共有である場合について説明し、Ｉ／Ｏ分離の場合のデータ線ＤＩＤＲＡＭ（８ｍ＋ｎ）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＩＤＲＡＭ（８ｍ＋ｎ＋１９２）がそれぞれ、データ線ＤＱＤＲＡＭ（８ｍ＋ｎ）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１９２）に対応するものとする。
【００５０】
書き込み動作時は、データがデータ線ＤＱＤＲＡＭ（８ｍ＋ｎ）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１９２）からＤＦＦ６１、６０、５９、５０に供給されＣＬＫＣでラッチされ、ＤＲＡＭ６からのインターフェース制御信号であるＮＷＲＥＮでロード・ホールド制御されて、データ線ＤＩ（８ｍ＋ｎ）、ＤＩ（８ｍ＋ｎ＋１２８）、ＤＩ（８ｍ＋ｎ＋６４）、ＤＩ（８ｍ＋ｎ＋１９２）からＤＲＡＭ６へデータが書き込まれる。
【００５１】
このとき、トライステートインバータ５７、５６、５５、５４は、ＤＲＡＭ６からのインターフェース制御信号であるＯＥＡ、ＯＥＢ、ＯＥＣ、ＯＥＤにより出力が切られ、データの衝突は起こらない。
【００５２】
一方、読み出し動作時は、ＤＲＡＭ６からデータ線ＤＯ（８ｍ＋ｎ）、ＤＯ（８ｍ＋ｎ＋１２８）、ＤＯ（８ｍ＋ｎ＋６４）、ＤＯ（８ｍ＋ｎ＋１９２）へデータが読み出され、ＤＦＦ５３、５２、５１、５０により、ＤＲＡＭ６からのインターフェース制御信号であるＲＤＣＬＫでラッチされ、トライステートインバータ５７、５６、５５、５４において、ＤＲＡＭ６からのインターフェース制御信号であるＯＥＡ、ＯＥＢ、ＯＥＣ、ＯＥＤで出力制御されて、データ線ＤＱＤＲＡＭ（８ｍ＋ｎ）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１９２）に読み出される。
【００５３】
このとき、ＤＦＦ６１、６０、５９、５８はインターフェース制御信号であるＮＷＲＥＮでホールド状態に制御されており、データの衝突は起こらない。
【００５４】
従って、マスクオプションによりデータ線をＩ／Ｏ共有にすることができ、Ｉ／Ｏ分離の場合に比べロジック部へのデータ線を半分の本数にすることができる。
【００５５】
ここで、例えば、１２８ビット幅アクセスが所望である場合、ビット幅変更部６８において、データ線ＤＱＤＲＡＭ（８ｍ＋ｎ）とＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）とＤＱＤＲＡＭ（８ｍ＋ｎ＋１９２）のように隣合うデータ線をマスクオプションにより接続することで容易にビット幅を変更することができる。また、６４ビット幅アクセスが所望である場合は、ＤＱＤＲＡＭ（８ｍ＋ｎ）と、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）と、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）と、ＤＱＤＩＤＲＡＭ（８ｍ＋ｎ＋１９２）とをマスクオプションにより接続することで容易にビット幅を変更することができる。
【００５６】
なお、本実施形態では、６４ビット幅、１２８ビット幅、２５６ビット幅アクセスの場合について例示したが、他のビット幅アクセスの場合でも、インターフェース回路のビット幅変更部の構成を変更することにより容易に実現できることは勿論である。
【００５７】
また、Ｉ／Ｏ分離の場合のデータ線ＤＯＤＲＡＭ（８ｍ＋ｎ）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＯＤＲＡＭ（８ｍ＋ｎ＋１９２）をそれぞれ、データ線ＤＱＤＲＡＭ（８ｍ＋ｎ）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１２８）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋６４）、ＤＱＤＲＡＭ（８ｍ＋ｎ＋１９２）に対応させても同様であることは勿論である。
【００５８】
従って、マスクオプションにより、データ線のＩ／Ｏ分離、Ｉ／Ｏ共有が容易に変更でき、Ｉ／Ｏ共有にすることでロジック部へのデータ線の本数を削減することもできる。また、インターフェース回路にビット幅変更部を設け、隣合うデータ線をマスクオプションで接続できるように構成することで、ロジック部のビット幅に合わせてＤＲＡＭアクセスのビット幅を容易に変更可能な半導体装置を実現することができる。
【００５９】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、以下の効果を奏する。
【００６０】
（１）ＤＲＡＭ制御信号と入力データ信号の両方に対する入力用レベルシフタを設けることで、ロジック部は低電圧で動作させることができるので、消費電力を削減することができる。
【００６１】
（２）入出力レベルシフタ、および入力データあるいは出力データを選択するレベルシフタ制御信号が不要となるので、レベルシフタの制御を不要とし回路を簡素化することができる。
【００６２】
（３）インターフェース回路のビット幅変更部において、隣合うデータ線をマスクオプションにより接続することで、データ線を１／２の本数に削減でき、４本の隣合うデータ線をマスクオプションにより接続することでデータ線を１／４の本数に容易に削減することができる。
【００６３】
（４）インターフェース回路のビット幅変更部の構成を変更することにより、さらにデータ線の本数を削減でき、ロジック部のビット幅に合わせてＤＲＡＭアクセスのビット幅を容易に変更可能な半導体装置を実現することができる。
【００６４】
（５）入力用レベルシフタに加えて、インターフェース回路にデータ出力低電圧動作部を設け、低電圧電源でトライステートインバータを動作させることにより、上記（１）よりもさらに消費電力を削減することができる。
【００６５】
（６）インターフェース回路において、データ線のＩ／Ｏ分離とＩ／Ｏ共有のＤＲＡＭを容易に実現することができ、データ線をＩ／Ｏ共有にした場合、Ｉ／Ｏ分離の場合に比べデータ線を１／２の本数にすることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体装置の構成を示すブロック図
【図２】 図１に示す半導体装置におけるインターフェース回路の基本構成を示すブロック図
【図３】 本発明の第２の実施形態に係る半導体装置の構成を示すブロック図
【図４】 図３に示す半導体装置におけるインターフェース回路の基本構成を示すブロック図
【図５】 本発明の第３の実施形態におけるインターフェース回路の基本構成を示すブロック図
【図６】 従来の半導体装置の構成を示すブロック図
【図７】 入力用レベルシフタの構成を示すブロック図
【図８】 従来の半導体装置における入出力用レベルシフタの構成を示すブロック図
【符号の説明】
１、７ 半導体装置
２ ロジック部
３ 入力用レベルシフタ
５、８、１１ インターフェース回路
６ ＤＲＡＭ
９ データ出力低電圧動作部
２０ 入力用レベルシフタの低電圧動作部
２１ 入力用レベルシフタの高電圧動作部
２２ 入出力用レベルシフタの低電圧動作部
２３ 入出力用レベルシフタの高電圧動作部
６２、６３、６４、６５ 低電圧電源動作のトライステートインバータ
６６、６８ ビット幅変更部
Claims (4)
- ＤＲＡＭとロジック部を１チップ内に集積化した半導体装置において、
前記ロジック部が前記ＤＲＡＭを制御するのに必要な信号を前記ロジック部に供給するための外部入力端子と、
入力データを前記ロジック部に供給するための外部データ入力端子と、
前記ＤＲＡＭからの出力データを外部に出力するための外部データ出力端子と、
前記ロジック部から出力されたＤＲＡＭ制御信号および入力データの動作電圧レベルを変換し、前記ＤＲＡＭ制御信号を前記ＤＲＡＭに出力するレベルシフタと、
前記レベルシフタから出力される入力データと前記ＤＲＡＭから出力された出力データを前記ＤＲＡＭから供給されるインターフェース制御信号で制御し、入力データを前記ＤＲＡＭに出力し、出力データを前記外部データ出力端子と前記ロジック部に出力するインターフェース回路とを備え、
前記ロジック部は低電圧電源で動作することを特徴とする半導体装置。 - 前記インターフェース回路は、前記ロジック部のビット幅に応じて、隣合うデータ線に対してマスクオプションによりビット幅の変更を行うビット幅変更部を備えた請求項１記載の半導体装置。
- 前記インターフェース回路は、前記ＤＲＡＭからの出力データ信号を低電圧動作レベルの信号に変換する低電圧動作部を備えた請求項１または２記載の半導体装置。
- 前記インターフェース回路は、データの入力及び出力に対して、マスクオプションによりＩ／Ｏ分離およびＩ／Ｏ共有のいずれかを選択する請求項１から３のいずれか一項記載の半導体装置。
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