JP3138045B2

JP3138045B2 - 半導体集積回路

Info

Publication number: JP3138045B2
Application number: JP04021984A
Authority: JP
Inventors: 敏郎高橋; 一夫小出
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-10
Filing date: 1992-01-10
Publication date: 2001-02-26
Anticipated expiration: 2016-02-26
Also published as: JPH05191220A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フリップフロップ回路
のような順序回路（データの記憶機能があって現時点の
入力と記憶データによって論理出力が決まる回路）を含
む半導体集積回路、さらには情報の伝達経路に配置され
たフリップフロップ回路に対するクロック同期動作によ
ってその論理動作タイミングが制御される半導体集積回
路に関し、例えばマイクロコンピュータに適用して有効
な技術に関する。

【０００２】

【従来の技術】マイクロコンピュータなどの論理ＬＳＩ
において、その実行部に含まれる算術論理演算回路、マ
ルチプレクサ、シフタ、デコーダ、及びセレクタなどの
論理回路間の情報伝達経路にレジスタを配置し、各レジ
スタをクロック信号で同期動作させることにより容易に
誤動作を防止してデータ処理を行うようにすることがで
きる。レジスターはフリップフロップ回路のような同期
型順序回路によって構成される。このような論理ＬＳＩ
の性能は、情報の伝達経路に配置されたレジスタの同期
動作を規定するためのクロック信号周波数によって決定
される。すなわち、クロック信号の変化に同期して一の
レジスタからデータが出力されると、そのデータに対し
て論理演算などが行われる。この演算結果が次段レジス
タに到達するタイミングに併せて、当該次段レジスタが
クロック信号の変化に同期してデータを入力できるよう
に、当該クロック信号周波数が決定される。このような
マイクロコンピュータについて記載された文献の例とし
ては日経マグロウヒル社発行の「日経エレクトロニクス
（１９８７年７月１３日号）」第１２４頁から第１３８
頁がある。

【０００３】しかしながら、従来この種の論理ＬＳＩに
おいてレジスタにクロック信号の変化が与えられてから
その保持データが出力されるまでの動作遅延時間は、ナ
ンドゲートやノアゲートなどの一般ゲート若しくは組合
せ回路（ここに組合せ回路とは、入力が決まると出力が
一義的に決まる論理回路をいう）に比べて数倍大きくな
る。なぜならば、フリップフロップ回路のような順序回
路は、そのデータ入力端子とそのデータ出力端子との間
にデータをラッチするためのデータ系論理ゲートや上記
データ系論理ゲートをクロック信号に同期して動作させ
るためのクロック系論理ゲートなどを含み、データ入力
端子からデータ出力端子までの間に存在するゲート直列
段数が多くなるからである。このように従来のクロック
同期型フリップフロップ回路ではクロック信号のレベル
変化からデータ出力が確定するまでに比較的大きな遅延
を生ずるため、クロック信号に対するデータのセットア
ップ時間やホール時間を所要時間確保するためには必然
的にクロック信号周期が長くなる。これにより、斯るフ
リップフロップ回路の動作を規定するクロック信号サイ
クルによって動作速度が決定されるような論理ＬＳＩに
おいてはその高速化に限界を生じてしまう。例えばその
ようなフリップフロップ回路がクリティカルパスに存在
している場合、当該フリップフロップ回路の動作遅延時
間が論理ＬＳＩの高速化を阻むこととなる。

【０００４】そこで本発明者は、情報の伝達経路に配置
されたフリップフロップ回路に対するクロック同期動作
によってその論理動作タイミングが制御される半導体集
積回路装置に関する先の出願（特願平２−２４２２５７
号及び特願平３−２４８２７８号）において、前記フリ
ップフロップ回路として、そのデータ入力端子と出力端
子との間に記憶回路とバイパス回路を並列接続し、記憶
回路のデータ書き込み動作時にはバイパス回路の出力を
出力端子に伝達し、記憶回路のデータ保持状態では記憶
回路の出力を前記出力端子に伝達する構成を採用したも
のを提案した。これによれば、バイパス回路は、内蔵ゲ
ートの直列接続段数が記憶回路よりも少なく、入力端子
から出力端子までの情報伝達遅延が記憶回路よりも小さ
くされているから、記憶回路からの出力が確定する以前
にバイパス回路は上記入力データに対応する情報を高速
に出力することができる。したがって、クロック信号に
同期して入力データがフリップフロップの入力端子に入
力されてから該入力データに応ずるデータがフリップフ
ロップの出力端子に出力されるまでのタイミングが早め
られ、フリップフロップ回路の動作を規定するためのク
ロック信号サイクルによってその性能が決定されるよう
なマイクロコンピュータなどの動作を高速化できるよう
になる。

【０００５】また、半導体集積回路（以下、ＬＳＩと称
する）においては、その量産性と信頼性を高めるために
テストパターンによる故障検出率を１００％近くにする
必要がある。論理回路を含む半導体集積回路に対して
は、種々の回路素子が所望の機能及び性能を有するか否
かを、テストパターンの入力信号を外部から加えて判定
しており、これを一般に診断と呼んでいる。ここで入力
テストパターンは内部の素子を漏れなく診断できるもの
が必要であり、総素子数の中で診断可能な素子の比率を
診断率と定義する。したがって、この入力テストパター
ンを作る場合に実用上十分な診断率を、できるだけ少な
いステップ数で達成することが必要である。このとき、
数千ないし数万ゲート以上の高集積化された半導体集積
回路に対しては、テストパターンだけで検出率を上げる
のは不可能に近く、何らかの診断用回路をＬＳＩに設け
る必要がある。そこで、通常は診断用の回路を論理設計
時に加えることが行われている。

【０００６】本発明者は更に、そのような診断用回路と
して例えば特開昭６１−６２８７８号に記載されたもの
を、上記バイパス回路付きのフリップフロップ回路に適
用することを検討した。特開昭６１−６２８７８号に記
載されフリップフロップ回路は、マスター・スレーブ型
に構成され、従来のフリップフロップを構成するＭＦ部
と診断用ラッチ回路を構成するＳＦ部から成る。通常モ
ードではＳＦ部のラッチ回路はデータスルー状態に制御
され、フリップフロップ回路全体としては、ＳＦ部のゲ
ート一段分のデータ遅延を除いて、何らＭＦ部の動作と
変わりない。診断モードでは前記ＭＦ部とＳＦ部がマス
ター・スレーブ動作される。これにより、診断モードに
おいて組合わせ回路の出力を受信側フリップフロップ回
路にセットするとき、次段の組合わせ回路の入力が動か
ないので、組合せ回路の前後に配置されているフリップ
フロップ回路を相互に同一クロック信号を用いて同相転
送制御することができ、さらに、ゲートアレイＬＳＩに
対するユーザの論理設計におけるフィードバック回路の
禁止といった制約を解消する。

【０００７】

【発明が解決しようとする課題】しかしながら上記検討
結果によれば、上記バイパス回路付きのフリップフロッ
プ回路にそのような診断機能を付加する場合には、診断
動作時におけるフリップフロップ回路のマスター・スレ
ーブ動作をバイパス回路の出力が妨げないように制御
し、更にその制御のために多数の制御信号を外部から入
力しなくても済むようにして診断の複雑化を招かないよ
うな考慮が更に必要なことを見い出した。

【０００８】本発明の目的は、診断機能を有し、診断時
にマスター・スレーブ動作されるクロック同期型順序回
路の通常動作時における動作遅延を少なくして半導体集
積回路の論理動作を高速化しようとするものである。更
に、上記クロック同期型順序回路の診断動作時における
同相転送を保証することができるようにする。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、図１を参照すれば、クロック信
号に同期動作可能な順序回路を含む半導体集積回路にお
いて、前記順序回路（ＦＦ）は、入力データを書き込ん
で出力する書き込み状態並びに書き込まれたデータを保
持して出力する保持状態が制御される第一記憶回路（Ｍ
Ｆ）、前記書き込み状態と保持状態が制御される第二記
憶回路（ＳＦ）、及びバイパス回路（ＢＰ）を有する。
前記第一記憶回路（ＭＦ）は、主データ入力端子（２
０）から供給されるデータに対する前記書き込み状態と
保持状態が第一及び第二制御信号（ＣＫ、ＭＣ１）に基
づいて制御される。前記第二記憶回路（ＳＦ）は、第一
記憶回路（ＭＦ）の出力データに対する前記書き込み状
態と保持状態が第三制御信号（Ｃ２）に基づいて制御さ
れる。前記バイパス回路（ＢＰ）は、主データ入力端子
（２０）とデータ出力端子（２１）とに接続され、前記
主データ入力端子（２０）から前記双方の記憶回路（Ｍ
Ｆ，ＳＦ）を経てデータ出力端子（２１）に至るまでの
データ伝達時間よりも短い伝達時間、換言すれば前記主
データ入力端子（２０）から前記双方の記憶回路（Ｍ
Ｆ，ＳＦ）を経てデータ出力端子（２１）に至るまでの
直列ゲート段数よりも少ない数の直列ゲート段数、を有
する。このバイパス回路（ＢＰ）は、前記第一記憶回路
（ＭＦ）及び第二記憶回路（ＳＦ）をマスター・スレー
ブ動作させるときの前記第二及び第三制御信号（ＭＣ
１、Ｃ２）の状態に呼応して出力動作が抑制され、前記
第二記憶回路（ＳＦ）に常時書き込み状態を指示すると
きの前記第三制御信号（Ｃ２）の状態と前記第一記憶回
路（ＭＦ）に主データ入力端子（２０）からのデータ書
き込み状態を制御するときの第一及び第二制御信号（Ｃ
Ｋ、ＭＣ１）の状態に呼応して前記データ出力端子（２
１）への出力動作が可能にされる。

【００１２】スキャンバスから診断用データのスキャン
・インを可能にするには、前記第一記憶回路（ＭＦ）は
更に、診断用データ入力端子（２５）からの診断用デー
タ（ＳｉＤ）に対する前記書き込み状態と保持状態を第
四制御信号（ＳＷｉ）に基づいて制御可能にされるとよ
い。

【００１３】スキャンバスへの診断用データのスキャン
・アウトを可能にするには、前記第二記憶回路（ＳＦ）
の出力に接続する診断用データ出力端子（２３）を更に
設ける。

【００１４】前記バイパス回路（ＢＰ）は、記憶回路
（ＭＦ，ＳＦ）を通さずに、それに書き込まれるべき情
報を迂回して出力端子（２１）に伝達する。このとき記
憶回路（ＭＦ）の書き込み確定前の保持情報とバイパス
回路（ＢＰ）の出力情報との競合を防止するには、前記
第二記憶回路（ＳＦ）の出力と前記データ出力端子（２
１）との間に、前記バイパス回路（ＢＰ）の出力可能な
状態に呼応してカット・オフ制御される出力ゲート回路
（Ｇ１）を設ける。

【００１５】クロック同期型順序回路の適用態様の如何
に拘らず動作の安定化若しくは動作仕様の統一化を図る
には、順序回路のセットアップ時間及びホールド時間を
データ出力端子に結合される容量性負荷の大小に大きく
依存させないように、データ出力端子（２１）に結合さ
れるべき負荷を駆動するためのドライバー回路を前記バ
イパス回路（ＢＰ）に設ける。

【００１６】第一記憶回路（ＭＦ）にリセット機能があ
る場合、そのリセット指示を優先させるためにバイパス
回路（ＢＰ）にもリセット機能を設ける。即ち、バイパ
ス回路（ＢＰ）には、前記データ出力端子（２１）に出
力されるべきデータを第五制御信号（例えば図５のＲ）
に応答して所定に論理値に強制する手段（例えば図５の
ＭＮ３、ＭＰ３）を設ける。前記第一記憶回路（ＭＦ）
は、これが保持するデータを前記第五制御信号に応答し
て所定の論理値に強制する手段（例えば図５のＮＲ１）
を有する。

【００１７】

【作用】上記した手段によれば、通常動作モードでは、
第一記憶回路（ＭＦ）は第一制御信号（ＣＫ）のクロッ
ク変化に基づいて書き込み状態と保持状態を採り得るよ
うに制御され、第二記憶回路（ＳＦ）はデータスルー状
態に制御される。このときバイパス回路（ＢＰ）は第一
記憶回路（ＭＦ）に対する書き込み制御に呼応して、主
データ入力端子（２０）からのデータを出力端子（２
１）に向けて出力可能にされる。バイパス回路（ＢＰ）
は、記憶動作を伴わず、内蔵ゲートの直列接続段数が記
憶回路（ＭＦ）よりも少なく、主データ入力端子（２
０）からデータ出力端子（２１）までの情報伝達遅延が
記憶回路よりも小さくされているから、記憶回路（Ｓ
Ｆ）の出力が確定する以前にバイパス回路（ＢＰ）は上
記入力データに対応する情報を高速に出力する。このよ
うに、順序回路の入力端子（２０）に入力されたデータ
がクロック信号の変化に同期して出力端子（２１）に出
力されるまでのタイミングが早められる。このことは、
クロック同期型順序回路の動作遅延を少なくすることに
なる。したがって当該順序回路の動作を規定するための
クロック信号周波数によって、その性能が決定されるよ
うなマイクロコンピュータなどの半導体集積回路におい
て、上記クロック信号周波数を上げることができるの
で、当該半導体集積回路の論理動作を高速化することが
できる。

【００１８】診断モードでは、前記第一及び第二記憶回
路（ＭＦ，ＳＦ）はマスター・スレーブ動作され、それ
を制御する信号（ＭＣ１、Ｃ２）の状態に呼応してバイ
パス回路（ＢＰ）はその出力動作が抑制される。これに
より、診断モードにおいて組合わせ回路の出力を受信側
の順序回路にセットするとき、次段の組合わせ回路の入
力が動かないので、診断時の制御クロック若しくは同期
クロックの信号周波数が通常動作時より低くても、ま
た、当該信号波形が鈍っていても、組合せ回路の前後に
配置されている順序回路を相互に同一クロック信号を用
いて同相転送制御することができ、さらに、ゲートアレ
イＬＳＩに対するユーザの論理設計におけるフィードバ
ック回路の禁止といった制約を解消する。更にこのと
き、第一制御信号（ＣＫ）はクロック信号である必然性
はなく、論理信号と等価な信号であるとみなせ、任意の
信号波形を用いて診断に供することができる。換言すれ
ば、論理設計において第一制御信号のようなクロック系
に対する診断時の考慮は一切不要になる。

【００１９】

【実施例】図１０には本発明の一実施例に係るマイクロ
コンピュータのチップレイアウト図が示される。ここで
本明細書におけるマイクロコンピュータは中央処理装置
を含んでデータ処理を行うデータ処理ＬＳＩとして広く
把握され、ディジタル信号処理プロセッサなどもその概
念に含まれる。

【００２０】同図において１はシリコンのような１個の
半導体基板である。例えばこの半導体基板１の外縁部に
は多数のボンディングパッド２が配置されると共に、入
力バッファ、出力バッファ、及び入出力バッファの形成
領域３が構成される。上記形成領域３の内側には、命令
をプリフェッチする命令キュー４、命令キュー４から所
定の手順で命令を受け取る命令レジスタ５、命令レジス
タ５が保持する命令をデコードして各種制御信号を生成
する命令デコーダ６などを含む命令制御部が構成され
る。更に算術論理演算器７、乗算器アレイ８、バレルシ
フタ９、演算レジスタ１０などの演算手段、そしてこれ
を制御する浮動小数点コントローラ１１や乗算器コント
ローラ１２が設けられる。そのほかに、レジスタファイ
ル１３、データキャッシュメモリ１４、アドレスレジス
タ１５、アドレス変換バッファ１６、クロックジェネレ
ータ１７などが設けられている。このマイクロコンピュ
ータＭＣＵは、命令レジスタ５にフェッチした命令を命
令デコーダ６が解読することにより、各種演算器やレジ
スタなどを介してデータやアドレスの演算などを行って
その命令を実行する。

【００２１】図１１には、図１０に示したマイクロコン
ピュータＭＣＵの性能を指標する情報伝達経路例えばク
リティカルパスの一例が示されている。同図に示される
クリティカルパスは、特に制限されないが、ジャンプ命
令によって命令アドレスを生成するときのパスである。
前記演算レジスタ１０及びアドレスレジスタ１５は通常
動作モードにおいて例えばクロック信号ＣＫに同期して
データを書き込んでこれを保持し出力する。前記命令レ
ジスタ５はクロック信号ＣＫに同期して命令を書き込ん
でこれを保持し出力する。命令レジスタ５から出力され
た命令は命令デコーダ６で解読され、セレクタ２０を通
して算術論理演算器７に供給される。そこでの演算結果
は演算レジスタ１０に向けて伝達される。この演算結果
が正常に後段に伝達されて誤動作を生じないようにする
には、演算レジスタ１０に例えばクロック信号ＣＫの次
のサイクルが与えられる前に、即ちサイクルタイムＴｃ
ｙｃ以内に当該演算結果データが演算レジスタ１０の入
力に到達していなければならない。同様に演算レジスタ
１０から出力されるデータがバレルシフタ９で演算され
てセレクタ２１からアドレスレジスタ１５に伝達される
情報に関してもサイクルタイムＴｃｙｃ以内に該アドレ
スレジスタ１５の入力に到達していなければならない。
前記命令レジスタ５、演算レジスタ１０、アドレスレジ
スタ１５などはその構成ビット数に応ずる数のクロック
同期型順序回路としてのフリップフロップ回路によって
構成され、命令デコーダ６や算術論理演算器７などはナ
ンドゲート、ノアゲート、インバータゲートなどの組合
せ回路によって構成される。図１１のクリティカルパス
で代表されるように、情報の伝達経路に配置されたフリ
ップフロップ回路に対するクロック同期動作によって、
その論理動作タイミングが制御されるような本実施例の
マイクロコンピュータＭＣＵにおいて、データ処理の高
速化を図るにはサイクルタイムＴｃｙｃの短縮が必要で
あり、そのためにはナンドゲートなどの組み合わせ回路
の動作遅延時間を小さくするのと同時に、フリップフロ
ップ回路においてクロック信号ＣＫが変化してから正規
のデータが出力されるまでの遅延時間を極力短くするこ
とが必要になる。

【００２２】図１には前記各種レジスタを構成するため
のフリップフロップ回路の一実施例が示される。同図に
示されるフリップフロップ回路ＦＦは、特に制限されな
いが、データＤの入力端子２０、データＱの出力端子２
１、スキャン・イン・データＳｉＤの入力端子２２、ス
キャン・アウト・データＳｏＤの出力端子２３、クロッ
ク信号ＣＫの入力端子２４、スキャンライト信号ＳＷｉ
の入力端子２５、スキャンリード信号ＳＲｉの入力端子
２８、診断用マスタークロック信号ＭＣ１の入力端子２
６、及び診断用スレーブクロック信号Ｃ２の入力端子２
７を、夫々外部端子として有し、更に、入力データを書
き込んで出力する書き込み状態並びに書き込まれたデー
タを保持して出力する保持状態が制御される第一記憶回
路ＭＦ、前記書き込み状態と保持状態が制御される第二
記憶回路ＳＦ、及びバイパス回路ＢＰを有する。

【００２３】前記第一記憶回路ＭＦは、データ入力端子
２０から供給されるデータＤに対する前記書き込み状態
と保持状態がクロック信号ＣＫと診断用マスタークロッ
ク信号ＭＣ１に基づいて制御される。例えば、クロック
信号ＣＫ及び診断用マスタークロック信号ＭＣ１はアン
ドゲートＧ２で論理積が採られ、その論理積出力のハイ
レベル（本実施例においては論理”１”）によって、第
一記憶回路ＭＦは書き込み状態に制御され、前記論理積
出力のロウレベル（本実施例においては論理”０”）に
よって、第一記憶回路ＭＦは保持状態に制御される。

【００２４】前記第二記憶回路ＳＦは、第一記憶回路Ｍ
Ｆの出力データに対する前記書き込み状態と保持状態が
診断用スレーブクロック信号Ｃ２に基づいて制御され
る。本実施例に従えば第二記憶回路ＳＦは、診断用スレ
ーブクロック信号Ｃ２のハイレベルによって書き込み状
態に制御され、そのロウレベルによって保持状態に制御
される。

【００２５】前記バイパス回路ＢＰは、前記データ入力
端子２０とデータ出力端子２１とに接続され、前記デー
タ入力端子２０から供給されるデータが前記双方の記憶
回路ＭＦ，ＳＦを経てデータ出力端子２１に至るまでの
データ伝達時間よりも短い伝達時間を有する。見方を変
えれば、前記データ入力端子２０から供給されるデータ
を出力端子２１に到達させるまでの直列ゲート段数が、
前記双方の記憶回路ＭＦ，ＳＦを通る経路に比べて少な
くされる。ここで言う直列ゲート段数とは、データ系及
びクロック系の双方を意味する。バイパス回路ＢＰの出
力動作は、クロック信号ＣＫと、診断用マスタークロッ
ク信号ＭＣ１及び診断用スレーブクロック信号Ｃ２を入
力して論理積を採るアンドゲートＧ３の出力論理積信号
とによって制御される。

【００２６】フリップフロップ回路ＦＦの通常動作モー
ド（ＬＳＩの診断以外の正規の動作モード）において前
記診断用マスタークロック信号ＭＣ１及び診断用スレー
ブクロック信号Ｃ２はハイレベルにされる。これによ
り、第二記憶回路ＳＦは常時書き込み状態とされ、デー
タスルー状態に制御される。第一記憶回路ＭＦは、クロ
ック信号ＣＫのクロック変化にしたがって書き込み状態
と保持状態が交互に制御される。この状態においてクロ
ック信号ＣＫとアンドゲートＧ３の出力信号とを受ける
バイパス回路ＢＰはクロック信号ＣＫのハイレベルに同
期して出力動作可能に制御される。バイパス回路ＢＰ
は、記憶動作を伴わず、内蔵ゲートの直列接続段数が記
憶回路ＭＦ及びＳＦよりも少なく、主データ入力端子２
０からデータ出力端子２１までの情報伝達遅延が記憶回
路ＭＦ及びＳＦよりも小さくされているから、データ・
スルー状態の第二記憶回路ＳＦの出力が確定する以前に
バイパス回路ＢＰは上記入力データに対応する情報を高
速に出力する。このようにフリップフロップ回路ＦＦの
入力端子２０に入力されたデータがクロック信号ＣＫの
変化に同期して出力端子２１に出力されるまでのタイミ
ングが早められる。これにより、クロック同期型フリッ
プフロップ回路ＦＦの動作遅延を少なくすることができ
る。したがってフリップフロップ回路の動作を規定する
ためのクロック信号ＣＫの周波数によって、その性能が
決定されるようなマイクロコンピュータＭＣＵにおい
て、上記クロック信号ＣＫの周波数を高くできるのでマ
イクロコンピュータＭＣＵを高速に動作させることがで
きるようになる。

【００２７】診断モードにおいて、クロック信号ＣＫは
論理信号と等価な信号とみなされ、そのハイレベルによ
って診断用マスタークロック信号ＭＣ１の変化に同期し
て第一記憶回路ＭＦを制御可能にする。診断用マスター
クロック信号ＭＣ１と診断用スレーブクロック信号Ｃ２
がノン・オーバラップでクロック変化されることによ
り、第一及び第二記憶回路ＭＦ，ＳＦはマスター・スレ
ーブ動作される。この状態においてアンドゲートＧ３の
出力はローレベルに固定され、その結果バイパス回路Ｂ
Ｐはクロック信号ＣＫの論理レベルとは無関係にその出
力動作が抑制される。換言すれば、第一及び第二記憶回
路ＭＦ，ＳＦのマスター・スレーブ動作が保証される。
これにより、診断モードにおいて組合わせ回路の出力を
受信側フリップフロップ回路にセットするとき、次段の
組合わせ回路の入力が動かないので、診断時の制御クロ
ック若しくは同期クロックの信号周波数が通常動作時よ
り低くても、また、当該信号波形が鈍っていても、組合
せ回路の前後に配置されているフリップフロップ回路を
相互に同一クロック信号を用いて同相転送制御すること
ができ、さらに、ゲートアレイＬＳＩに対するユーザの
論理設計におけるフィードバック回路の禁止といった制
約を解消する。更にこのときクロック信号ＣＫはクロッ
ク信号である必然性はなく、論理信号と等価な信である
とみなせ、任意の信号波形を用いて診断に供することが
できる。換言すれば、論理設計においてクロック系に対
する診断時の考慮は一切不要になる。

【００２８】診断時において前記スキャン・イン・デー
タＳｉＤは前記スキャンライト信号ＳＷｉのハイレベル
によって書き込まれ、そのローレベルで保持状態にされ
る。このようにして書き込み保持されたスキャン・イン
・データＳｉＤは診断用スレーブクロック信号Ｃ２のハ
イレベルに同期して第二記憶回路ＳＦに書き込まれて出
力され、診断用スレーブクロック信号Ｃ２のロウレベル
によってそのデータが保持状態にされ出力される。診断
時に第二記憶回路ＳＦが保持する情報をスキャン・アウ
ト・データＳｏＤとして出力すべきときは、スキャンリ
ード信号ＳＲｉがハイレベルにされることにより該デー
タが出力ゲートＧ５を介して端子２３から出力される。

【００２９】通常動作モードにおいて前記バイパス回路
ＢＰは、記憶回路ＭＦ，ＳＦを通さずに、それに書き込
まれるべきデータＤを迂回させて出力端子２１に伝達す
る。このとき第一記憶回路ＭＦの書き込み確定前の保持
情報とバイパス回路ＢＰの出力情報との競合を防止する
ために、前記第二記憶回路ＳＦの出力と前記データ出力
端子２１との間に出力ゲート回路Ｇ１が設けられる。こ
の出力ゲート回路Ｇ１は、前記アンドゲートＧ３の出力
とクロック信号ＣＫの反転信号とを入力して論理積を採
るアンドゲートＧ４の出力で制御される。出力ゲート回
路Ｇ１はアンドゲートＧ４の出力がハイレベルのときに
出力不可能にされ、ロウレベルのときは出力可能にされ
る。したがって、診断用マスタークロック信号ＭＣ１及
び診断用スレーブクロック信号Ｃ２がハイレベルにされ
る通常動作時にクロック信号ＣＫのハイレベルによって
第一記憶回路ＭＦが書き込み状態に制御されるとともに
バイパス回路ＢＰの出力動作が許容されるとき、出力ゲ
ート回路Ｇ１はカット・オフ状態にされ、第一記憶回路
ＭＦの書き込み確定前の保持情報とバイパス回路ＢＰの
出力情報との競合が防止される。次いでクロック信号Ｃ
Ｋがロウレベルにされてバイパス回路ＢＰの出力動作が
禁止されると共に第一記憶回路ＭＦに保持状態が指示さ
れると、アンドゲートＧ４の出力が反転されて出力ゲー
トＧ１は出力動作可能にされ、保持状態に制御される第
一記憶回路ＭＦの出力が第二記憶回路ＳＦを通して出力
端子２１に与えられる。このときロウレベルのクロック
信号ＣＫによりバイパス回路ＢＰの出力動作は禁止され
ている。一方診断用マスタークロック信号ＭＣ１及び診
断用スレーブクロック信号Ｃ２がノン・オーバーラップ
でクロック変化される診断時においてアンドゲートＧ３
の出力は常時ロウレベルにされるので、出力ゲート回路
Ｇ１は常に出力動作可能にされ、第一記憶回路ＭＦ及び
第二記憶回路ＳＦのマスター・スレーブ動作に影響しな
い。

【００３０】図２には診断時の前記フリップフロップ回
路ＦＦを主体とした部分的な機能ブロック図が示され
る。同図に示される構成は、全体の回路を、論理接続情
報をもとに順序回路群とこれらに挟まれる組合せ回路群
に分割し、組合せ回路群単独の診断に置換える分割診断
の手法を採用したものである。図２には前記フリップフ
ロップ回路ＦＦと同じ５個のフリップフロップ回路ＦＦ
１〜ＦＦ５が代表的に示され、３個の組み合せ回路群Ｃ
Ｃ１、ＣＣ２，ＣＣ３が代表的に示される。夫々のフリ
ップフロップ回路には診断用マスタークロック信号ＭＣ
１及び診断用スレーブクロック信号Ｃ２が共通に供給さ
れる。フリップフロップ回路ＦＦ１〜ＦＦ５はスキャン
バス３０からスキャン・イン・データＳｉＤが与えら
れ、スキャン・アウト・データＳｏＤはスキャンバス３
０に与えられる。前記フリップフロップ回路ＦＦ２の出
力データＤは組み合せ回路群ＣＣ１を介してフリップフ
ロップ回路ＦＦ３の入力データとされる。前記フリップ
フロップ回路ＦＦ３の出力データＤは組み合せ回路群Ｃ
Ｃ２を介してフリップフロップ回路ＦＦ４の入力データ
とされる。制御信号ＣＫ１は図１のクロック信号ＣＫに
相当し、本例ではフリップフロップ回路ＦＦ２〜ＦＦ４
で共通化されており、いわゆる同相転送となっている。
フリップフロップ回路ＦＦ５の出力データＱは組み合せ
回路群ＣＣ３に供給され、その出力は制御信号ＣＫ２と
して当該フリップフロップ回路ＦＦ５にフィードバック
される。信号ＣＫ２は図１のクロック信号ＣＫに相当す
る。

【００３１】図３には図２の機能ブロックをアドレスス
キャン形式で制御する場合の診断用回路構成の全体的な
機能ブロックが示される。同図には図２に対応する機能
ブロックとしてフリップフロップ回路ＦＦ２〜ＦＦ４と
組み合せ回路群ＣＣ２，ＣＣ３が代表的に示される。そ
れらは下位アドレスデコーダ４０と共に所定の論理ブロ
ック４１を構成している。尚、図には示されていないが
４１で代表的に示されるような論理ブロックは多数存在
する。診断用データ入力部４２を介して取り込まれる上
位アドレス信号Ａｉ〜Ａｍは上位アドレスデコーダ４３
に供給され、上位アドレス信号によって指定される論理
ブロックの選択信号を生成する。その選択信号はそれに
対応して予じめ定められた論理ブロックの前記下位アド
レスデコーダを活性化する。診断用データ入力部４２を
介して取り込まれる下位アドレス信号Ａ０〜Ａｉは４０
で代表的に示された各下位アドレスデコーダに供給され
る。下位アドレスデコーダ４０はこれが活性化されてい
るとき下位アドレス信号Ａ０〜Ａｉをデコードして、ス
キャン・イン・データＳｉＤを書き込むべきフリップフ
ロップ回路を指定するためのスキャンライト信号ＳＷ
ｉ、スキャン・アウト・データＳｏＤを読出すべきフリ
ップフロップ回路を指定するためのスキャンリード信号
ＳＲｉを生成する。図３においてそのスキャンライト信
号ＳＷｉとしてＳＷ２，ＳＷ３，ＳＷ４が代表的に示さ
れ、スキャンリード信号ＳＲｉとしてＳＲ２，ＳＲ３，
ＳＲ４が代表的に示されている。スキャン・イン・デー
タＳｉＤは診断用データ入力部４２を介して供給され
る。診断制御部４４は診断用データ入力部４２を介して
供給される各種制御信号ＣＯＮＴに基づいて診断用マス
タークロック信号ＭＣ１，診断用スレーブクロック信号
Ｃ２，クロック信号ＣＫ１などを対応するフリップフロ
ップ回路に供給する。スキャンデータ出力部４５はスキ
ャン・アウト・データＳｏＤを外部に出力する。

【００３２】図４にはアドレススキャンによる診断時の
一例タイミングチャートが示される。同図においてＳ―
ＳＩはスキャン・イン・データをフリップフロップ回路
にセットするためのスキャンインサイクル、Ｓ―Ｔはス
キャン・イン・データに基づいて組合せ回路群をテスト
するテストサイクル、Ｓ―ＳＯは前記テストサイクルに
よってフリップフロップ回路に得られたテスト結果をス
キャンバスを介して取得するスキャンアウトサイクルで
ある。

【００３３】スキャンインサイクルＳ―ＳＩにおいては
アドレス信号Ａｉに従って順次スキャンライト信号ＳＷ
ｉで指定されるフリップフロップ回路の第一記憶回路Ｍ
Ｆにスキャン・イン・データＳｉＤを書き込み保持させ
る。例えば図３の論理ブロック４１に着目した場合、ス
キャン・ライト信号ＳＷ２によりフリップフロップ回路
ＦＦ２にスキャン・イン・データがセットされ、スキャ
ン・ライト信号ＳＷ３によりフリップフロップ回路ＦＦ
３にスキャンインデータがセットされる。その後スキャ
ンライト信号ＳＷｉ（ＳＷ２，ＳＷ３）はロウレベルに
ネゲートされる。このとき診断用スレーブクロック信号
Ｃ２，診断用マスタークロック信号ＭＣ１，クロック信
号ＣＫ１はロウレベルにされており、各第一記憶回路Ｍ
Ｆに保持されたスキャン・イン・データは次段への伝達
が阻止されている。

【００３４】テストサイクルＳ―Ｔでは診断用スレーブ
クロック信号Ｃ２及び診断用マスタークロック信号ＭＣ
１がノン・オーバラップでクロック変化されて記憶回路
ＭＦ，ＳＦがマスター・スレーブ動作される。例えば前
記論理ブロック４１に着目すると、最初に診断用スレー
ブクロック信号Ｃ２がハイレベルにされることにより、
フリップフロップ回路ＦＦ２の第一記憶回路ＭＦが保持
しているスキャン・イン・データがスレーブ段の第二記
憶回路ＳＦに書き込まれて次段の組合せ回路群ＣＣ１に
供給され、また、これに並行してフリップフロップ回路
ＦＦ３の第一記憶回路ＭＦが保持しているスキャン・イ
ン・データがスレーブ段の第二記憶回路ＳＦに書き込ま
れて次段の組合せ回路群ＣＣ２に供給される。そして診
断用マスタークロック信号ＭＣ１がハイレベルにされて
初めて、組合せ回路群ＣＣ１，ＣＣ２の出力が次段フリ
ップフロップ回路ＦＦ３，ＦＦ４の第一記憶回路ＭＦに
書き込み保持される。このとき第二記憶回路ＳＦは保持
状態に制御されているから、組合せ回路群ＣＣ１の出力
は組合せ回路群ＣＣ２の入力に一切影響しない。

【００３５】スキャンアウトサイクルＳ―ＳＯでは、先
ずスレーブクロック信号Ｃ２がハイレベルにされ、これ
により、各フリップフロップ回路ＦＦの第一記憶回路Ｍ
Ｆが保持しているテスト結果を第二フリップフロップ回
路ＳＦが取り込む。次いで、アドレス信号Ａｉに従って
順次制御信号ＳＲｉで指定されるフリップフロップ回路
の第二記憶回路ＳＦからスキャン・アウト・データＳｏ
Ｄが読出される。例えば前記論理ブロック４１に着目し
た場合、フリップフロップ回路ＦＦ３の第二記憶回路Ｓ
Ｆに保持されている前記組合せ回路群ＣＣ１のテスト結
果がスキャンリード信号ＳＲ３に同期してスキャンバス
３０に読出され、フリップフロップ回路ＦＦ４の第二記
憶回路ＳＦに保持されている前記組合せ回路群ＣＣ２の
テスト結果がスキャンリード信号ＳＲ４に同期してスキ
ャン・アウト・データとして読出される。

【００３６】診断時に第一及び第二記憶回路ＭＦ，ＳＦ
をマスター・スレーブ構成とすることにより、組合わせ
回路の出力を受信側フリップフロップにセットすると
き、次段の組合わせ回路の入力が動かないので、全分割
診断単位中の組合わせ回路の応答パターンを１ステップ
で次段のフリップフロップ回路にセットできると同時に
該応答パターンデータの診断用読出しを容易に行うこと
ができる。さらに、図２の組合せ回路群ＣＣ３とフリッ
プフロップ回路ＦＦ５に代表されるように、ゲートアレ
イＬＳＩに対するユーザの論理設計におけるフィードバ
ック回路の禁止といった制約を解消することができる。

【００３７】図５には図１に示されるフリップフロップ
回路の更に詳細な一実施例が示され、図６にはその回路
の真理値が示される。図５において図１と同一の回路ブ
ロックには同一符号を付してある。同図に示されるフリ
ップフロップ回路は正転出力Ｑと共に反転出力Ｑ＊（記
号＊は反転を意味する）を有し、それぞれに対応するバ
イパス回路ＢＰ１，ＢＰ２を備え、更にリセット機能を
有する。尚，図中のＶｃｃは５ボルト、３．３ボルト、
又は２ボルトの様な電源電圧とされ、ＧＮＤは０ボルト
の様な接地電圧とされる。図６（後述する図９も同じ）
において、Ｑｍは第一記憶回路ＭＦの出力、Ｑ0、Ｑ0
＊、Ｑｍ0,Ｑｍ0*は前の状態保持、Ｈはハイレベル、Ｌ
はロウレベル、＃は任意の論理値、Ｌ＃はＲ，ＣＫ，診
断用マスタークロック信号ＭＣ１が切れた後にデータの
保証なし、ＨｉＺは高インピーダンス、を夫々意味す
る。

【００３８】図５において図１のアンドゲートＧ２〜Ｇ
４はそれぞれナンドゲートＮＤ１及びインバータＩＮ１
により実現される。前記出力ゲートＧ１は正転出力用の
相補型ＭＯＳ（以下単にＣＭＯＳとも記す）トランスフ
ァゲートＴ１と反転出力用のＣＭＯＳトランスファゲー
トＴ２により実現される。前記出力ゲートＧ５はクロッ
クドインバータＣＩＮ１により実現される。

【００３９】正転出力用のバイパス回路ＢＰ１は、イン
バータＩＮ３と、２個のｐチャンネル型ＭＯＳトランジ
スタＭＰ１，ＭＰ２及び２個のｎチャンネル型ＭＯＳト
ランジスタＭＮ１，ＭＮ２によって構成されるクロック
ドインバータＣＩＮ２と、ＣＭＯＳトランスファゲート
Ｔ３とによって構成される入力データＤの正転伝達経路
を有する。前記反転出力用のバイパス回路ＢＰ２は、２
個のｐチャンネル型ＭＯＳトランジスタＭＰ４，ＭＰ５
及び２個のｎチャンネル型ＭＯＳトランジスタＭＮ４，
ＭＮ５によって構成されるクロックドインバータＣＩＮ
３と、ＣＭＯＳトランスファゲートＴ４とによって構成
される入力データＤの反転伝達経路を有する。

【００４０】前記第一記憶回路ＭＦは、トランスファゲ
ートＴ５とノアゲートＮＲ１とクロックドインバータＣ
ＩＮ４によって構成されるスタティックラッチを主体
に、その前段に配置されたＣＭＯＳトランスファゲート
Ｔ６と共に前記ＣＭＯＳトランスファゲートＴ５により
書き込み状態と保持状態が制御される。前記スキャン・
イン・データＳｉＤはＣＭＯＳトランスファゲートＴ７
を介してスタティックラッチに与えられる。

【００４１】前記第二記憶回路ＳＦは、トランスファゲ
ートＴ８と２個のインバータＩＮ４，ＩＮ５とによって
構成されるスタティックラッチを主体に、その前段に配
置されたＣＭＯＳトランスファゲートＴ９と共に前記Ｃ
ＭＯＳトランスファゲートＴ８により書き込み状態と保
持状態が制御される。

【００４２】図５に示されるフリップフロップ回路のリ
セット機能は第一記憶回路ＭＦと双方のバイパス回路Ｂ
Ｐ１，ＢＰ２がそれぞれ備える。ハイレベルによってリ
セット動作を指示するリセット信号Ｒは前記診断用マス
タークロック信号ＭＣ１と共にナンドゲートＮＤ２に入
力され、その出力がハイレベルのときにリセット動作が
可能にされる。したがってＭＣ１がハイレベルのときだ
けリセット動作の指示が有効とされる。ここで診断用マ
スタークロック信号ＭＣ１は前述の如く通常動作時は常
時ハイレベルにされるから、このときには信号Ｒによる
リセット指示は常に有効である。一方、診断時のスキャ
ン・イン・データＳｉＤ＊書き込み時は、前述の如く診
断用マスタークロック信号ＭＣ１がローレベルにされ、
スキャンライト信号ＳＷｉで書き込み制御される。した
がってスキャンインサイクルにおいてスキャン・イン・
データが誤ってリセットされる事態を防止することがで
きる。換言すれば，スキャンインサイクルではリセット
信号Ｒに対して何等考慮しなくてもよくなる。

【００４３】第一記憶回路ＭＦにおけるリセット機能
は、前記ナンドゲートＮＤ２の反転出力を前記ノアゲー
トＮＲ１に供給し、当該ゲートＮＲ１を含むスタティッ
クラッチの保持データをロウレベルに強制することによ
り実現される。バイパス回路ＢＰ１におけるリセット機
能は、前記ナンドゲートＮＤ２の反転出力をｎチャンネ
ル型プルダウンＭＯＳトランジスタＭＮ３のゲートに供
給して、クロックドインバータＣＩ２の出力をロウレベ
ルに強制することにより実現される。バイパス回路ＢＰ
２におけるリセット機能は、前記ナンドゲートＮＤ２の
出力をｐチャンネル型プルアップＭＯＳトランジスタＭ
Ｐ３のゲートに供給して、クロックドインバータＣＩ３
の出力をハイレベルに強制することにより実現される。
特に、リセット動作が指示されたとき、バイパス回路Ｂ
Ｐ１のＭＯＳトランジスタＭＰ１がナンドゲートＮＤ３
を介してカット・オフされて、前記プルダウンＭＯＳト
ランジスタＭＮ３に無駄な電流が流れないようにしてい
る。同様に、リセット動作が指示されたとき、バイパス
回路ＢＰ２のＭＯＳトランジスタＭＮ５がノアゲートＮ
Ｒ２を介してカット・オフされて、前記プルアップＭＯ
ＳトランジスタＭＰ３から無駄な電流が流れないように
している。

【００４４】ここで図５のフリップフロップ回路におけ
るバイパス回路ＢＰ１，ＢＰ２の動作制御のための構成
を更に説明する。バイパス回路ＢＰ１，ＢＰ２に供給さ
れるクロック信号ＣＫは双方のＣＭＯＳトランスファゲ
ートＴ３，Ｔ４をスイッチ制御する。診断用スレーブク
ロック信号Ｃ２と診断用マスタークロック信号ＭＣ１
は、前記ゲートＧ３に含まれるナンドゲートＮＤ１を介
してＭＯＳトランジスタＭＮ２，ＭＮ５を制御し、ま
た、そのゲートＧ３に含まれるナンドゲートＮＤ１及び
インバータＩＮ１を介してＭＯＳトランジスタＭＰ１，
ＭＰ４を制御する。これによりバイパス回路ＢＰ１，Ｂ
Ｐ２のクロックドインバータＣＩＮ２，ＣＩＮ３は診断
用マスタークロック信号ＭＣ１，診断用スレーブクロッ
ク信号Ｃ２の双方がハイレベル以外のときには高インピ
ーダンス状態に制御されて、クロック信号ＣＫの状態と
は一切無関係にその出力動作が不可能に制御される。

【００４５】このフリップフロップ回路３０において、
クロック信号ＣＫがハイレベルに変化されてからデータ
が出力されるまでに当該データが通過すべきゲート段数
は、夫々のバイパス回路ＢＰ１，ＢＰ２におけるトラン
スファゲートＴ３，Ｔ４の１段だけで最小にされてい
る。したがって、バイパス回路を有しない回路に比べて
クロック信号ＣＫの変化タイミングから正規のデータが
出力されるまでの遅延時間は極めて少なくされている。

【００４６】ここで、フリップフロップ回路ＦＦを構成
するＭＯＳトランジスタのサイズに関して説明する。前
記ＭＯＳトランジスタＭＰ２，ＭＮ１，ＭＰ５，ＭＮ４
並びにトランスファゲートＴ３，Ｔ４をそれぞれ構成す
るＭＯＳトランジスタのゲート幅を標準とすると、入力
データＤを受けるインバータＩＮ３，ＩＮ６構成用ＭＯ
Ｓトランジスタのゲート幅は標準の半分程度とされ、こ
れにより入力容量が小さくなって入力データＤの過渡応
答速度を早めるようになっている。ＭＯＳトランジスタ
ＭＰ３，ＭＮ３、及びトランスファゲートＴ１，Ｔ２を
それぞれ構成するＭＯＳトランジスタにはその出力ノー
ドにダイオードの寄生容量が付くため、それらＭＯＳト
ランジスタのゲート幅は標準の半分程度とされる。ま
た、システムリセットなどに利用されるようなリセット
動作には高速性が要求されないから、ＭＯＳトランジス
タＭＰ１，ＭＮ２，ＭＰ４，ＭＮ５のゲート入力容量は
大きくなっても差し支えない。このため、バイパス回路
ＢＰ１，ＢＰ２の駆動能力増大のためにそれらトランジ
スタのゲート幅は標準の２〜５倍程度の大きさに設定さ
れ、オン抵抗が極めて小さくなるようにされている。し
たがって、本実施例のフリップフロップ回路は、デザイ
ン・オートメーションのような自動配置配線の単位セル
もしくは標準セルとしての使用態様、即ち実際にこのフ
リップフロップが利用される半導体集積回路装置毎にそ
の入出力端子に接続される回路の駆動能力や容量性負荷
がまちまちであることが想定されるような使用態様にも
最適である。

【００４７】図７には図５に示されるフリップフロップ
回路の特性が曲線（ａ）によって示される。この特性は
入力端子２０にデータを与えた状態でクロック信号ＣＫ
を変化させてからデータが端子２１に出力されるまでの
遅延時間Ｔｐｄ（正転出力Ｑと反転出力Ｑ＊の平均）の
負荷容量ＣＬ依存性を示す。曲線（ｂ）は図５の構成に
対してバイパス回路を設けていないフリップフロップ回
路に関する特性を示すものである。

【００４８】特性曲線（ａ）における負荷容量０．３
［ＰＦ］時の特性は例えば以下のシミュレーション条件
によって取得された。即ち、このフリップフロップ回路
は、０．２［μｍ］プロセスを採用した相補型ＭＯＳ回
路によって構成され、電源電圧は２．０［Ｖ］を想定し
ている。ＭＯＳトランジスタの標準サイズはゲート長が
０．２０［μｍ］、ゲート幅が１５［μｍ］であり、標
準サイズの相補型ＭＯＳインバータゲートの入力容量は
０．０５[ＰＦ］である。但し、ＭＯＳトランジスタＭ
Ｐ１，ＭＰ４，ＭＮ２，ＭＮ５のゲート幅は４５[μ
ｍ］、インバータＩＮ３、ＩＮ６及びトランスファゲー
トＴ１、Ｔ２の構成用ＭＯＳトランジスタ並びにＭＯＳ
トランジスタＭＰ３，ＭＮ３のゲート幅は７．５［μ
ｍ］とされる。尚、負荷容量０．３［ＰＦ］は、特に制
限されないが、長さ１［ｍｍ］、幅０．７［μｍ］のア
ルミニウム配線の寄生容量（０．１８［ＰＦ］）と、ｆ
ａｎｏｕｔ＝２に対応するゲート入力容量（０．１
［ＰＦ］）などの総和を想定した標準負荷容量とされ
る。

【００４９】この特性曲線（ａ）で代表的に示されるよ
うに、本実施例のマイクロコンピュータＭＣＵをＭＯＳ
型半導体集積回路で構成するとき、素子の微細化と、こ
れに伴う電源電圧低下の促進により、スケーリング則に
従ってフリップフロップ回路はもとより全体的な回路動
作が更に高速化されて現在のＥＣＬ回路にも匹敵し得る
ようになり、しかもＥＣＬ回路では実現不可能な高集積
化並びに低消費電力化を達成して、フリップフロップ回
路の性能の点において一層高速な論理動作が可能にな
る。

【００５０】図８には図１に示されるフリップフロップ
回路の更に詳細な別の実施例が示され、図９にはその回
路の真理値が示される。図８に示されるフリップフロッ
プ回路はエッジトリガー型の第一記憶回路ＭＦを採用し
た点において図５と相違する。すなわちこの第一記憶回
路ＭＦは、マスターラッチＭＬとスレーブラッチＳＬを
有し、マスターラッチＭＬはＣＭＯＳトランスファゲー
トＴ１０とインバータＩＮ１０とノアゲートＮＲ１０に
よって構成され，スレーブラッチＳＬはＣＭＯＳトラン
スファゲートＴ１１とクロックドインバータＩＮ１１と
ノアゲートＮＲ１１によって構成される。バイパス回路
ＢＰ１、ＢＰ２の入力は前記ノアゲートＮＲ１０の出力
に結合される。入力データＤはマスターラッチＭＬに与
えられ、スキャン・イン・データＳｉＤはスレーブラッ
チＳＬに直接与えられるようになっている。この第一記
憶回路ＭＦにおいてアンドゲートＧ２のインバータＩＮ
１出力がロウレベルでナンドゲートＮＤ１出力がハイレ
ベルのとき、マスターラッチＭＬは入力データＤを取り
込んでおり、そのアンドゲートＧ２のインバータＩＮ１
出力及びナンドゲートＮＤ１出力のレベル反転の変化に
同期して、スレーブラッチＳＬがマスターラッチＭＬか
らデータＤを取り込んで出力する。この状態から再びア
ンドゲートＧ２のインバータＩＮ１出力がロウレベルで
ナンドゲートＮＤ１出力がハイレベルにされると、スレ
ーブラッチＳＬはそのデータＤの保持状態に制御され
る。スキャン・イン・データＳｉＤはスキャンライト信
号ＳＷｉのレベルにしたがってスレーブラッチＳＬに書
き込み・保持制御される。

【００５１】上記実施例によって得られる作用効果を整
理すれば以下の通りである。

【００５２】（１）通常動作モードにおいて第二記憶回
路ＳＦはデータスルー状態に制御され、第一記憶回路Ｍ
Ｆはクロック信号ＣＫのクロック変化にしたがって書き
込み状態と保持状態が交互に制御され、このときバイパ
ス回路ＢＰは第一記憶回路ＭＦに対する書き込み状態に
呼応して、入力端子２０のデータＤを出力端子２１に出
力する。バイパス回路ＢＰは、記憶動作を伴わず、内蔵
ゲートの直列接続段数が記憶回路ＭＦ及びＳＦよりも少
なく、主データ入力端子２０からデータ出力端子２１ま
での情報伝達遅延が記憶回路ＭＦ及びＳＦよりも小さく
されているから、データ・スルー状態の第二記憶回路Ｓ
Ｆの出力が確定する以前にバイパス回路ＢＰは上記入力
データに対応する情報を高速に出力することができる。
例えば図５のバイパス回路ＢＰ１，ＢＰ２において、ク
ロック信号ＣＫがハイレベルに変化されてから出力デー
タＱ，Ｑ＊を得るまでに入力データＤが通過すべきゲー
ト段数は、夫々のバイパス回路ＢＰ１，ＢＰ２における
トランスファゲートＴ３，Ｔ４の１段だけで最小にされ
ている。したがって、バイパス回路を採用しない構成に
比べて、クロック信号ＣＫの変化タイミングから出力デ
ータＱ，Ｑ＊を得るまでの時間を短縮することができ
る。

【００５３】（２）上記より、フリップフロップ回路Ｆ
Ｆの入力端子２０に入力されたデータがクロック信号Ｃ
Ｋに同期して出力端子２１に出力されるまでのタイミン
グが早められるから、クロック同期型フリップフロップ
回路ＦＦの動作遅延を少なくすることができる。したが
ってフリップフロップ回路の動作を規定するためのクロ
ック信号ＣＫの周波数によって、その性能が決定される
ようなマイクロコンピュータＭＣＵにおいて、上記クロ
ック信号ＣＫの周波数を高くできるのでマイクロコンピ
ュータＭＣＵを高速に動作させることができるようにな
る。換言すれば、図１１のサイクルタイムＴｃｙｃを短
縮することが可能になる。

【００５４】（３）診断モードにおいて、論理信号と等
価な信号とみなされるクロック信号ＣＫは、そのハイレ
ベルによって診断用マスタークロック信号ＭＣ１の変化
に同期して第一記憶回路ＭＦを制御可能にする。診断用
マスタークロック信号ＭＣ１と診断用スレーブクロック
信号Ｃ２がノン・オーバラップでクロック変化されるこ
とにより、第一及び第二記憶回路ＭＦ，ＳＦはマスター
・スレーブ動作される。この状態においてアンドゲート
Ｇ３の出力はローレベルに固定され、その結果バイパス
回路ＢＰはクロック信号ＣＫの論理レベルとは無関係に
その出力動作が抑制される。したがって診断モードにお
いては、第一及び第二記憶回路ＭＦ，ＳＦのマスター・
スレーブ動作を保証することができる。

【００５５】（４）上記（３）により、診断モードにお
いて組合わせ回路の出力を受信側フリップフロップ回路
にセットするとき、次段の組合わせ回路の入力が動かな
いので、診断時の制御クロック若しくは同期クロックの
信号周波数が通常動作時より低くても、また、当該信号
波形が鈍っていても、組合せ回路の前後に配置されてい
るフリップフロップ回路を相互に同一クロック信号を用
いて同相転送制御することができ、さらに、ゲートアレ
イＬＳＩのユーザの論理設計におけるフィードバック回
路の禁止といった制約を解消することができる。しか
も、このときクロック信号ＣＫはクロック信号である必
然性はなく、論理信号と等価な信であるとみなせ、任意
の信号波形を用いて診断に供することができる。換言す
れば、論理設計においてクロック系に対する診断時の考
慮は一切不要になる。

【００５６】（５）本実施例のマイクロコンピュータＭ
ＣＵをＭＯＳ型半導体集積回路装置で構成するとき、素
子の微細化と、これに伴う電源電圧低下の促進により、
スケーリング則に従って、図７の特性曲線（ａ）で代表
的に示されるような動作特性のフリップフロップ回路Ｆ
Ｆを得ることができるようになり、当該フリップフロッ
プ回路ＦＦはもとよりマイクロコンピュータＭＣＵの全
体的な回路動作は更に高速化されて、現在のＥＣＬ回路
にも匹敵し得るようになり、しかもＥＣＬ回路では実現
不可能な高集積化並びに低消費電力化を達成することが
できる。

【００５７】（６）前記第二記憶回路ＳＦの出力と前記
データ出力端子２１との間に出力ゲート回路Ｇ１が設け
られる。診断用マスタークロック信号ＭＣ１及び診断用
スレーブクロック信号Ｃ２がハイレベルにされる通常動
作モード時にクロック信号ＣＫのハイレベルによって第
一記憶回路ＭＦが書き込み状態に制御されるとともにバ
イパス回路ＢＰの出力動作が許容されるとき、前記出力
ゲート回路Ｇ１がカット・オフ状態にされるから、第一
記憶回路ＭＦの書き込み確定前の保持情報とバイパス回
路ＢＰの出力情報との競合する事態を防止することがで
きる。一方診断用マスタークロック信号ＭＣ１及び診断
用スレーブクロック信号Ｃ２がノン・オーバーラップで
クロック変化される診断モード時においてアンドゲート
Ｇ３の出力は常時ロウレベルにされるから、出力ゲート
回路Ｇ１は常に出力動作可能にされ、第一記憶回路ＭＦ
及び第二記憶回路ＳＦのマスター・スレーブ動作に一切
影響しない。

【００５８】（７）トランスファゲートＴ３，Ｔ４の前
段に配置されたクロックドインバータＣＩＮ２，ＣＩＮ
３の増幅作用並びにその構成トランジスタサイズによ
り、入力データの過渡応答を早めることができ、且つ出
力負荷容量の影響を受けずデータを出力することができ
る。したがって、このフリップフロップ回路ＦＦは、そ
の入出力端子に接続される回路の駆動能力や容量性負荷
が実際にこのフリップフロップＦＦが適用される半導体
集積回路装置毎にまちまちであるような、自動配置配線
の単位セルもしくは標準セルとしての利用に最適とされ
る。

【００５９】（８）フリップフロップ回路ＦＦのリセッ
ト機能は第一記憶回路ＭＦと双方のバイパス回路ＢＰ
１，ＢＰ２がそれぞれ備えるから、第一記憶回路ＭＦと
同様に、活性状態のバイパス回路にもリセットの指示を
優先させることができる。

【００６０】（９）ハイレベルによってリセット動作を
指示するリセット信号Ｒは前記診断用マスタークロック
信号ＭＣ１と共にナンドゲートＮＤ２に入力され、その
出力がハイレベルのときにリセット動作が可能にされ
る。換言すれば、ＭＣ１がハイレベルのときだけリセッ
ト動作の指示が有効とされる。このとき診断用マスター
クロック信号ＭＣ１は通常動作モード時は常時ハイレベ
ルにされるから、当該動作モードにおいて信号Ｒによる
リセット指示は常に有効とされる。一方、診断時のスキ
ャン・イン・データＳｉＤ書き込み時は診断用マスター
クロック信号ＭＣ１がローレベルにされ、スキャンライ
ト信号ＳＷｉで書き込み制御されるから、スキャンイン
サイクルにおいてスキャンインデータが誤ってリセット
される事態を防止することができる。換言すれば，スキ
ャンインサイクルではリセット信号Ｒに対して何等考慮
しなくてもよくなる。

【００６１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００６２】例えば、記憶回路における情報記憶形式は
上記実施例に限定されず、そのほかの回路形式を適宜採
用することができる。また、バイパス回路はクロックド
インバータゲートとトランスファゲートの組み合わせに
限定されず、その他のゲートを利用して構成することも
できる。上記実施例のフリップフロップ回路はリセット
機能付きであるが、本発明はこれに限定されず、セット
機能を有するもの、セット機能とリセット機能の双方を
有するもの，双方の機能を有しないものであってもよ
い。また、上記実施例では正転出力と反転出力の双方を
備えているが、何れか一方だけでもよい。本発明に係る
半導体集積回路に内蔵されるフリップフロップ回路の動
作特性は図７の特性曲線（ａ）並びにそのシミュレーシ
ョン条件だけに限定されず、ＭＯＳ型半導体集積回路に
おけるスケーリング則に従って異なる特性を持つもので
あってもよい。更に、フリップフロップ回路の駆動能力
向上という点においては、前記フリップフロップ回路を
バイポーラトランジスタとＭＯＳトランジスタを含むＢ
Ｉ−ＣＭＯＳ回路で構成することもできる。また、上記
実施例のフリップフロップ回路に適用可能な診断方式は
アドレススキャンに限定されず、シフトスキャンでもよ
い。

【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＯＳ
型半導体集積回路で構成されたマイクロコンピュータに
適用した場合について説明したが、本発明はそれに限定
されるものではなく、種々の論理ＬＳＩに広く適用する
ことができる。本発明は、少なくとも情報の伝達経路に
配置されたフリップフロップ回路の動作性能がＬＳＩ全
体の論理動作速度に影響を与える条件の半導体集積回路
に広く適用することができる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６５】すなわち、第一及び第二記憶回路の直列経
路に並列接続されたバイパス回路は、内蔵ゲートの直列
接続段数が記憶回路よりも少なく、また、入力データの
出力端子までの情報伝達遅延が記憶回路よりも小さくさ
れているから、データ入力端子に供給されているデータ
がクロック信号に同期して取り込まれたとき、記憶回路
の出力が確定する以前にバイパス回路がその情報を出力
端子に出力する。したがって、順序回路の動作を規定す
るクロック信号周波数によってその性能が決定されるよ
うな半導体集積回路の論理動作を高速化することができ
るという効果がある。

【００６６】前記第一及び第二記憶回路は診断モードに
おいてマスター・スレーブ動作され、それを制御する信
号の状態に呼応してバイパス回路はその出力動作が抑制
されるから、バイパス回路は第一制御信号のクロック変
化とは無関係にその出力動作が抑制され、診断モードに
おいては、第一及び第二記憶回路のマスター・スレーブ
動作を保証することができる。

【００６７】上記により、診断モードにおいて組合わせ
回路の出力を受信側順序回路にセットするとき、次段の
組合わせ回路の入力が動かないので、診断時の制御クロ
ックの信号周波数が通常動作モード時より低くても、ま
た、当該信号波形が鈍っていても、組合せ回路の前後に
配置されている順序回路を相互に同一クロック信号を用
いて同相転送制御することができ、さらに、ゲートアレ
イＬＳＩに対するユーザの論理設計におけるフィードバ
ック回路の禁止といった制約を解消することができる。
しかも、このとき第一制御信号はクロック信号である必
然性はなく、論理信号と等価な信であるとみなせ、任意
の信号波形を用いて診断に供することができるから、論
理設計においてクロック系に対する診断時の考慮は一切
不要になるという効果を得る。

【００６８】そして、斯る順序回路を適用した半導体集
積回路をＭＯＳ型半導体集積回路で構成して、素子の微
細化とこれに伴う電源電圧低下の促進により、スケーリ
ング則に従って全体的な動作を更に高速化することがで
き、高集積化並びに低消費電力化を犠牲にすることな
く、順序回路の性能の点においてその半導体集積回路に
一層高速な論理動作を達成することができるという効果
がある。

【００６９】前記第一記憶回路を更に、診断用データ入
力端子からの診断用データに対する書き込み状態と保持
状態を第四制御信号に基づいて制御可能にすることによ
り、スキャンバスから診断用データのスキャン・インを
実現することができる。前記第二記憶回路の出力に接続
する診断用データ出力端子を更に設けることにより、ス
キャンバスへの診断用データのスキャン・アウトを可能
にすることができる。前記第二記憶回路の出力と前記デ
ータ出力端子との間に、前記バイパス回路の出力可能な
状態に呼応してカット・オフ制御される出力ゲート回路
を設けることにより、記憶回路の書き込み確定前の保持
情報とバイパス回路の出力情報との競合を防止すること
ができる。データ出力端子に結合されるべき負荷を駆動
するためのドライバー回路を前記バイパス回路に設ける
ことにより、順序回路のセットアップ時間及びホールド
時間をデータ出力端子に結合される容量性負荷の大小に
大きく依存させないようにすることができ、以って、順
序回路の適用態様の如何に拘らずその動作の安定化若し
くはその動作仕様の統一化に寄与する。第一記憶回路に
リセット機能がある場合にそのリセット指示信号によっ
てリセット可能な機能をバイパス回路に設けることによ
り、そのリセット指示をそのバイパス回路でも優先させ
ることができる。

【図面の簡単な説明】

【図１】図１は本発明に関するフリップフロップ回路の
一実施例ブロック図である。

【図２】図２は診断時の図１のフリップフロップ回路を
主体とした部分的な機能ブロック図である。

【図３】図３は図２の機能ブロックをアドレススキャン
形式で制御する場合の診断用回路構成の全体的な機能ブ
ロック図である。

【図４】図４はアドレススキャンによる診断時の一例タ
イミングチャートである。

【図５】図５は図１に示されるフリップフロップ回路の
更に詳細な一実施例回路図である。

【図６】図６は図５に示される回路の真理値説明図であ
る。

【図７】図７は図５に示されるフリップフロップ回路の
一例特性図である。

【図８】図８は図１に示されるフリップフロップ回路の
更に詳細な別の実施例回路図である。

【図９】図９は図８に示される回路の真理値説明図であ
る。

【図１０】図１０は本発明の一実施例に係るマイクロコ
ンピュータのチップレイアウト図である。

【図１１】図１１は図１０に示されるマイクロコンピュ
ータの性能を指標する情報伝達経路例えばクリティカル
パスの一例説明図である。

【符号の説明】

ＭＣＵマイクロコンピュータＦＦフリップフロップ回路２０データ（Ｄ）入力端子２１データ（Ｑ）出力端子ＳｉＤスキャン・イン・データ２２スキャン・イン・データ入力端子ＳｏＤスキャン・アウト・データ２３スキャン・アウト・データ出力端子ＣＫクロック信号２４クロック信号入力端子ＳＷｉスキャンライト信号２５スキャンライト信号入力端子ＳＲｉスキャンリード信号２８スキャンリード信号入力端子ＭＣ１診断用マスタークロック信号２６診断用マスタークロック信号入力端子Ｃ２診断用スレーブクロック信号２７診断用スレーブクロック信号入力端子ＭＦ第一記憶回路ＳＦ第二記憶回路ＢＰバイパス回路ＢＰ１、ＢＰ２バイパス回路Ｇ１、Ｇ２出力ゲート回路ＦＦ１乃至ＦＦ５フリップフロップ回路ＣＣ１、ＣＣ２、ＣＣ３組合せ回路群Ｒリッセト信号ＮＲ１、ＮＲ１０、ＮＲ１１ノアゲートＭＮ３ｎチャンネル型ＭＯＳトランジスタＭＰ３ｐチャンネル型ＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 3/037 G01R 31/28 G06F 11/22 330 G06F 11/22 340 G06F 15/78 510

Claims

(57)【特許請求の範囲】

【請求項１】第一制御信号のクロック変化に応答して
順序回路動作が可能にされ、第二及び第三制御信号のク
ロック変化に応答して診断動作可能にされる順序回路を
含む半導体集積回路であって、前記順序回路は、入力データを書き込んで出力する書き
込み状態並びに書き込まれたデータを保持して出力する
保持状態が制御される第一記憶回路と、前記第一記憶回
路の出力が入力に接続され前記書き込み状態と保持状態
が制御される第二記憶回路と、前記第一記憶回路の入力
と第二記憶回路の出力とを導通させる出力状態と前記第
一記憶回路の入力と第二記憶回路の出力とを非導通状態
にする出力抑止状態が制御されるバイパス回路とを含
み、前記第一記憶回路と第二記憶回路との直列接続回路と前
記バイパス回路とが並列に主データ入力端子とデータ出
力端子に接続され、前記バイパス回路を経由して前記主データ入力端子から
前記データ出力端子に至る信号経路は、前記第一記憶回
路及び第二記憶回路を経由して前記主データ入力端子か
ら前記データ出力端子に至る信号経路の信号伝達時間よ
りも短い信号伝達時間を有し、前記第一制御信号が所定レベルに固定されることによっ
て前記バイパス回路が出力抑止状態に固定され、このと
き、前記第二制御信号及び第三制御信号のクロック変化
に同期して前記第一記憶回路と第二記憶回路の何れか一
方の書込み状態と他方の保持状態とが交互に切り換え制
御され、前記第三制御信号が所定レベルに固定されることによっ
て前記第二記憶回路が常時書き込み状態に固定され、こ
のとき、第二制御信号のクロック変化に同期して第一記
憶回路の書き込み状態と保持状態が交互に制御されると
共に、前記第一制御信号のクロック変化に同期して前記
バイパス回路の出力状態が前記第一記憶回路の書込み状
態と同相に制御されるものであることを特徴とする半導
体集積回路。
【請求項２】第一制御信号のクロック変化に応答して
順序回路動作が可能にされ、第二及び第三制御信号のク
ロック変化に応答して診断動作可能にされる順序回路を
含む半導体集積回路であって、前記順序回路は、入力データを書き込んで出力する書き
込み状態並びに書き込まれたデータを保持して出力する
保持状態が制御される第一記憶回路と、前記第一記憶回
路の出力が入力に接続され前記書き込み状態と保持状態
が制御される第二記憶回路と、前記第一記憶回路の入力
と第二記憶回路の出力とを導通させる出力状態と前記第
一記憶回路の入力と第二記憶回路の出力とを非導通状態
にする出力抑止状態が制御されるバイパス回路とを含
み、前記第一記憶回路と第二記憶回路との直列接続回路と前
記バイパス回路とが並列に主データ入力端子とデータ出
力端子に接続され、前記バイパス回路を経由して前記主データ入力端子から
前記データ出力端子に至る信号経路は、前記第一記憶回
路及び第二記憶回路を経由して前記主データ入力端子か
ら前記データ出力端子に至る信号経路の直列ゲート段数
よりも少ない直列ゲート段数を有し、前記第一制御信号が所定レベルに固定されることによっ
て前記バイパス回路が出力抑止状態に固定され、このと
き、前記第二制御信号及び第三制御信号のクロック変化
に同期して前記第一記憶回路と第二記憶回路の何れか一
方の書込み状態と他方の保持状態とが交互に切り換え制
御され、前記第三制御信号が所定レベルに固定されることによっ
て前記第二記憶回路が常時書き込み状態に固定され、こ
のとき、第二制御信号のクロック変化に同期して第一記
憶回路の書き込み状態と保持状態が交互に制御されると
共に、前記第一制御信号のクロック変化に同期して前記
バイパス回路の出力状態が前記第一記憶回路の書込み状
態と同相に制御されるものであることを特徴とする半導
体集積回路。
【請求項３】前記第一記憶回路は更に、診断用データ
入力端子からの診断用データに対する前記書き込み状態
と保持状態が第四制御信号に基づいて制御可能であるこ
とを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】前記第二記憶回路の出力に接続する診断
用データ出力端子を更に設けて成るもであることを特徴
とする請求項３記載の半導体集積回路。
【請求項５】前記第二記憶回路の出力と前記データ出
力端子との間に、前記バイパス回路の出力状態に呼応し
てカット・オフ制御される出力ゲート回路を更に設けて
成るものであることを特徴とする請求項１乃至４の何れ
か１項記載の半導体集積回路。
【請求項６】前記バイパス回路に、前記データ出力端
子に結合されるべき負荷を駆動するためのドライバー回
路を更に設けて成るものであることを特徴とする請求項
１乃至５の何れか１項記載の半導体集積回路。
【請求項７】前記バイパス回路は、前記データ出力端
子に出力されるべきデータを第五制御信号に応答して所
定に論理値に強制する手段を更に有し、前記第一記憶回路は、保持状態において保持するデータ
を前記第五制御信号に応答して所定に論理値に強制する
手段を更に有して、成るものであることを特徴とする請求項１乃至６の何れ
か１項記載の半導体集積回路。
【請求項８】マイクロコンピュータとして１チップ化
されて成るものであることを特徴とする請求項１乃至７
の何れか１項記載の半導体集積回路。