KR100387523B1 - 데이터와 에코 클럭간 트래킹을 위한 장치 및 방법 - Google Patents

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Abstract

본 발명은 에코 클럭을 사용하는 장치에 관한 것으로, 특히 에코 클럭이 요구되는 동기형 제품에서 데이터의 스피드에 적응적으로 에코 클럭의 스피드를 일치시켜 주는 데이터와 에코 클럭간 트래킹을 위한 장치 및 방법에 관한 것이다. 본 발명에 따른 데이터와 에코 클럭간 트래킹을 위한 장치는: 외부 출력 데이터의 스피드가 지연되는 경우 제1펄스 신호와 제2펄스 신호를 제어신호를 이용하여 상기 외부 출력 데이터의 지연 시간만큼 지연시키는 지연 제어부; 및 상기 데이터 출력 버퍼의 지연 제어회로에 의해 상기 외부 출력 데이터의 지연 시간만큼 지연된 외부 출력 에코 클럭을 외부로 출력하는 출력부를 구비함을 특징으로 하며, 본 발명에 따른 데이터와 에코 클럭간 트래킹을 위한 방법은: 동작 사이클에 따라 제1펄스 신호와 제2펄스 신호에 제어신호를 혼합하여 생성한 지연 제어신호로써 상기 외부 출력 데이터의 래치 타이밍을 감지하는 단계; 상기 외부 출력 데이터의 래치 타이밍 감지결과 상기 외부 출력 데이터의 스피드 지연이 있으면 상기 지연 제어신호에 의해 상기 제1펄스신호 및 제2펄스 신호를 상기 외부 출력 데이터의 지연 시간만큼 지연하는 단계; 상기 지연된 제1펄스 신호 및 제2펄스 신호를 이용하여 외부 출력 데이터와 일치하는 외부 출력 에코 클럭을 생성하는 단계를 구비함을 특징으로 한다.

Description

데이터와 에코 클럭간 트래킹을 위한 장치 및 방법{APPARATUS AND METHOD FOR DATA TO ECHO CLOCK TRACKING}
본 발명은 에코 클럭을 사용하는 장치에 관한 것으로, 특히 에코 클럭이 요구되는 동기형 제품에서 데이터의 스피드에 적응적으로 에코 클럭의 스피드를 일치시켜 주는 데이터와 에코 클럭간 트래킹을 위한 장치 및 방법에 관한 것이다. 더욱 구체적으로는 고속화 등에 따른 동작 사이클의 변화에 따라 에코 클럭의 스피드를 데이터 스피드와 동일한 비율로 트래킹 함으로써 데이터와 에코 클럭간의 스피드 스큐 발생을 방지할 수 있는 장치 및 방법에 관한 것이다.
동기형(Synchronous) 제품에 있어서 에코 클럭(Echo Clock)을 요구하는 경향이 증가하고 있다. 예를 들어, 반도체 메모리 장치에 있어서의 에코 클럭은 내부 데이터 출력에 동기되는 신호로서 출력 데이터의 추적능(Tracibility)을 위해서 메모리 장치에서 주변의 시스템에 제공하는 스트로브 신호이며, 이를 스트로브 클럭(Strobe Clock)이라고도 한다. 다시 말해, 에코 클럭은 칩(Chip)을 사용하는 시스템의 요구에 의한 클럭이다. 반도체 메모리 칩의 경우에 있어서는 시스템으로의 출력 데이터(Dout Data: "DQ"로 약칭)와 에코 클럭("CQ"로 약칭)을 항상 동일조건으로 시스템에 제공해야 한다. 왜냐하면, 시스템이 출력 데이터(DQ)를 입력받는 기준 클럭으로 상기 에코 클럭(CQ)을 사용하기 때문에 상기 출력 데이터(DQ)와 에코 클럭(CQ)간은 스큐(Skew) 없이 동일한 스피드를 유지해야 한다. 그래야만 시스템에서 에코 클럭(CQ)을 클럭으로 사용하여 출력 데이터(DQ)를 입력받을 때 상기 출력 데이터(DQ)의 셋-업(Set-up)과 홀드 타임 마진(Hold Time Margin)을 최대로 가져갈 수가 있기 때문이다. 이는 시스템의 안정화와 스피드 향상에 영향을 미치는 요소이다.
에코 클럭을 생성하여 데이터 신호처럼 칩 외부로 제공하는 제품에 있어서 종래에는 칩의 동작 사이클 변화에 따라서 데이터와 에코 클럭간 스피드 스큐가 발생되는 경우가 있었다. 이 경우는 칩의 고속화에 따라 동작 사이클이 줄어들면서인데, 동작 사이클이 줄어들면 데이터의 출력 스피드가 증가하게 되나 종래 적용되던 에코 클럭의 경우는 사이클 타임에 무관하게 항상 일정한 스피드를 유지하도록 되어 있어 출력 데이터와 에코 클럭간 스피드 스큐가 발생하게 된다. 더욱이, 반도체 메모리 장치가 초고속화 되는 경향에서 에코 클럭을 이용하는 반도체 메모리 장치, 예컨대 에코 클럭을 포함하는 초고속 동기형 DDR SRAM(Synchronous Double Data Rate Static RAM) 제품의 경우에는 출력 데이터(DQ)와 에코 클럭(CQ)의 스피드 스큐 발생이 충분히 예상된다. 이렇게 출력 데이터의 스피드가 증가하게 되더라도 에코 클럭이 동일한 스피드를 유지함에 따라 출력 데이터와 에코 클럭간 스피드 스큐의 발생은 시스템의 불안정을 가져오고, 고속화를 저해하는 요인이 되기도 한다.
따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 동작 사이클이 변하더라도 출력 데이터와 에코 클럭을 일치시켜 스큐를 방지할 수 있는 데이터와 에코 클럭간 트래킹을 위한 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 고속의 동기형 반도체 메모리 장치에 적합하고 스피드 지연을 방지하며, 시스템의 안정화를 구현할 수 있는 반도체 메모리 장치에서 데이터와 에코 클럭간 트래킹을 위한 장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 데이터와 에코 클럭간 트래킹을 위한 장치는: 동작 사이클에 따라 제1펄스 신호와 제2펄스 신호에 데이터 래치용 펄스신호를 혼합하여 생성한 지연 제어신호로써 외부 출력 데이터의 래치 타이밍을 감지하는 지연 제어 회로부와, 상기 제1펄스 신호 및 제2펄스 신호에 의해 온 또는 오프 되며 상기 지연 제어 회로부의 외부 출력 데이터의 래치 타이밍 감지결과 외부 출력 데이터의 스피드 지연이 있는 경우 상기 지연 제어 회로부로부터의 지연 제어신호 출력에 의거 상기 제1펄스 및 제2펄스 신호를 상기 외부 출력 데이터의 지연 시간만큼 지연시킨 신호를 패싱하는 신호 패스 회로부와, 상기 신호 패스 회로부를 통과한 신호를 저장하는 래치부를 포함하여 이루어진 데이터 출력 버퍼; 및 상기 데이터 출력 버퍼의 래치부의 양단 신호를 에코 클럭으로 입력받아 외부로 외부 출력 에코 클럭을 출력하는 출력부를 구비함을 특징으로 하며, 본 발명에 따른 데이터와 에코 클럭간 트래킹을 위한 방법은: 동작 사이클에 따라 제1펄스 신호와 제2펄스 신호에 제어신호를 혼합하여 생성한 지연 제어신호로써 상기 외부 출력 데이터의 래치 타이밍을 감지하는 단계; 상기 외부 출력 데이터의 래치 타이밍 감지결과 상기 외부 출력 데이터의 스피드 지연이 있으면 상기 지연 제어신호에 의해 상기 제1펄스신호 및 제2펄스 신호를 상기 외부 출력 데이터의 지연 시간만큼 지연하는 단계; 상기 지연된 제1펄스 신호 및 제2펄스 신호를 이용하여 외부 출력 데이터와 일치하는 외부 출력 에코 클럭을 생성하는 단계를 구비함을 특징으로 한다.
도 1은 동기형 반도체 메모리에 있어서의 일반적인 데이터 독출 경로의 간략한 블록도
도 2는 제1비교예에 따른 외부 출력 에코 클럭 발생 블록도
도 3은 제2비교예에 따른 외부 출력 에코 클럭 발생 블록도
도 4는 본 발명의 바람직한 실시예에 따른 외부 출력 에코 클럭 발생 블록도
도 5는 본 발명의 바람직한 실시예에 따른 외부 출력 에코 클럭 발생을 위한 회로의 블록구성도
도 6은 도 1의 데이터 출력 버퍼(DOB)의 구체 회로 예시도
도 7은 도 2의 제1비교예에 따른 데이터 출력 버퍼(DOB_CQ)의 구체 회로 예시도
도 8은 제2비교예에 따른 가변 지연 클럭 생성회로 구체 예시도
도 9는 도 4 및 도 5의 본 발명의 바람직한 실시예에 따른 데이터 출력 버퍼(DOB_CQ)의 구체 회로 예시도
도 10은 장주기(Long Cycle)에 따른 제1비교예의 신호 파형도
도 11은 장주기 경우에 있어서 따른 본 발명에 따른 신호 파형도
도 12는 단주기(Short Cycle)에 따른 제1비교예의 신호 파형도
도 13은 단주기 경우에 있어서 따른 본 발명에 따른 신호 파형도
본 발명의 상세한 설명에 앞서 후술하는 설명에서 사용되는 각 신호들의 정의는 다음과 같다.
DQ: 출력 데이터
CQ: 에코 클럭
XCK: 외부 클럭
DLAT/DLATB: 메인 센스증폭기로부터의 데이터 신호쌍
KPIPE: 파이프라인 구동신호로써 데이터 래치용 펄스 신호(Dout Data latch pulse)
DATAa/DATAaB: 래치 데이터 쌍
KDATA: 데이터 패치 클럭(Dout fetch clock)
DOU/DOD: 데이터 출력 신호쌍
XDOUT: 외부 출력 데이터
KDATA_CQ1: 제1펄스 신호
KDATA_CQ2: 제2펄스 신호
RESET: 지연 제어신호(리셋 신호)
XCQ: 외부 출력 에코 클럭
DOU_CQ: 풀-업 에코 클럭(pull-up echo clock)
DOD_CQ: 풀-다운 에코 클럭(pull-down echo clock)
이하 비교예 및 본 발명의 바람직한 실시예를 도시한 도면을 참조하여 본 발명을 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 회로설계 구조와 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
이하에서 설명하는 도 1 및 도 6은 동기형 반도체 메모리에서의 일반적인 데이터 독출 경로에 관한 구성 및 회로에 관한 도면이며, 도 2, 도 3, 도 7, 도 8, 도 10, 도 12는 비교예에 따른 도면이며, 도 4, 도 5, 도 9, 도 11, 도 13은 본 발명에 따른 도면이다. 이하에서는 일반적인 데이터 독출 경로를 간략히 설명하고, 외부 에코 클럭 발생 회로 및 방법에 따른 비교예와 본 발명을 비교 설명한다.
도 1은 동기형 파이프라인 반도체 메모리 장치(synchronous pipelined semiconductor memory device)에 있어서의 일반적인 데이터 독출 경로의 간략한 블록도이고, 도 6은 상기 도 1의 데이터 출력 버퍼(DOB)의 구체 회로 예시도이다.
상기 도 1에서 동기형 파이프라인 반도체 메모리 장치는 데이터 출력 버퍼(Dout Output Buffer: DOB)(10)와 오프 칩 드라이버(Off Chip Driver: OCD)(20)를 구비한다. 통상적인 동기형 반도체 메모리, 예컨대 동기형 파이프라인 메모리에서의 노멀 데이터 독출 경로를 간략히 설명하면; 외부 억세스 신호, 즉 로우(row) 어드레스 및 컬럼(column) 어드레스가 지정되면 매트릭스(matrix) 형태의 메모리 셀 어레이(memory cell array)를 갖는 메모리 어레이부(도시되지 않음)에서는 해당 메모리 셀의 데이터가 독출되고, 이렇게 독출된 데이터는 컬럼 선택부(도시되지 않음)를 경유하고 순차적으로 블록 센스증폭기(block sense amplifier: BSA)와 메인 센스증폭기(main sense amplifier: MSA)(도시되지 않음)에서 소정 레벨로 증폭된 후 데이터 출력 버퍼(10)에 래치(latch) 된다. 이때, 상기 데이터 출력 버퍼(10)에서는 상기 메인 센스증폭기(MSA)로부터 입력되는 데이터 신호 쌍(DLAT/DLATB)을 파이프라인 구동신호인 데이터 래치용 펄스신호(이하, "KPIPE"라고 칭함.)로써 1차 래치 시킨다. 이렇게 1차 래치된 데이터는 데이터 패치 클럭(KDATA)에 의해 패스 및 2차 래치된 데이터 출력 쌍(DOD/DOU)으로 상기 오프 칩 드라이버(20)에 입력되며, 상기 오프 칩 드라이버(20)는 상기 데이터 출력 버퍼(10)로부터 입력되는 데이터 출력 쌍(DOD/DOU)을 외부 출력 데이터(XDOUT)로 출력한다.
상기 도 1의 구체 회로 예시도인 상기 도 6은 동기형 파이프라인 제품의 일반적인 데이터 출력 버퍼(10)의 회로 구조의 일 예를 도시한 것으로, DLAT/DLATB은 통상 셀에서 출력된 데이터가 센싱 스키마(Sensing Scheme)인 로컬 센스증폭기(Local SA)와 입출력 센스 증폭기(I/O SA)를 거친 후의 데이터이다. KPIPE는 외부 클럭으로부터 만들어진 펄스 신호이며, 통상 동기형 파이프라인 제품에서 현재 사이클에서 상기 DLAT/DLATB 신호를 래치1(LAT1)에 래치 시키는 역할을 한다. 즉, 상기 도 6에서 상기 KPIPE 신호가 "High" 펄스로 천이 되면 상기DLAT/DLATB와 연결된 패스 게이트(pass gate) PG1, PG2가 턴-온 되어 상기 DLAT/DLATB가 상기 래치1(LAT1)에 래치 된다. 그리고, 래치 양단의 DATAa/DATAaB는 상기 래치1의 양단 노드가 인버팅(inverting)된 상태임을 알 수 있다. KDATA는 도 10 내지 도 13에 도시된 신호 파형도에서 보듯이 현재 사이클에서 상기 KPIPE에 의해 래치된 DATAa/DATAaB를 다음 사이클에서 패스 게이트 PG3, PG4를 통해 패스시키고 이를 래치2(LAT2)에서 래치하여, 즉 DATAa/DATAaB를 다음 사이클에서 DOD/DOU에 패스시켜 상기 오프 칩 드라이버(20)에서 최종 XDOUT로 출력되도록 한다.
이와 같이 셀로부터 데이터 출력 버퍼(10)에 입력된 데이터를 Dout으로 출력시키는 것이 동기형 파이프라인 제품의 통상적인 방법이다.
한편, 동기형 파이프라인 제품에서의 에코 클럭 발생 블록을 제1비교예, 제2비교예를 통해 살펴본다.
도 2는 제1비교예에 따른 외부 에코 클럭 발생 블록도이며, 도 7은 도 2의 제1비교예에 따른 데이터 출력 버퍼(DOB_CQ)의 구체 회로 예시도이다. 상기 제1비교예에 따른 데이터 출력 버퍼(30) 및 오프 칩 드라이버(40)에서의 에코 클럭 발생에는 펄스신호인 KDATA_CQ1과 KDATA_CQ2를 이용한다. 상기 제1비교예에 따른 에코 클럭 발생을 상기 도 7의 구체 회로 예시도를 통해 상세히 설명한다.
모든 사이클에서 KDATA_CQ1과 KDATA_CQ2는 각각 교차하여 발생하며, 도 10 및 도 12의 제1비교예의 신호 파형도에서 보듯이 상기 KDATA_CQ1과 KDATA_CQ2는 상기 KDATA와 동일한 타이밍에서 생성된다. 상기 도 7에서, 먼저 상기 KDATA_CQ1이 "하이" 펄스가 되면 상기 DOU_CQ는 "하이"로 되고, 상기 DOD_CQ는 "로우"로 되며,이때 최종 XDOUT는 "하이"가 된다. 다음 사이클에서 상기 KDATA_CQ1은 "로우"이고, 상기 KDATA_CQ2가 "하이"가 되면 상기 DOU_CQ는 "로우"로 되고, 상기 DOD_CQ는 "하이"로 되어, 최종 XDOUT는 "로우"가 된다. 이렇게 CQ(XCQ)는 "하이"와 "로우"가 매 사이클에서 교차해서 생성된다.
도 10은 장주기(Long Cycle)에 따른 제1비교예의 신호 파형도로서, 동기형 파이프라인 제품의 데이터 리드(read)를 나타내고 있다. 장주기인 경우 상기 DATAa/DATAaB가 다음 사이클의 KDATA보다 충분한 마진(margin)을 가지고 일찍 래치 되므로 XDOUT와 XCQ는 스피드 차이가 없다. 여기서, 상기 XCQ의 발생은 제1펄스 신호인 KDATA_CQ1과 제2펄스 신호인 KDATA_CQ2가 번갈아 생성되면서 XCQ가 "하이"와"로우"가 번갈아 발생된다. 또한, 통상적으로 XCQ는 XCQB와 쌍(pair)을 이루어서 항상 매 사이클마다 "하이"와 "로우" 데이터를 같이 출력한다.
하지만, 고속화에 따라 동작 사이클이 줄어들어 출력 데이터의 스피드가 지연되는 단주기(Short Cycle)의 경우 상기 제1비교예에 따르면 상기 XDOUT와 XCQ간에 스피드 스큐가 발생된다. 이를 도 12를 통해 설명한다. 상기 도 12는 단주기에 따른 제1비교예의 신호 파형도로서, 상기 도 12의 신호 파형도에서 보듯이 제1비교예에 따른 단주기에서의 에코 클럭의 스피드는 장주기 대비 변화가 없으나, 상기 XDOUT는 상기 DATAa/DATAaB가 KDATA 대비 늦게 래치 되므로 그만큼 상기 XDOUT의 스피드가 지연되며, 이로써 상기 XCQ와 상기 XDOUT간에 스피드 스큐가 발생한다. 즉, 단주기시 상기 DATAa/DATAaB가 KDATA와 겹침이 발생하여 상기 XDOUT의 스피드 지연이 있으나, 상기 XCQ는 장주기에서나 단주기에서나 동일한 스피드를 유지하므로 상기 XDOUT와의 스피드 스큐가 발생한다.
다른 비교예로서, 이하에 후술하는 제2비교예는 IBM사에서 발표한 IEEE 논문"ISSCC 2000 SLIDE SUPPLEMENT 215"에 개시되어 있는 "가변 지연 클럭 드라이버(Variable delay clock driver)" 및 "Data-to-Echo Clock Tracking System"에서의 에코 클럭 발생을 나타낸 것이다.
상기 제2비교예에 따른 외부 에코 클럭 발생 블록은 도 3에 간략히 도시되어 있으며, 에코 클럭을 지연시키는 가변 지연 클럭 생성회로는 도 8에 구체적으로 도시되어 있는 바와 같다. 상기 제2비교예는 데이터와 에코 클럭간 스큐 발생을 방지하기 위하여 더미 셀(Dummy Cell)로부터의 가변 지연 신호(Variable delay clock)를 받아 이를 이용하여 출력 데이터 스피드의 지연만큼 에코 클럭을 지연시킨 것이다. 상기 제2비교예에서의 가변 제어 신호는 상기 더미 셀로부터 지연 값이 결정된 신호를 말한다.
상기 제2비교예에서는 동작 사이클이 변화되더라도 외부 출력 데이터의 스피드 지연만큼 외부 출력 에코 클럭을 적응적으로 지연시킴으로써 데이터와 에코 클럭간의 스피드 스큐를 방지할 수 있다. 그러나, 상기 제2비교예에서는 가변 지연 신호를 생성하기 위해 지연 피드-백(feed-back) 회로를 이용해야 함으로 회로가 복잡하며, 데이터와 에코 클럭간 스피드 스큐의 문제가 없는 장주기인 경우에도 상기 가변 지연 클럭 드라이버의 지연 동작이 구동됨으로써 결국 시스템 억세스 시간(tcd)을 지연시켜 속도 저하의 문제요인이 있으며, 리드/라이트(read/write)의동일 에코 클럭 발생이 불가능하였다.
한편, 본 발명은 상기 제1비교예의 경우와 같이 단주기에서의 데이터와 에코 클럭간 스피드 스큐 문제와, 상기 제2비교예의 경우와 같이 구성회로의 복잡성과 억세스 시간 지연에 따른 속도 저하 및 리드/라이트의 동일 에코 클럭 발생 불가능의 문제를 해결할 수 있는 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 이하의 설명에서도 동기형 파이프라인 제품의 경우를 예로 들어 바람직한 실시예를 설명하기로 한다.
본 발명에 따른 동기형 파이프라인 반도체 제품에서의 데이터 독출 경로는 상술한 도 1 및 도 6과 동일하다. 그러나, 단주기에서 외부 출력 데이터의 스피드 지연에 적응적으로 외부 출력 에코 클럭을 발생하기 위한 트래킹 장치 및 방법은 상기의 비교예들과 달리 이하에 설명하는 도 4, 도 5, 도 9, 도 11 및 도 13에서의 장치 및 방법으로 안출된다.
도 4는 본 발명에 따른 외부 에코 클럭(XCQ) 발생 블록도이다. 본 발명에 따라 XCQ 생성을 위해 데이터 출력 버퍼(DOB_CQ)(100)에서는 상기 DATAa/DATAaB(래치 데이터)가 KDATA(데이터 패치 클럭)의 펄스와 겹쳐 상기 외부 출력 데이터의(XDOUT) 스피드 지연이 발생하는 단주기의 경우에 상기 KDATA_CQ1과 KDATA_CQ2에 파이프라인 구동신호인 KPIPE를 혼합하여 생성한 신호로써 상기 XDOUT의 스피드 지연만큼 지연된 XCQ를 오프 칩 드라이버(200)를 통해 발생하게 된다.
도 5는 본 발명에 따른 외부 출력 에코 클럭(XCQ) 발생을 위한 출력 회로의 블록구성도로서, 데이터 출력 버퍼(100) 및 오프 칩 드라이버(200)를 구비한다. 또한, 상기 데이터 출력 버퍼(100)는 지연 제어 회로부(110), 신호 패스 회로부(120), 래치부(130)로 구성된다.
상기 지연 제어 회로부(110)는 동작 사이클에 따라 제1펄스 신호(KDATA_CQ1)와 제2펄스 신호(KDATA_CQ2)에 데이터 래치용 펄스신호(KPIPE)를 혼합하여 생성한 지연 제어신호(RESET)로써 외부 출력 데이터(XDOUT)의 래치 타이밍을 감지한다.
상기 신호 패스 회로부(120)는 상기 제1펄스 신호(KDATA_CQ1) 및 제2펄스 신호(KDATA_CQ2)에 의해 온 또는 오프 되며, 상기 지연 제어 회로부(110)의 외부 출력 데이터(XDOUT)의 래치 타이밍 감지결과 외부 출력 데이터의(XDOUT) 스피드 지연이 있는 경우 상기 지연 제어 회로부(110)로부터의 지연 제어신호(RESET) 출력에 의거 상기 제1펄스 및 제2펄스 신호를 상기 외부 출력 데이터(XDOUT)의 지연 시간만큼 지연시킨 신호를 패싱(passing)한다.
상기 래치부(130)는 상기 신호 패스 회로부(120)를 통과한 신호를 저장한다.
그리고, 상기 오프 칩 드라이버(OCD)(200)는 상기 데이터 출력 버퍼(DOB_CQ)(100)의 래치부(130)의 양단 신호를 에코 클럭(DOU_CQ, DOD_CQ)으로 입력받아 외부(일 예로, 시스템)로 외부 출력 에코 클럭(XCQ)을 출력한다.
도 9는 상기 도 4 및 도 5의 본 발명에 따른 데이터 출력 버퍼(DOB_CQ)의 구체 회로 예시도이다. 본 발명에서는 상기 지연 제어 회로부(110)를 상기 데이터 출력 버퍼(DOB_CQ)에 부가하여 상기 지연 제어 회로부(110)에서 외부 출력 데이터 XDOUT의 래치 타이밍을 감지하여 에코 클럭의 출력을 제어함으로써 데이터와 에코 클럭간 트래킹을 수행하도록 한 것이다.
상기 도 9에서, 상기 지연 제어 회로부(110)는 NOR 게이트 NOR1, NOR2 및 인버터 INV101 내지 INV110, 그리고 PMOS 트랜지스터 PMOS1, NMOS 트랜지스터 NMOS1 및 NMOS2의 연결회로로 구성된다.
상기 지연 제어 회로부(110)의 회로연결 구성을 보면; 상기 NOR1은 KDATA_CQ1과 KDATA_CQ2를 입력받는다. 그리고, 상기 NOR1의 출력은 상기 NOR2로 입력되고, 또한 상기 NOR1의 출력은 인버터 INV103 내지 INV107을 경유하여 상기 NOR2로 입력된다. 상기 NOR2의 출력은 인버터 INV101과 INV102를 경유하여 상기 NMOS2의 게이트 단에 연결된다. 한편, 트랜지스터는 [ PMOS1 - NMOS2 - NMOS1 ]로 연결되며, 상기 NMOS2와 연결되지 않은 상기 PMOS1의 일 단은 전원전압에 연결되고, 상기 NMOS2와 연결되지 않은 상기 NMOS1의 일 단은 접지전압에 연결된다. 상기 PMOS1 및 NMOS1의 게이트는 KPIPE 신호가 인버터 INV108을 경유한 신호와 공통 연결된다. 또한, 상기 PMOS1과 NMOS2의 공통 연결라인에서 출력노드인 RESET 노드 'a'가 연결되며, 상기 RESET 노드 'a'에 병렬로 인버터 INV109 및 INV110이 연결되어 있다. 상기 RESET 신호는 지연 제어신호로써 상기 신호 패스 회로부(120)의 동작 필요조건으로 입력된다.
상기와 같은 지연 제어 회로부(110)의 회로 동작을 살펴본다.
상기 KPIPE가 "하이"로 되면 상기 INV108을 경유하여 상기 PMOS1을 턴-온 시켜 상기 RESET 노드 'a'가 "하이"가 된다. 상기 KPIPE는 펄스이므로 소정 시간이 지나면 "로우"로 되어 상기 PMOS1은 턴-오프 되고 NMOS1은 턴-온 된다. 이때, 상기 KDATA_CQ1과 KDATA_CQ2 중의 "하이" 신호가 피드-백 되어 노드 'b'가 "하이"가 되면 상기 RESET 노드 'a'는 "로우"가 된다. 즉, 상기 RESET 노드 'a'는 KPIPE가 "하이"로 되어야만 그때 "하이"로 래치 된다.
상기 신호 패스 회로부(120) 및 래치부(130)의 동작은 상기 지연 제어 회로부(110)의 출력, 즉 RESET 노드 'a'가 "하이"인 경우에서만 상기 도 7에서 상술한 바와 같은 동작을 수행하게 된다. 본 발명에서도 모든 사이클에서 KDATA_CQ1과 KDATA_CQ2는 각각 교차하여 발생하며, 도 11 및 도 13의 신호 파형도에서 보듯이 상기 KDATA_CQ1과 KDATA_CQ2는 상기 KDATA와 동일한 타이밍에서 생성된다.
상기 RESET 신호가 "하이"인 경우에 상기 KDATA_CQ1이 "하이" 펄스가 되면 상기 DOU_CQ는 "하이"로 되고, 상기 DOD_CQ는 "로우"로 되며, 이때 최종 XDOUT는 "하이"가 된다. 다음 사이클에서 상기 KDATA_CQ1은 "로우"이고, 상기 KDATA_CQ2가 "하이"가 되면 상기 DOU_CQ는 "로우"로 되고, 상기 DOD_CQ는 "하이"로 되어, 최종 XDOUT는 "로우"가 되는 동작을 수행하게 된다.
따라서, 지연 제어신호인 RESET은 상기 KPIPE가 "하이"가 되면 "하이" 상태로 천이되고, 상기 KPIPE가 "로우"가 되면 상기 KDATA_CQ1과 KDATA_CQ2 중의 "하이"가 피드-백 되어 "로우" 상태로 천이된다.
상기한 방법으로 상기 제연 제어 회로부(110)는 동작 사이클에 따라 상기 KDATA_CQ1과 상기 KDATA_CQ2에 상기 KPIPE를 혼합하여 생성한 지연 제어신호인 상기 RESET 신호로써 상기 외부 출력 데이터(XDOUT)의 래치 타이밍을 감지하며, 상기 외부 출력 데이터(XDOUT)의 스피드 지연이 있는 경우 상기 RESET 출력에 의해 상기 KDATA_CQ1과 상기 KDATA_CQ2를 상기 XDOUT의 지연 시간만큼 지연시킨 신호를 패스시켜 상기 래치부(130)에 저장한다. 그러면 상기 오프 칩 드라이버(200)는 상기 래치부(130)의 양단 신호를 DOU_CQ 및 DOD_CQ로 입력받아 외부로 외부 에코 클럭(XCQ)을 출력한다.
본 발명에 따른 상기 도 6 및 도 9에 의거한 신호 파형도가 도 11 및 도 13에 도시되어 있는데, 상기 도 11은 장주기에서의 각 신호 파형도이며, 상기 도 13은 단주기에서의 각 신호 파형도이다. 상기 도 11 및 도 13을 통해 본 발명에 따라 장주기 및 단주기에서의 신호 파형도를 살펴본다.
먼저, 장주기의 경우인 도 11에 도시된 장주기시 본 발명에 따른 신호 파형도를 보면; 장주기에서는 상기 DATAa/DATAaB가 다음 사이클의 KDATA보다 충분한 마진을 가지고 일찍 래치되고, 상기 KPIPE가 "하이" 타이밍을 받아서 상기 RESET이 "하이"로 된다. 따라서, 장주기인 경우에는 상기 XDOUT와 상기 XCQ의 스피드가 동일하여 스큐가 발생하지 않는다. 상기 도 11에서 보듯이 본 발명에 따른 데이터-에코 클럭 트래킹 장치는 스피드 스큐의 문제가 발생하지 않는 장주기에서는 상기 제1비교예와 동일한 동작결과가 나타난다. 즉, 장주기에서는 상기 XDOUT의 스피드 지연이 없으므로 상기 XCQ의 스피드 지연도 없다. 따라서, 장주기에서는 상기 RESET에 의한 지연이 발생되지 않는다.
그러나, 상기 DATAa/DATAaB와 상기 KDATA의 펄스가 겹치는 단주기의 경우에서는 상기 도 13에 도시된 신호 파형도와 같이 상기 KDATA_CQ1과 KDATA_CQ2에 상기 KPIPE를 혼합하여 생성하는 RESET 신호의 "하이"로 천이되는 시점을 상기 XDOUT 스피드 지연 시간만큼 지연시켜서 XCQ를 출력한다. 따라서, 상기 XDOUT 스피드 지연을 상기 XCQ도 동일하게 추적(trace)함을 알 수 있다. 이렇게 함으로써 본 발명에 따른 데이터와 에코 클럭간 트래킹 장치는 단주기에서의 XDOUT 스피드 지연만큼 적응적으로 XCQ 스피드를 지연시켜 상기 XDOUT와 XCQ의 스피드를 동일하게 유지시켜 주어 단주기에서도 상기 XDOUT와 상기 XCQ간 스피드 스큐는 발생하지 않게 된다.
이와 같이 본 발명은 메모리에서 사용하는 에코 클럭과 데이터간의 스큐 발생을 방지하기 위하여 내부회로에 XCQ와 XDOUT를 일치시켜 주는 지연 제어회로를 구비하여 스큐를 제거하는 장치 및 방법에 관한 것이다. 특히, 상술한 바와 같이 시스템 클럭(XCK)이 단주기로 동작하는 환경에서 나타나는 스큐 문제를 해결하기 위하여 XCQ를 생성하는 KDATA_CQ1과 KDATA_CQ2 클럭을 지연시키고 파이프라인 구동신호인 KPIPE를 이용하여 RESET 신호를 만들어 XCQ와 XDOUT를 일치시켜 스큐를 방지한다.
한편, 본 발명의 상세한 설명에서는 파이프라인 구동신호인 KPIPE를 이용하여 XDOUT의 스피드 지연이 있는 경우의 XCQ의 지연을 제어하였으나, 상기 도 11 및 도 13에 도시된 바와 같이 상기 메인 센스증폭기로부터의 데이터 신호쌍(DLAT/DLATB)을 상기 KDATA_CQ1과 KDATA_CQ2와 혼합하는 신호로 이용할 수 있다. 즉, 본 발명의 상세한 설명에서 지연 제어신호인 RESET을 생성하는 신호로 이용하는 제어신호로 KPIPE 대신에 DLAT/DLATB을 이용할 수도 있음을 의미한다. 상기 DLAT/DLATB을 제어신호로 이용하더라도 상기 KPIPE를 이용하는 경우와 동일한 결과가 나타난다.
또한, 본 발명의 상세한 설명에서는 동기형 파이프라인 반도체 제품에서의구체적인 실시예를 들어 설명하였으나, 본 발명의 적용범위는 에코 클럭을 사용하여 데이터와 에코 클럭간 스피드 스큐를 방지하기 위한 트래킹이 필요한 제품에 적용 가능하다.
따라서, 본 발명에 따른 데이터와 에코 클럭간 트래킹을 위한 장치는: 외부 출력 데이터의 스피드가 지연되는 경우 제1펄스 신호와 제2펄스 신호를 제어신호를 이용하여 상기 외부 출력 데이터의 지연 시간만큼 지연시키는 지연 제어부; 및 상기 데이터 출력 버퍼의 지연 제어회로에 의해 상기 외부 출력 데이터의 지연 시간만큼 지연된 외부 출력 에코 클럭을 외부로 출력하는 출력부를 구비함을 특징으로 하며,
본 발명에 따른 데이터와 에코 클럭간 트래킹을 위한 방법은: 동작 사이클에 따라 제1펄스 신호와 제2펄스 신호에 제어신호를 혼합하여 생성한 지연 제어신호로써 상기 외부 출력 데이터의 래치 타이밍을 감지하는 단계; 상기 외부 출력 데이터의 래치 타이밍 감지결과 상기 외부 출력 데이터의 스피드 지연이 있으면 상기 지연 제어신호에 의해 상기 제1펄스신호 및 제2펄스 신호를 상기 외부 출력 데이터의 지연 시간만큼 지연하는 단계; 상기 지연된 제1펄스 신호 및 제2펄스 신호를 이용하여 외부 출력 데이터와 일치하는 외부 출력 에코 클럭을 생성하는 단계를 구비함을 특징으로 한다.
상술한 바와 같이 본 발명은 동작 사이클이 변하더라도 출력 데이터와 에코클럭을 일치시켜 스큐를 방지할 수 있는 이점이 있다.
본 발명의 다른 효과는 고속의 동기형 반도체 메모리 장치에 적합하고 스피드 지연을 방지하며, 시스템의 안정화를 구현할 수 있는 이점이 있다.
본 발명의 또 다른 효과는 데이터와 에코 클럭간 트래킹이 간단한 회로의 변경만으로 가능하며, 억세스 스피드 증가와 리드/라이트의 동일 에코 클럭 발생을 가능하게 하는 이점이 있다.

Claims (14)

  1. 동작 사이클에 따라 제1펄스 신호와 제2펄스 신호에 데이터 래치용 펄스신호를 혼합하여 생성한 지연 제어신호로써 외부 출력 데이터의 래치 타이밍을 감지하는 지연 제어 회로부와, 상기 제1펄스 신호 및 제2펄스 신호에 의해 온 또는 오프 되며 상기 지연 제어 회로부의 외부 출력 데이터의 래치 타이밍 감지결과 외부 출력 데이터의 스피드 지연이 있는 경우 상기 지연 제어 회로부로부터의 지연 제어신호 출력에 의거 상기 제1펄스 및 제2펄스 신호를 상기 외부 출력 데이터의 지연 시간만큼 지연시킨 신호를 패싱하는 신호 패스 회로부와, 상기 신호 패스 회로부를 통과한 신호를 저장하는 래치부를 포함하여 이루어진 데이터 출력 버퍼; 및
    상기 데이터 출력 버퍼의 래치부의 양단 신호를 에코 클럭으로 입력받아 외부로 외부 출력 에코 클럭을 출력하는 출력부를 구비함을 특징으로 하는 반도체 메모리 장치에서 데이터와 에코 클럭간 트래킹을 위한 장치.
  2. 제 1항에 있어서,
    상기 데이터 출력버퍼는 상기 지연 제어신호를 이용하여 상기 외부 출력 데이터의 스피드 지연이 있는 경우 상기 외부 출력 데이터와 상기 외부 출력 에코 클럭간 트래킹을 제어함을 특징으로 하는 데이터와 에코 클럭간 트래킹을 위한 장치.
  3. (삭제)
  4. (삭제)
  5. (삭제)
  6. 동작 사이클에 따라 제1펄스 신호와 제2펄스 신호에 데이터 래치용 펄스신호를 혼합하여 생성한 지연 제어신호로써 외부 출력 데이터의 래치 타이밍을 감지하는 지연 제어 회로부,
    상기 제1펄스 신호 및 제2펄스 신호에 의해 온 또는 오프 되며, 상기 지연 제어 회로부의 외부 출력 데이터의 래치 타이밍 감지결과 외부 출력 데이터의 스피드 지연이 있는 경우 상기 지연 제어 회로부로부터의 지연 제어신호 출력에 의거 상기 제1펄스 및 제2펄스 신호를 상기 외부 출력 데이터의 지연 시간만큼 지연시킨 신호를 패싱하는 신호 패스 회로부,
    상기 신호 패스 회로부를 통과한 신호를 저장하는 래치부를 가지는 데이터 출력 버퍼; 및
    상기 데이터 출력 버퍼의 래치부의 양단 신호를 에코 클럭으로 입력받아 외부로 외부 출력 에코 클럭을 출력하는 오프 칩 드라이버를 구비함을 특징으로 하는 반도체 메모리 장치에서 데이터와 에코 클럭간 트래킹을 위한 장치.
  7. 제 6항에 있어서,
    상기 데이터 래치용 펄스신호는 현재 사이클에서 셀로부터의 상기 데이터를 상기 데이터 출력 버퍼에 래치 시킴을 특징으로 하는 반도체 메모리 장치에서 데이터와 에코 클럭간 트래킹을 위한 장치.
  8. 제 7항에 있어서,
    상기 제1펄스 신호와 제2펄스 신호는 매 사이클에서 각각 교차하여 발생하며, 이전 사이클에서 래치된 데이터를 다음 사이클에서 패스시키는 데이터 패치클럭 펄스와 동일한 타이밍에서 생성됨을 특징으로 하는 반도체 메모리 장치에서 데이터와 에코 클럭간 트래킹을 위한 장치.
  9. 제 6항 또는 제 8항에 있어서, 상기 지연 제어 회로부는;
    상기 지연 제어신호를 상기 데이터 래치용 펄스신호의 하이가 되면 하이 상태로 천이되고, 상기 데이터 래치용 펄스신호가 로우가 되면 상기 제1 및 제2펄스 신호 중의 하이가 피드백 되어 로우 상태로 천이되도록 회로가 구성됨을 특징으로 하는 반도체 메모리 장치에서 데이터와 에코 클럭간 트래킹을 위한 장치.
  10. 제 6항에 있어서,
    상기 외부 출력 데이터의 스피드 지연의 감지는 래치 데이터와 데이터 패치 클럭의 펄스가 겹치는 단주기의 검출로 감지함을 특징으로 하는 반도체 메모리 장치에서 데이터와 에코 클럭간 트래킹을 위한 장치.
  11. 동작 사이클에 따라 제1펄스 신호와 제2펄스 신호에 제어신호를 혼합하여 생성한 지연 제어신호로써 상기 외부 출력 데이터의 래치 타이밍을 감지하는 단계;
    상기 외부 출력 데이터의 래치 타이밍 감지결과 상기 외부 출력 데이터의 스피드 지연이 있으면 상기 지연 제어신호에 의해 상기 제1펄스신호 및 제2펄스 신호를 상기 외부 출력 데이터의 지연 시간만큼 지연하는 단계;
    상기 지연된 제1펄스 신호 및 제2펄스 신호를 이용하여 외부 출력 데이터와 일치하는 외부 출력 에코 클럭을 생성하는 단계를 구비함을 특징으로 하는 데이터와 에코 클럭간 트래킹을 위한 방법.
  12. 제 11항에 있어서,
    상기 제어신호는 메인 센스증폭기로부터의 데이터 신호 쌍임을 특징으로 하는 데이터와 에코 클럭간 트래킹을 위한 방법.
  13. 제 11항에 있어서,
    상기 제어신호는 데이터 래치용 펄스신호임을 특징으로 하는 데이터와 에코 클럭간 트래킹을 위한 방법.
  14. 제 12항 또는 제 13항에 있어서,
    상기 외부 출력 데이터의 래치 타이밍 감지결과 상기 외부 출력 데이터의 스피드가 정상인 경우에는 상기 제1펄스 신호 및 상기 제2펄스 신호에 의해서만 상기 외부 에코 클럭을 생성함을 특징으로 하는 데이터와 에코 클럭간 트래킹을 위한 방법.
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