JPH01243578A

JPH01243578A - 半導体記憶装置

Info

Publication number: JPH01243578A
Application number: JP63069534A
Authority: JP
Inventors: Satoshi Oguchi; 聡小口; Hidetoshi Iwai; 秀俊岩井; Masaya Muranaka; 雅也村中
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1988-03-25
Filing date: 1988-03-25
Publication date: 1989-09-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するものであり、例え
ば、センスアンプを有するダイナミック型ＲＡＭ　（ラ
ンダム・アクセス・メモリ）等に利用して特に有効な技
術に関するものである。

〔従来の技術〕

センスアンプを有するダイナミック型ＲＡＭがある。セ
ンスアンプは、メモリアレイを構成する相補データ線に
対応して設けられる複数の単位増幅回路を含む、単位増
幅回路は、例えばその入力端子及び出力端子が互いに交
差接続されることでラッチ形態とされる一対の０ＭＯ３
（相補型ＭＯ８）インバータ回路を含む。

センスアンプを有するダイナミック型ＲＡＭについては
、例えば、特開昭６０−１８５２９１号公報等に記載さ
れている。

〔発明が解決しようとする課題〕

上記に記載されるような従来のダイナミック型ＲＡＭに
おいて、上記センスアンプの単位増幅回路のＣＭＯＳイ
ンバータ回路を構成するＰチャンネルＭＯＳＦＥＴ及び
ＮチャンネルＭＯＳＦＥＴのソースには、対応する共通
ソース線（コモンソース線）及び所定のタイミング信号
に従って選択的にオン状態とされる駆動ＭＯＳＦＥＴを
介して、回路の電源電圧及び接地電位がそれぞれ選択的
に供給される。これにより、センスアンプの各単位増幅
回路は、上記タイミング信号に従って選択的に動作状態
とされ、選択されたメモリセルから対応する相補データ
線を介して出力される微小読み出し信号を増幅して、ハ
イレベル又はロウレベルの２値読み出し信号とする。

ところが、上記のようなダイナミック型ＲＡＭには、さ
らに次のような問題点が有ることが、本願発明者等によ
って明らかとなった。すなわち、上記のような従来のダ
イナミック型ＲＡＭにおいて、上記回路の電源電圧及び
接地電位は、センスアンプを除く他のメモリアレイ周辺
回路に対して上記回路の電源電圧及び接地電位を供給す
る共通のボンディングパッド及び電源供給線を介して、
センスアンプに供給される。このうち、ボンディングパ
ッドに接続されるボンディングワイヤ等には、比較的大
きな分布インダクタンスが等節約に結合される。また、
電源供給線は、各メモリアレイ周辺回路に沿って比較的
長い距離を引き回しされ、比較的大きな分布抵抗を持つ
、これらのボンディングワイヤ及び電源供給線には、セ
ンスアンプを構成する多数の単位増幅回路が一斉に動作
状態とされることで、比較的大きな動作電流が断続的に
流される。このため、センスアンプの単位増幅回路が選
択的にかつ一斉に動作状態とされることで、電源供給線
にパルス性の雑音が生じ、センスアンプを除（他のメモ
リアレイ周辺回路が誤動作するものである。

この発明の目的は、センスアンプの単位増幅回路が選択
的にかつ一斉に動作状態とされることによる電源雑音を
抑制することにある。この発明の他の目的は、センスア
ンプの単位増幅回路が選択的にかつ一斉に動作状態とさ
れることにともなうメモリアレイ周辺回路の誤動作を防
止し、センスアンプを含むダイナミック型ＲＡＭ等の信
頼性を高めることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において掲示される発明の主なものを簡単に説明す
れば、下記の通りである。すなわち、センスアンプに対
して回路の電源電圧及び接地電位を供給するためのボン
ディングバンド及び電源供給線を、メモリアレイやセン
スアンプを除く他のメモリアレイ周辺回路に対して上記
回路の電源電圧及び接地電位を供給するためのボンディ
ングバンド及び電源供給線とは別個に独立して設けるも
のである。

〔作　　用〕

上記した手段によれば、センスアンプの単位増幅回路が
選択的にかつ一斉に動作状態とされるとき、メモリアレ
イやセンスアンプを除く他のメモリアレイ周辺回路に対
する電源供給線に発生する電源雑音を抑制し、これらの
回路の誤動作を防止できる。これにより、センスアンプ
を含むダイナミック型ＲＡＭ等の誤動作を防止し、その
信頼性を高めることができる。

〔実施例〕

第１図には、この発明が通用されたダイナミッり型ＲＡ
Ｍの一実施例のブロック図が示されている。また、第２
図には、第１図のダイナミック型ＲＡＭのメモリアレイ
ＭＡＲＹ及びその周辺回路の一実施例の回路図が示され
ている。第１図及び第２図の各ブロックを構成する回路
素子は、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような１個の半導
体基板上において形成される。なお、第２図において、
チャンネル（バックゲート）部に矢印が付加されるＭＯ
ＳＦＥＴはＰチャンネル型であり、矢印の付加されない
ＮチャンネルＭＯＳＦＥＴと区別して表示される。

この実施例のダイナミック型ＲＡＭは、後述するように
、タイミング信号φｐａに従って選択的に動作状態とさ
れる複数の単位増幅回路を含むセンスアンプＳＡと、タ
イミング信号φｏｅに従って選択的に動作状態とされる
複数のデータ出力バッファを含むデータ入出力回路Ｉ１
０とを具備する。これらの回路には、それが選択的にか
つ一斉に動作状態とされることで、比較的大きな動作電
流が断続的に供給される。このため、この実施例のダイ
ナミック型ＲＡＭでは、特に制限されないが、上記セン
スアンプＳＡとデータ入出力回路■１０ならびにメモリ
アレイ及びその他のメモリアレイ周辺回路に対応して、
回路の電源電圧及び接地電位を供給する個別の電源供給
線が設けられる。

これにより、各回路の動作電流が断続されることで、そ
の他の回路の電源供給線に発生する電源雑音が抑制され
、誤動作が防止される。

第１図において、ダイナミック型ＲＡＭのメモリアレイ
ＭＡＲＹは、特に制限されないが、同図の垂直方向に配
置されるｍ＋１本のワード線ＷＯ〜Ｗｍと、水平方向に
配置される３ｘ（ｎ＋１）組の相補データ縁立００〜Ｄ
Ｏｓないし−ＤｎＯ〜Ｄｏｓ　　（ここで、例えば非反
転信号線０００と反転信号線ＤＯＯをあわせて相補デー
タ線ＤＯＧのように表す、以下同じ）とを含む、これら
のワード線と相補データ線の交点には、ｓＸ（ｍ＋１）
ｘ（ｎ＋ｔ）（固のダイナミック型メモリ七ルＭＣが格
子状に配置される。

メモリアレイＭＡＲＹを構成する各メモリセルＭＣは、
第２図に例示的に示されるように、直列形態とされる情
報蓄積用キャパシタＣ３及びアドレス選択用Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　ｍを含む、メモリアレイＭＡＲＹの同
一の行に配置されるａＸ（ｎ＋１）個のメモリセルＭＣ
のアドレス選択用ＭＯＳＦＥＴＱｍのゲートは、対応す
るワード線ＷＯ〜Ｗｍにそれぞれ共通結合される。また
、メモリアレイＭＡＲＹの同一の列に配置されるｍ＋１
個のメモリセルＭＣのアドレス選択用ＭＯＳＦＥＴＱｍ
のドレインは、対応する相補データ線の非反転信号線Ｄ
ＯＯ”ＤＯｓないしＤｎＯＮＤｎｓ又は反転信号線ＤＯ
Ｏ〜ＤＯｓないしＤｎＯＮＤｎｓに所定の規則性をもっ
て交互に結合される。

メモリアレイＭＡＲＹを構成するワード線ＷＯ〜Ｗｍは
、ロウアドレスデコーダＲＡＤに結合され、択一的に選
択状態とされる。

ロウアドレスデコーダＲＡＤには、特に制限されないが
、ロウアドレスバッファＲＡＢからｉ＋１ビットの相補
内部アドレス信号ａ　ｘ　Ｑ　〜ａ　ｘ　ｉ（ここで、
例えば非反転内部アドレス信号ａｘＱと反転内部アドレ
ス信号ａｘＱをあわせて相補内部アドレス信号まＸＯの
ように表す、以下同じ）が供給され、タイミング発生回
路ＴＧからタイミング信号φＸが供給される。

ロウアドレスデコーダＲＡＤは、上記タイミング信号φ
Ｘがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、ロウアドレスデコーダＲ
ＡＤは、上記相補内部アドレス信号ａｘＯ〜ａｘｉをデ
コードし、メモリアレイＭＡＲＹの対応するワード線を
択一的にハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢは、特に制限されないが、
アドレスマルチプレクサＡＭＸを介して供給されるロウ
アドレス信号を、タイミング発生回路ＴＧから供給され
るタイミング信号φａｒに従って取り込み、保持する。

また、これらのロウアドレス信号をもとに、上記相補内
部アドレス信ｑａｘＱ〜ａｘｉを形成し、ロウアドレス
デコーダＲＡＤに供給する。

アドレスマルチプレクサＡＭＸは、ダイナミック型ＲＡ
Ｍが通常の動作モードとされタイミング発生回路ＴＧか
ら供給されるタイミング信号φｒｅｆがロウレベルとさ
れるとき、外部端子ＡＯ〜Ａｔを介して時分割的に供給
されるＸアドレス信号ＡＸＯ−ＡＸｉを選択し、上記ロ
ウアドレス信号として、ロウアドレスバッファＲＡＢに
供給する。また、ダイナミック型ＲＡＭがリフレッシュ
モードとされタイミング発生回路ＴＧから供給されるタ
イミング信号φｒｅｒがハイレベルとされるとき、リフ
レッシュアトＬ／スカウンタＲＦＣから供給されるリフ
レッシュアドレス信号ａｒＱ〜ａｒｉを選択し、上記ロ
ウアドレス信号として、ロウアドレスバッファＲＡＢに
供給する。

リフレッシュアドレスカウンクＲＦＣは、特に制限され
ないが、ダイナミック型ＲＡＭがリフレッシュモードと
されるとき、タイミング発生回路ＴＧから供給されるタ
イミング信号φｒｅに従って歩道動作を行い、上記リフ
レッシュアドレス信号ａｒＱ〜ａｒｔを形成して、アド
レスマルチプレクサＡＭＸに供給する。

一方、メモリアレイＭＡＲＹを構成する相補データ線−
１００〜Ｄｏｓないし一〇ｎＯ〜Ｄｎｓは、第２図に示
されるように、その一方において、センスアンプＳＡの
対応する単位増幅回路ＵＳＡにそれぞれ結合され、その
他方において、カラムスイッチＣ８Ｗの対応するスイッ
チＭＯＳＦＥＴにそれぞれ結合される。

センスアンプＳＡの各単位増幅回路ＵＳＡは、第２図に
例示的に示されるように、ＰチャンネルＭＯＳＦＥＴＱ
２及びＮチャンネルＭＯＳ　Ｆ　ＥＴＱ１２ならびにＰ
チャンネルＭＯＳＦＥＴＱ３及びＮチャンネルＭＯＳＦ
ＥＴＱＩ　３からなる一対のＣＭＯＳインバータ回路を
含む。これらのＣＭＯＳインバータ回路は、その入力端
子及び出力端子が互いに交差接続されることで、ランチ
を構成する。これらのラッチには、特に制限されないが
、ボンディングパッドＶＤＤ２から電源供給線ｖ２及び
Ｐチャンネル型の駆動ＭＯＳＦＥＴＱＩを介して、回路
の電源電圧ＶＯＯが供給される。また、ボンディングパ
ッドＶＳＳ２から電源供給線Ｇ２及びＮチャンネル型の
駆動Ｍ’０３ＦＥＴＱ１１を介して、回路の接地電位Ｖ
ｓｓが供給される。９！動ＭＯＳＦＥＴＱＩのゲートに
は、タイミング発生回路ＴＧから反転タイミング信号φ
ｐａが供給され、駆動ＭＯＳＦＥＴＱＩ　１のゲートに
は、非反転タイミング信号φｐａが供給される。上記電
源供給線ｖ２及びＧ２には、分布抵抗ＲＶ２及びＲｇ２
がそれぞれ結合される。

駆動ＭＯＳＦＥＴＱＩ及びＱｌｌは、上記反転タイミン
グ信号φｐａがロウレベルとされ非反転タイミング信号
φｐａがハイレベルとされることでともにオン状態とさ
れる。これにより、センスアンプＳＡの単位増幅回路Ｕ
ＳＡは、上記タイミング信号φｐａに従って、選択的に
動作状態とされる。この動作状態において、センスアン
プＳＡの各単位増幅回路ＵＳＡは、選択されたワード線
に結合される３ｘ（ｎ＋１）個のメモリセルＭＣから対
応する相補データ線を介して出力される微小読み出し信
号を増幅し、ハイレベル又はロウレベルの２値読み出し
信号とする。

カラムスイッチＣ８Ｗは、第２図に例示的に示されるよ
うに、メモリアレイＭＡＲＹの各相補データ線に対応し
て設けられる５Ｘ（ｎ＋１）対のスイッチＭＯＳＦＥＴ
ＱＩ　４・Ｑ１５〜Ｑ１６・Ｇ１７ないしＱｌＢ・Ｑ１
９〜Ｑ２０・Ｇ２１を含む、これらのスイッチＭＯＳＦ
ＥＴの一方は、メモリアレイＭＡＲＹの対応する相補デ
ータ線にそれぞれ結合され、その他方は、対応する相補
共通データ線−〇ＤＯ〜ＣＤｓ　　（ここで、例えば非
反転信号線ＣＤＯ及び反転信号線ＣＤＯをあわせて相補
共通データ線−Ω−ＤＯのように表す、以下同じ）に、
３組おきに共通結合される。また、これらのスイッチＭ
ＯＳＦＥＴのゲートは、順に３組ずつ共通結合され、カ
ラムアドレスデコーダＣＡＤから対応するデータ線選択
信号ＹＯ−Ｙｎがそれぞれ供給される。

カラムスイッチＣ８Ｗの各組のスイッチＭＯＳＦＥＴＱ
１４・Ｑ１５〜Ｑ１６・Ｇ１７ないしＧ１８・Ｑ１９〜
Ｑ２０−Ｇ２１は、対応するデ−夕線選択信号ＹＯ〜Ｙ
ｎが択一的にハイレベルとされることで、それぞれ−斉
にオン状態とされる。

これにより、メモリアレイＭＡＲＹの対応する３組の相
補データ線が、対応する相補共通データ縁立Ｄθ〜−〇
Ｄｓに選択的に接続される。

カラムアドレスデコーダＣＡＤには、特に制限されない
が、カラムアドレスバッファＣＡＢから１＋１ビツトの
相補内部アドレス信号ａｙＱ〜１ｙｔが供給され、タイ
ミング発生回路ＴＧからタイミング信号φｙが供給され
る。

カラムアドレスデコーダＣＡＤは、上記タイミング信号
φｙがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、カラムアドレスデコー
ダＣＡＤは、上記相補内部アドレス信号上ｙＯ〜１ｙｌ
をデコードし、対応する上記データ線選択信号ＹＯ−Ｙ
ｎを択一的にハイレベルとする。

カラムアドレスバッファＣＡＢは、外部端千人〇−Ａｔ
を介して時分割的に供給される■アドレス信号ＡＹＯ〜
ＡＹｉを、タイミング発生回路ＴＧから供給されるタイ
ミング信号φａｃに従って取り込み、保持する。また、
これらのＹアドレス信号ＡＹＯ＝ＡＹｉをもとに、上記
相補内部アドレス（８号土ｙＯ〜土ｙｉを形成し、カラ
ムアドレスデコーダＣＡＤに供給する。

メモリアレイＭＡＲＹの３組の相補データ線が選択的に
接続される相補共通データ線−〇ＤＯ〜−９−Ｄｓは、
データ入出力回路Ｉ１０に結合される。

データ入出力回路Ｉ１０は、特に制限されないが、３個
のデータ人力バッファ及びデータ出力バッファを含む、
このうち、各データ人力バッファの入力端子は、対応す
るデータ入出力端子ＤＯ〜Ｄｓにそれぞれ結合され、そ
の出力端子は、対応する上記相補共通データ線−ＣＤＯ
〜ＣＤｓにそれぞれ結合される。これらのデータ人力バ
ッファＤＩＲには、特に制限されないが、タイミング発
生回路ＴＧからタイミング信号φｗｅが共通に供給され
る。同様に、データ出力バッファＤＯＢの入力端子は、
対応する上記相補共通データ線−〇ＤＯ〜−Ｃ−Ｄｓに
それぞれ結合され、その出力端子は、対応する上記デー
タ入出力端子ＤＯ”Ｄｓにそれぞれ結合される。これら
のデータ出力バッファＤＯＢには、タイミング発生回路
ＴＧからタイミング信号φＯθが共通に供給される。

データ入出力回路Ｉ１０の各データ入力バッファは、ダ
イナミック型ＲＡＭが暑き込みモードとされるとき、上
記タイミング信号φｗｅがハイレベルとされることで、
選択的に動作状態とされる。

この動作状態において、各データ人力バッファは、対Ｉ
Ｂするデータ入出力端子ＤＯ−Ｄｓを介して供給される
書き込みデータを相補書き込み信号とし、対応する相１
１１ｉ共通データ線ＣＤＯ・〜旦ＤＳにそれぞれ伝達す
る。

データ入出力回路Ｉ１０の各データ出力バッファは、ダ
イナミック型ＲＡＭが読み出しモードとされるとき１．
上記タイミング信号φｏｓがハイレベルとされることで
、選択的に動作状態とされる。

この動作状態において、各データ出力バッファは、メモ
リアレイＭＡＲＹの選択された３個のメモリセルＭＣか
ら対応する相補共通データ１ｊｊＣＤＯ〜ＣＤｓを介し
て出力される２値読み出し信号をさらに増幅し、対応す
る上記データ入出力端子ＤＯ〜ｐｓを介して、外部に送
出する。

この実施例において、上記データ入出力端子ＤＩＯには
、特に制限されないが、対応して設けられるボンディン
グパッドＶＤＤ３及び電源供給線ｖ３を介して、回路の
電源電圧ＶＤＤが供給される。

また、対応して設けられるボンディングパッドＶＳＳ３
及び電源供給線Ｇ３を介して、回路の接地電位ＶＳＳが
供給される。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるロウアドレスストローブ信号Ｒ］］Ｌカラムア
ドレスストローブ信号ＣＡＳ及びライトイネーブル信号
ＷＥをもとに、上記各種のタイミング信号を形成し、各
回路に供給する。

この実施例において、上記センスアンプＳＡ及びデータ
入出力回路Ｉ１０を除くその他のメモリアレイ周辺回路
には、特に制限されないが、対応して設けられるボンデ
ィングパッドＶＤＤＩ及び電源供給ｉ＊ｖｔを介して、
回路の電源電圧ＶＤＤが供給される。また、対応して設
けられるボンディングパッドＶＳＳＩ及び電源供給線Ｇ
ｌを介して、回路の接地電位Ｖｓａが供給・される。

第３図には、第１図のダイナミック型ＲＡＭの一実施例
の配置図が示されている。同図には、回路の電源電圧ｖ
ＤＤが供給されるボンディングバンドＶＤＤＩ−ＶＤＤ
３とその関連部が例示的に示されている０回路の接地電
位Ｖｓｓが供給されるボンディングパッドＶＤＤ１〜Ｖ
ＤＤ３とその関連部も、同様な配置方法が採られる。

第３１１１１において、ダイナミック型ＲＡＭは、特に
制限されないが、単結晶シリコンからなるＰ型の半導体
基板ＳＵＢ上に形成される。半導体基板ＳＵＢの上端に
は、特に制限されないが、上記ボンディングパッドＶＤ
Ｄ１〜ＶＤＤ３が配置され、これらのパッドをはさんで
、アドレス入力用のパッドＡ１−２ないしＡｉと、デー
タ人出力用のパッドＤＯ及びＤｌ等が設けられる。上記
アドレス入力用バンドＡｔ−２ないしＡｉの下側には、
ロウアドレスバッファＲＡＢ及びカラムアドレスバッフ
ァＣＡＢが配置され、データ入出力用パッドＤＯ及びＤ
ｌの下側には、データ入出力回路Ｉ１０が配置される。

データ入出力回路Ｉ１０は、前述のように、タイミング
信号φＯｅに従って選択的にかつ一斉に動作状態とされ
る複数のデータ出力バッファを含む。

上記ロウアドレスバッファＲＡＢとカラムアドレスバッ
ファＣＡＢ及びデータ入出力回路Ｉ１０のさらに下側に
は、メモリアレイＭＡＲＹが配置される。メモリアレイ
ＭＡＲＹは１．特に制限されないが、複数のメモリマッ
トＭＭによって構成され、半導体基板ＳＵＢの比較的広
いエリアにわたって配置される。メモリアレイＭＡＲＹ
の上端には、センスアンプＳＡが配置される。センスア
ンプＳＡは、特に制限されないが、各メモリマントＭＭ
に対応して複数の単位センスアンプＭＳＡに分割される
。これらの単位センスアンプＭＳＡは、前述のように、
タイミング信号φｐａに従って選択的にかつ一斉に動作
状態とされる複数の単位増幅回路ＵＳＡを含む。

上記ボンディングバンドＶＤＤ１〜ＶＤＤ３は、特に制
限されないが、対応するボンディングワイヤＷ１〜Ｗ３
を介して、共通のリードフレームＬＦＶにそれぞれ結合
される。リードフレームＬＦＶは、さらにダイナミック
型ＲＡＭが搭載されるＬＳＩの図示されない所定の外部
端子に結合される。この外部端子には、回路の電源電圧
ＶＤＤが供給される。

ボンディングパッドＶＤＤＩに供給される回路の電源電
圧ＶＤＤは、対応する電源供給線ｖｉを介して、上記ロ
ウアドレスバッファＲＡＢ及びカラムアドレスバッファ
ＣＡＢに供給される。この電源供給線Ｖｌは、さらに、
センスアンプＳＡ及びデータ入出力回路Ｉ１０を除くそ
の他のメモリアレイ周辺回路にも結合される。一方、ボ
ンディングパッドＶＤＤ２に供給される回路の電源電圧
Ｖ叩は、対応する電源供給線ｖ２を介して、上記センス
アンプＳＡの各単位センスアンプＭＳＡに供給される。

同様に、ボンディングパッドＶＤＤ３に供給される回路
の電源電圧ｖａｎは、対応する電源供給線ｖ３を介して
、上記データ入出力回路Ｉ１０に供給される。

前述のように、上記センスアンプＳＡ及びデータ入出力
回路Ｉ１０は、対応するタイミング信号に従って選択的
にかつ一斉に動作状態とされる複数の単位回路を含む、
これらの単位回路には、上記ボンディングワイヤとボン
ディングパッド及び電源供給線からなる対応する電源供
給径路を介して、比較的大きな動作電流が断続的に供給
される。

また、これらの電源供給径路には、比較的大きな分布イ
ンダクタンスや分布抵抗が結合される。このため、各電
源供給径路には、比較的大きな動作電流が断続されるこ
とによって電源雑音が発生する。ところが、この実施例
では、上記電源供給径路がそれぞれ用途ごとに独立して
設けられるため、いずれかの電源供給径路に発生した電
源雑音によって、他の電源供給径路に誘発される電源雑
音のレベルは抑制される。これにより、センスアンプＳ
Ａの単位増幅回路ＵＳＡが一斉に動作状態とされること
による他のメモリアレイ周辺回路の誤動作を防止できる
ものである。

以上の本実施例に示されるように、この発明をセンスア
ンプを有するダイナミック型ＲＡＭ等の半導体記憶装置
に適用することで、次のような効果が得られる。すなわ
ち、（１）センスアンプに対して回路の電源電圧又は接地電
位を供給するためのボンディングパッド及び電源供給線
を、メモリアレイやセンスアンプを除く他のメモリアレ
イ周辺回路に対して上記回路の電源電圧及び接地電位を
供給するためのボンディングパッド及び電源供給線とは
別個に独立して設けることで、センスアンプの単位増幅
回路が選択的に一斉に動作状態とされるとき、メモリア
レイやセンスアンプを除く他のメモリアレイ周辺回路に
対する電源供給線に発生する電源雑音を抑制できるとい
う効果が得られる。

（２）上記（０項において、データ出力バッファに対し
て回路の電源電圧又は接地電位を供給するためのボンデ
ィングパッド及び電源供給線を、センスアンプ及びデー
タ出力バッファを除く他のメモリアレイ周辺回路に対し
て上記回路の電源電圧及び接地電位を供給するためのボ
ンディングパッド及び電源供給線とは別個に独立して設
けることで、データ出力バッファの単位回路が選択的に
一斉に動作状態とされるとき、メモリアレイやセンスア
ンプ及びデータ出力バッファを除く他のメモリアレイ周
辺回路に対する電源供給線に発生する電源雑音を抑制で
きるという効果が得られる。

（３）上記（１）項及び（２）項により、センスアンプ
及びデータ出力バッファの単位回路が選択的に一斉に動
作状態とされることによる、他のメモリアレイ周辺回路
の誤動作を防止することができるという効果が得られる
。

（４）上記（１）項〜（３１項により、センスアンプ及
びデータ出力バッファを含むダイナミック型ＲＡＭの誤
動作を防止し、その信頼性を高めることができるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない０例えば、第１図のブロ
ック図において、メモリアレイＭＡＲＹは、ロウアドレ
スデコーダＲＡＤ及びカラムアドレスデコーダＣＡＤを
含めた形で複数のメモリアレイに分割されるものであっ
てもよいし、このとき、各アドレスデコーダは複数のメ
モリアレイによって共用されるものであってもよい、ま
た、各電源供給線は、センスアンプ、データ出力バッフ
ァ及びその他のメモリアレイ周辺回路ごとにさらに複数
に分割されるものであってもよい、各アドレスデコーダ
は、ブリアドレスデコーダを含む２段構成のものとして
もよいし、Ｘアドレス信号ＡＸＯ〜ＡＸｉ及びＹアドレ
ス信号ＡＹＯ〜ＡＹｉは、それぞれ別個の外部端子を介
して供給されるものであってもよい、第２図の回路図に
おいて、センスアンプＳＡを構成するＰチャンネルＭＯ
ＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴは、メモリアレ
イＭＡＲＹをはさんで両側に配置されることもよい、ま
た、センスアンプＳＡは、各相補データ線に対応して設
けられるプリチャージ回路を含むものであってもよい、
第３図の配置図において、ボンディングバンド及び各回
路の配置は、この実施例によって制限されない。

さらに、第１図に示されるダイナミック型ＲＡＭのブロ
ック構成や、第２図に示されるメモリアレイＭＡＲＹ及
びその周辺回路の具体的な回路構成及び第３図に示され
る配置図ならびにアドレス信号及び各制御信号の組み合
わせ等は、種々の実施形態を採りうる。

以上の説明では主として本願発明者等によってなされた
発明をその背景となった利用分野であるダイナミック型
ＲＡＭに通用した場合について説明したが、それに限定
されるものではなく、例えば、擬似スタティック型ＲＡ
Ｍやデュアルポートメモリ等の各種半導体記憶装置にも
適用できる。

本発明は、少なくともセンスアンプを有する半導体記憶
装置及びこのような半導体記憶装置を内蔵するディジタ
ル装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、センスアンプに対して回路の電源電圧又
は接地電位を供給するためのボンディングパッド及び電
源供給線を、メモリアレイやセンスアンプを除く他のメ
モリアレイ周辺回路に対するボンディングパッド及び電
源供給線とはＩｔ（Ｉに独立して設けることで、センス
アンプの単位増幅回路が選択的に一斉に動作状態とされ
ることでメモリアレイやセンスアンプを除く他のメモリ
アレイ周辺回路に対する電源供給線に発生する雑音を抑
制できるため、これらの回路の誤動作を防止できる。こ
れにより、センスアンプを有するダイナミック型ＲＡＭ
等の誤動作を防止し、その信頼性を高めることができる
。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図、第２図は、第１図のダイ
ナミック型ＲＡＭのメモリアレイ及びその周辺回路の一
実施例を示す回路図、第３図は、第１図のダイナミック型ＲＡＭの一実施例を
示す配置図である。ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアンプ
、ＣＳＷ・・・カラムスイッチ、ＲＡＤ・・・ロウアド
レスデコーダ、ＣＡＤ・・・カラムアドレスデコーダ、
ＲＡＢ・・・ロウアドレスデコーダ、ＡＭＸ・・・アド
レスマルチプレクサ、ＣＡＢ・・・カラムアドレスバッ
ファ、Ｉｌｏ・・・データ入出力回路、ＲＦＣ・・・リ
フレッシュアドレスカウンタ、ＴＧ・・・タイミング発
生回路。ＭＣ・・・メモリセル、ＵＳＡ・・・センスアンプ単位
増幅回路、Ｑ１〜Ｑ３・・・ＰチャンネルＭＯＳ　Ｆ　
ＥＴ％Ｑｌｌ〜Ｑ２１・・・ＮチャンネルＭＯＳ　Ｆ　
ＥＴ％Ｃｓ・・・情報蓄積用キャパシタ、Ｑｍ・・・ア
ドレス選択ＭＯＳ　Ｆ　ＥＴ、抵抗Ｒｖ２．Ｒｇ２・・
・分布抵抗。ＳＵＢ・・・半導体基板、ＭＭ・・・メモリマント、Ｍ
ＳＡ・・・単位センスアンプ、ＶＤＤＩ〜ＶＤＤ３．Ａ
ｔ−２〜Ａｉ、ＤＯ〜ＤＩ　・・・ボンディングパッド
、ｗ　１〜Ｗ３・・・ボンディングワイヤ、Ｖｌ−Ｖ３
・・・電源供給線。第３図

Claims

【特許請求の範囲】１、直交して配置される複数のワード線及び相補データ
線を含むメモリアレイと、上記相補データ線に対応して
設けられる複数の単位増幅回路を含むセンスアンプと、
上記センスアンプを除くその他のメモリアレイ周辺回路
とを具備し、上記センスアンプに対して回路の電源電圧
又は接地電位を供給するためのボンディングパッド及び
電源供給線が、上記メモリアレイ及び／又は上記その他
のメモリアレイ周辺回路に対して上記回路の電源電圧又
は接地電位を供給するためのボンディングパッド及び電
源供給線とは別個に独立して設けられることを特徴とす
る半導体記憶装置。２、上記その他のメモリアレイ周辺回路は、複数のデー
タ出力バッファを含むものであって、上記データ出力バ
ッファに上記回路の電源電圧及び接地電位を供給するた
めのボンディングパッド及び電源供給線は、上記センス
アンプ及び上記データ出力バッファを除く上記その他の
メモリアレイ周辺回路に上記回路の電源電圧及び接地電
位を供給するためのボンディングパッド及び電源供給線
とは別個に独立して設けられるものであることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。３、上記回路の電源電圧及び接地電位は、さらに所定の
タイミング信号に従って選択的にオン状態とされる駆動
ＭＯＳＦＥＴを介して、上記センスアンプに供給される
ものであることを特徴とする特許請求の範囲第１項又は
第２項記載の半導体記憶装置。