JPH05128855A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＬＯＣパッケージ方式のダイナミック型ＲＡ
Ｍの電源ノイズの抑制、入力回路の動作の安定化。 【構成】 ノイズ発生があるセンスアンプとデータ出力
バッファの電源系統と、ノイズ発生が少なく動作特性が
電源ノイズの影響を受けやすいデータ入力バッファとア
ドレスバッファの入力回路ＩＢ０〜ＩＢ４ならびにワー
ド線駆動回路ＷＤ０〜ＷＤＦとワード線クリア回路ＷＣ
０〜ＷＣＦの電源系統の分離と入力回路ＩＢ０〜ＩＢ２
かＩＢ３〜ＩＢ４用の接地電位供給配線を、ワード線駆
動回路ＷＤ０〜ＷＤ７かＷＤ８〜ＷＤＦを経て、入力回
路ＩＢ０〜ＩＢ２かＩＢ３〜ＩＢ４に結合する。 【効果】 ボンディングパッドＰＶＳ１かＰＶＳ６から
ワード線駆動回路間の配線抵抗と、ワード線駆動回路の
負荷容量と、ワード線駆動回路から入力回路間の配線抵
抗とでローパスフィルタを構成でき低インピーダンスの
接地電位バスバーから入力回路に伝達される電源ノイズ
を吸収できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関する
もので、例えば、ＬＯＣ（Ｌｅａｄ ＯｎＣｈｉｐ）パ
ッケージ方式を採るダイナミック型ＲＡＭ（ランダムア
クセスメモリ）等に利用して特に有効な技術に関するも
のである。

【０００２】

【従来の技術】ボンディングパッドを半導体基板（チッ
プ）の中央部に直線状に配置し、これらのボンディング
パッドとリードフレームのインナーリードとの間のワイ
ヤボンディングを半導体基板面上で行うＬＯＣパッケー
ジ方式がある。また、このようなＬＯＣパッケージ方式
を採るダイナミック型ＲＡＭがある。

【０００３】一方、ダイナミック型ＲＡＭ等の高集積化
・大規模化にともなって、センスアンプやデータ出力バ
ッファ等が一斉動作にされることによる電源ノイズが問
題となり、このようなノイズ発生源となる回路とノイズ
発生の少ない回路の電源系統を例えばボンディングパッ
ドから分離する方法が採られる。

【０００４】ＬＯＣパッケージ方式を採るダイナミック
型ＲＡＭについては、例えば、特願平１−６５８４０号
に記載されている。

【０００５】

【発明が解決しようとする課題】図７及び図８には、こ
の発明に先立って本願発明者等が開発したダイナミック
型ＲＡＭの基板配置図及び電源接続図がそれぞれ示され
ている。図７において、ダイナミック型ＲＡＭはＬＯＣ
パッケージ方式を採り、半導体基板ＳＵＢの中央部に直
線状に配置された複数のボンディングパッドは、半導体
基板面上に延長された図示されないリードフレームのイ
ンナーリードに結合される。リードフレームには、さら
に基板中央部のボンディングパッド列にそって、回路の
電源電圧又は接地電位を供給するための電源電圧バスバ
ー及び接地電位バスバーＶＳＢ等が設けられる。これら
のバスバーは、図８に例示されるように、対応するボン
ディングワイヤＢＷを介して、電源電圧又は接地電位供
給用のボンディングパッドＰＶＳ１〜ＰＶＳ６等に結合
される。この例においても、比較的大きなノイズ発生を
ともなうセンスアンプＳＡ０〜ＳＡＦならびにデータ出
力バッファＤＯＢに対応したボンディングパッドＰＶＳ
２及びＰＶＳ３ならびにＰＶＳ５が、ノイズ発生が少な
くかつその動作特性が電源ノイズによる影響を受けやす
いデータ入力バッファやアドレスバッファ等の入力回路
ＩＢ０〜ＩＢ４ならびにワード線駆動回路ＷＤ０〜ＷＤ
Ｆ及びワード線クリア回路ＷＣ０〜ＷＣＦに対応したボ
ンディングパッドＰＶＳ１及びＰＶＳ６と分離して設け
られる。

【０００６】ところが、ＬＯＣパッケージ方式を採るダ
イナミック型ＲＡＭ等において、電源電圧バスバー及び
接地電位バスバーは極めて低インピーダンスとされ、こ
れらのバスバーとボンディングパッドとの間の距離も比
較的短いものとされる。このため、電源電圧又は接地電
位供給用のボンディングパッドを用途ごとに分離して設
けたとしても、何らかの理由で接地電位バスバーＶＳＢ
等に発生した電源ノイズは、図６に従来例として示され
るように、そのまま入力回路に伝達され、これによって
入力回路の動作が不安定になるという問題が生じた。

【０００７】この発明の目的は、ＬＯＣパッケージ方式
を採るダイナミック型ＲＡＭ等の電源ノイズを抑制し、
その入力回路等の動作を安定化することにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＬＯＣパッケージ方式を採る
ダイナミック型ＲＡＭ等において、比較的大きなノイズ
発生をともなうセンスアンプ及びデータ出力バッファ等
の電源系統と、比較的ノイズ発生が少なくかつその動作
特性が電源ノイズによる影響を受けやすいデータ入力バ
ッファ及びアドレスバッファ等の入力回路ならびにワー
ド線駆動回路及びワード線クリア回路等の電源系統とを
分離するとともに、例えば入力回路に接地電位を供給す
るための接地電位供給配線を、まず接地電位に対して比
較的大きな負荷容量が結合されるワード線駆動回路又は
ワード線クリア回路を経た後、入力回路に結合する。

【００１０】

【作用】上記手段によれば、接地電位供給用ボンディン
グパッドからワード線駆動回路又はワード線クリア回路
までの間の配線抵抗と、ワード線駆動回路又はワード線
クリア回路の負荷容量ならびにワード線駆動回路又はワ
ード線クリア回路から入力回路までの間の配線抵抗とに
よりローパスフィルタを構成して、接地電位バスバーか
ら入力回路に伝達されようとする電源ノイズを吸収でき
る。これにより、ＬＯＣパッケージ方式を採るダイナミ
ック型ＲＡＭ等の電源ノイズを抑制し、その入力回路の
動作を安定化することができる。

【００１１】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のダイナミック型ＲＡＭに含まれる
メモリアレイＭＡＲＹ及びワード線駆動回路ＷＤならび
にワード線クリア回路ＷＣの一実施例の回路図が示され
ている。これらの図をもとに、まずこの実施例のダイナ
ミック型ＲＡＭの構成及び動作の概要について説明す
る。なお、図２の回路素子ならびに図１の各ブロックを
構成する回路素子は、単結晶シリコンのような１個の半
導体基板ＳＵＢ上に形成される。また、図２において、
そのチャンネル（バックゲート）部に矢印が付されるＭ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）はＰチャンネル型
であって、矢印の付されないＮチャンネルＭＯＳＦＥＴ
と区別して示される。

【００１２】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成とする。メモリアレ
イＭＡＲＹは、図２に示されるように、同図の垂直方向
に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍ
と、水平方向に平行して配置されるｎ＋１組の相補ビッ
ト線Ｂ０＊〜Ｂｎ＊（ここで、例えば非反転ビット線Ｂ
０及び反転ビット線Ｂ０Ｂをあわせて相補ビット線Ｂ０
＊のように＊を付して表す。また、それが有効とされる
とき選択的にロウレベルとされるいわゆる反転信号又は
反転信号線等については、その名称の末尾にＢを付して
表す。以下同様）とを含む。これらのワード線及び相補
ビット線の交点には、情報蓄積キャパシタＣｓ及びアド
レス選択ＭＯＳＦＥＴＱａからなる（ｍ＋１）×（ｎ＋
１）個のダイナミック型メモリセルが格子状に配置され
る。メモリアレイＭＡＲＹの同一の行に配置されるｎ＋
１個のメモリセルのアドレス選択ＭＯＳＦＥＴＱａのゲ
ートは、対応するワード線Ｗ０〜Ｗｍに共通結合され
る。また、同一の列に配置されるｍ＋１個のメモリセル
のアドレス選択ＭＯＳＦＥＴＱａのドレインは、対応す
る相補ビット線Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線
に所定の規則性をもって交互に結合される。メモリアレ
イＭＡＲＹを構成するすべてのメモリセルの情報蓄積キ
ャパシタＣｓの他方の電極には、所定のプレート電圧Ｈ
Ｖが共通に供給される。

【００１３】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、その一方において、ワード線クリア回路
ＷＣの対応するクリアＭＯＳＦＥＴＱｃを介して回路の
接地電位（第１の電源電圧）に結合され、その他方にお
いて、ワード線駆動回路ＷＤの対応する単位ワード線駆
動回路ＵＷＤ０〜ＵＷＤｍに結合される。

【００１４】ワード線クリア回路ＷＣは、図２に例示さ
れるように、メモリアレイＭＡＲＹのワード線Ｗ０〜Ｗ
ｍに対応して設けられるｍ＋１個のクリアＭＯＳＦＥＴ
Ｑｃを含む。これらのクリアＭＯＳＦＥＴのゲートに
は、図示されない所定の選択制御信号がそれぞれ所定の
組み合わせで供給される。ここで、クリアＭＯＳＦＥＴ
のゲートに供給される選択制御信号は、通常ハイレベル
とされ、ダイナミック型ＲＡＭが選択状態とされ対応す
るワード線Ｗ０〜Ｗｍがハイレベルの選択状態とされる
とき、所定の組み合わせで選択的にロウレベルとされ
る。これにより、メモリアレイＭＡＲＹのワード線Ｗ０
〜Ｗｍは、ダイナミック型ＲＡＭが非選択状態とされる
とき、すべて回路の接地電位のようなロウレベルすなわ
ち非選択レベルとされる。ダイナミック型ＲＡＭが選択
状態とされ対応する選択制御信号がロウレベルとされる
とき、クリアＭＯＳＦＥＴＱｃは選択的にオフ状態とな
り、対応するワード線Ｗ０〜Ｗｍのクリア動作を停止す
る。

【００１５】一方、ワード線駆動回路ＷＤは、メモリア
レイＭＡＲＹのワード線Ｗ０〜Ｗｍに対応して設けられ
るｍ＋１個の単位ワード線駆動回路ＵＷＤ０〜ＵＷＤｍ
を含む。これらの単位ワード線駆動回路のそれぞれは、
図２の単位ワード線駆動回路ＵＷＤ０に代表して示され
るように、ワード線選択電圧ＶＣＨと回路の接地電位と
の間に直列形態に設けられるＰチャンネルＭＯＳＦＥＴ
Ｑ３及びＮチャンネルＭＯＳＦＥＴＱ１１を含む。これ
らのＭＯＳＦＥＴのゲートは、並列形態とされる２個の
ＰチャンネルＭＯＳＦＥＴＱ１及びＱ２を介してワード
線選択電圧ＶＣＨに結合されるとともに、Ｘアドレスデ
コーダＸＤから対応する反転ワード線選択信号ＷＳ０Ｂ
〜ＷＳｍＢが供給される。ＭＯＳＦＥＴＱ３及びＱ１１
の共通結合されたドレインは、ＭＯＳＦＥＴＱ２のゲー
トに結合されるとともに、メモリアレイＭＡＲＹの対応
するワード線Ｗ０〜Ｗｍに結合される。すべての単位ワ
ード線駆動回路ＵＷＤ０〜ＵＷＤｍを構成するＭＯＳＦ
ＥＴＱ１のゲートには、内部制御信号ＷＰＨが共通に供
給される。

【００１６】ここで、ワード線選択電圧ＶＣＨは、内部
電源電圧ＶＣＬより少なくともメモリセルのアドレス選
択ＭＯＳＦＥＴＱａのしきい値電圧分以上高い正の電位
とされる。また、反転ワード線選択信号ＷＳ０Ｂ〜ＷＳ
ｍＢは、通常ワード線選択電圧ＶＣＨのようなハイレベ
ルとされ、ダイナミック型ＲＡＭが選択状態とされると
き内部アドレス信号Ｘ０〜Ｘｉに従って択一的に回路の
接地電位のようなロウレベルとされる。さらに、内部制
御信号ＷＰＨは、通常回路の接地電位のようなロウレベ
ルとされ、ダイナミック型ＲＡＭが選択状態とされると
き所定のタイミングでワード線選択電圧ＶＣＨのような
ハイレベルとされる。

【００１７】ダイナミック型ＲＡＭが非選択状態とされ
るとき、前述のように、内部制御信号ＷＰＨはロウレベ
ルとされ、反転ワード線選択信号ＷＳ０Ｂ〜ＷＳｍＢは
すべてワード線選択電圧ＶＣＨのようなハイレベルとさ
れる。したがって、ワード線駆動回路ＷＤでは、すべて
の単位ワード線駆動回路ＵＷＤ０〜ＵＷＤｍのＭＯＳＦ
ＥＴＱ１及びＱ１１が一斉にオン状態とされ、メモリア
レイＭＡＲＹのワード線Ｗ０〜Ｗｍはすべて回路の接地
電位のようなロウレベルすなわち非選択レベルとされ
る。ワード線Ｗ０〜Ｗｍの非選択レベルは、実質的にＭ
ＯＳＦＥＴＱ２を介してフィードバックされ、対応する
ＭＯＳＦＥＴＱ１１のゲート電位を確実にワード線選択
電圧ＶＣＨのようなハイレベルとする。

【００１８】一方、ダイナミック型ＲＡＭが選択状態と
されると、内部制御信号ＷＰＨがワード線選択電圧ＶＣ
Ｈのようなハイレベルとされ、反転ワード線選択信号Ｗ
Ｓ０Ｂ〜ＷＳｍＢが内部アドレス信号Ｘ０〜Ｘｉに従っ
て択一的にロウレベルとされる。このため、ワード線駆
動回路ＷＤでは、まずすべての単位ワード線駆動回路Ｕ
ＷＤ０〜ＵＷＤｍのＭＯＳＦＥＴＱ１がオフ状態とされ
た後、反転ワード線選択信号ＷＳ０Ｂ〜ＷＳｍＢのロウ
レベルを受けて、対応する単位ワード線駆動回路のＭＯ
ＳＦＥＴＱ３が択一的にオン状態とされ、ＭＯＳＦＥＴ
Ｑ１１が択一的にオフ状態とされる。その結果、ロウレ
ベルの反転ワード線選択信号に対応する１本のワード線
Ｗ０〜Ｗｍが択一的にワード線選択電圧ＶＣＨのような
ハイレベルすなわち選択状態とされる。

【００１９】ところで、ダイナミック型ＲＡＭが非選択
状態とされる間は無論のこと、選択状態とされる間も、
ワード線駆動回路ＷＤでは、ロウレベルの反転ワード線
選択信号ＷＳ０Ｂ〜ＷＳｍＢに対応する１個を除くすべ
ての単位ワード線駆動回路ＵＷＤ０〜ＵＷＤｍにおいて
ＭＯＳＦＥＴＱ１１がオン状態とされ、メモリアレイＭ
ＡＲＹの対応する１本を除くすべてのワード線Ｗ０〜Ｗ
ｍが回路の接地電位に結合される。したがって、回路の
接地電位側からワード線駆動回路ＷＤを見た場合、ワー
ド線Ｗ０〜Ｗｍの比較的大きな寄生容量がその負荷容量
として定常的に結合される結果となる。

【００２０】ＸアドレスデコーダＸＤには、Ｘアドレス
バッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０
〜Ｘｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＸＤＧが供給される。また、Ｘアドレスバッファ
ＸＢには、アドレス入力端子Ａ０〜Ａｉを介してＸアド
レス信号ＡＸ０〜ＡＸｉが時分割的に供給され、タイミ
ング発生回路ＴＧから内部制御信号ＸＬが供給される。

【００２１】ＸアドレスデコーダＸＤは、上記内部制御
信号ＸＤＧがハイレベルとされることで選択的に動作状
態とされる。この動作状態において、Ｘアドレスデコー
ダＸＤは、内部アドレス信号Ｘ０〜Ｘｉをデコードし
て、反転ワード線選択信号ＷＳ０Ｂ〜ＷＳｍＢを択一的
に回路の接地電位のようなロウレベルとする。また、Ｘ
アドレスバッファＸＢは、アドレス入力端子Ａ０〜Ａｉ
を介して時分割的に供給されるＸアドレス信号ＡＸ０〜
ＡＸｉを内部制御信号ＸＬに従って取り込み、保持する
とともに、これらのＸアドレス信号をもとに内部アドレ
ス信号Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸＤ
に供給する。

【００２２】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、センスアンプＳＡの対応
する単位回路に結合され、さらに相補共通データ線ＣＤ
＊に選択的に接続される。センスアンプＳＡは、メモリ
アレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応し
て設けられるｎ＋１個の単位回路を備える。これらの単
位回路は、一対のＣＭＯＳインバータが交差結合されて
なる単位増幅回路と、相補ビット線Ｂ０＊〜Ｂｎ＊なら
びに相補共通データ線ＣＤ＊間に設けられる１対のスイ
ッチＭＯＳＦＥＴとをそれぞれ含む。このうち、各単位
増幅回路は、図示されない内部制御信号ＰＡがハイレベ
ルとされることで選択的にかつ一斉に動作状態とされ、
メモリアレイＭＡＲＹの選択されたワード線に結合され
るｎ＋１個のメモリセルから対応する相補ビット線Ｂ０
＊〜Ｂｎ＊を介して出力される微小読み出し信号を増幅
して、ハイレベル又はロウレベルの２値読み出し信号と
する。また、各単位回路のスイッチＭＯＳＦＥＴは、Ｙ
アドレスデコーダＹＤから供給されるビット線選択信号
が択一的にハイレベルとされることで選択的にオン状態
となり、メモリアレイＭＡＲＹの対応する相補ビット線
Ｂ０＊〜Ｂｎ＊と共通データ線ＣＤ＊とを選択的に接続
状態とする。なお、センスアンプＳＡは、内部制御信号
ＰＡがハイレベルとされすべての単位増幅回路が一斉に
動作状態とされるとき、比較的大きな動作電流を必要と
し、これらの単位増幅回路が一斉に動作状態とされるこ
とによって比較的大きな電源ノイズを発生する。

【００２３】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＹアド
レス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミ
ング発生回路ＴＧから内部制御信号ＹＬが供給される。

【００２４】ＹアドレスデコーダＹＤは、上記内部制御
信号ＹＤＧがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、Ｙアドレスデコ
ーダＹＤは、内部アドレス信号Ｙ０〜Ｙｉをデコードし
て、上記ビット線選択信号を択一的にハイレベルとす
る。ＹアドレスバッファＹＢは、アドレス入力端子Ａ０
〜Ａｉを介して供給されるＹアドレス信号ＡＹ０〜ＡＹ
ｉを内部制御信号ＹＬに従って取り込み、保持するとと
もに、これらのＹアドレス信号をもとに内部アドレス信
号Ｙ０〜Ｙｉを形成し、ＹアドレスデコーダＹＤに供給
する。

【００２５】なお、図１のダイナミック型ＲＡＭにおい
て、メモリアレイＭＡＲＹならびにその周辺部はともに
単体で示されているが、実際の半導体基板上では、後述
するように、それぞれ複数分割されレイアウトされる。

【００２６】相補共通データ線ＣＤ＊は、ライトアンプ
ＷＡの出力端子に結合され、さらにメインアンプＭＡの
入力端子に結合される。ライトアンプＷＡの入力端子
は、データ入力バッファＤＩＢの出力端子に結合され、
データ入力バッファＤＩＢの入力端子は、データ入力端
子Ｄｉｎに結合される。一方、メインアンプＭＡの出力
端子は、データ出力バッファＤＯＢの入力端子に結合さ
れ、データ出力バッファＤＯＢの出力端子は、データ出
力端子Ｄｏｕｔに結合される。

【００２７】データ入力バッファＤＩＢは、ダイナミッ
ク型ＲＡＭが書き込みモードで選択状態とされるとき、
データ入力端子Ｄｉｎを介して供給される書き込みデー
タを取り込み、ライトアンプＷＡに伝達する。この書き
込みデータは、ライトアンプＷＡによって所定の相補書
き込み信号とされ、相補共通データ線ＣＤ＊を介してメ
モリアレイＭＡＲＹの選択された１個のメモリセルに書
き込まれる。一方、メインアンプＭＡは、ダイナミック
型ＲＡＭが読み出しモードで選択状態とされるとき、メ
モリアレイＭＡＲＹの選択された１個のメモリセルから
相補共通データ線ＣＤ＊を介して出力される読み出し信
号をさらに増幅し、データ出力バッファＤＯＢに伝達す
る。この読み出し信号は、データ出力バッファＤＯＢか
らデータ出力端子Ｄｏｕｔを介して外部に送出される。
なお、データ出力バッファＤＯＢは、比較的大きな駆動
能力を有し、その動作にともなって比較的大きな電源ノ
イズを発生する。

【００２８】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢをもとに、上記各種
の内部制御信号を形成し、ダイナミック型ＲＡＭの各部
に供給する。

【００２９】この実施例のダイナミック型ＲＡＭは、さ
らに、降圧回路ＶＤを備える。ダイナミック型ＲＡＭに
は、特に制限されないが、２個の電源電圧供給端子ＶＣ
Ｃ１及びＶＣＣ２を介して外部電源電圧ＶＣＣが供給さ
れ、また２個の接地電位供給端子ＶＳＳ１及びＶＳＳ２
を介して回路の接地電位ＶＳＳが供給される。この実施
例において、電源電圧供給端子ＶＣＣ１及びＶＣＣ２間
には、リードフレームの一部として電源電圧バスバーが
設けられ、接地電位供給端子ＶＳＳ１及びＶＳＳ２間に
は、同様な接地電位バスバーＶＳＢが設けられる。降圧
回路ＶＤには、電源電圧バスバーから対応するボンディ
ングパッドを介して外部電源電圧ＶＣＣが供給され、ま
た接地電位バスバーから対応する他のボンディングパッ
ドを介して回路の接地電位が結合される。なお、外部電
源電圧ＶＣＣは、特に制限されないが、＋５Ｖのような
正の電源電圧とされる。電源電圧バスバー及び接地電位
バスバーを含む電源部については、後で詳細に説明す
る。

【００３０】降圧回路ＶＤは、上記外部電源電圧ＶＣＣ
を降圧することで所定の内部電源電圧ＶＣＬを形成し、
ダイナミック型ＲＡＭの各部に動作電源として供給す
る。なお、内部電源電圧ＶＣＬは＋３．３Ｖとされる。

【００３１】図３には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図が示され、図４には、その一実施
例の電源接続図が示されている。また、図５には、図１
のダイナミック型ＲＡＭの電源部の等価回路図が示さ
れ、図６には、その信号波形図が示されている。これら
の図をもとに、この実施例のダイナミック型ＲＡＭの電
源部の概要とその特徴について説明する。

【００３２】図３において、半導体基板ＳＵＢの両側に
は、特に制限されないが、１６個に分割されたメモリア
レイＭＡＲＹ０〜ＭＡＲＹＦが配置される。これらのメ
モリアレイの外側には、対応するワード線クリア回路Ｗ
Ｃ０〜ＷＣＦが配置され、その内側には、対応するワー
ド線駆動回路ＷＤ０〜ＷＤＦならびにＸアドレスデコー
ダＸＤ０〜ＸＤＦ等が配置される。Ｘアドレスデコーダ
ＸＤ０〜ＸＤＦの内側すなわち半導体基板ＳＵＢの中央
部には、複数のボンディングパッドが縦方向に直線状に
配置され、これらのボンディングパッドの間には、デー
タ入力バッファＤＩＢ，ＸアドレスバッファＸＢ，Ｙア
ドレスバッファＹＢならびにタイミング発生回路ＴＧの
入力バッファが組み合わされてなる入力回路ＩＢ０〜Ｉ
Ｂ４が配置される。なお、入力回路ＩＢ０〜ＩＢ４は、
複数の単位回路を含み、これらの単位回路に対応して設
けられる複数のボンディングパッドを含む。

【００３３】この実施例のダイナミック型ＲＡＭはＬＯ
Ｃパッケージ方式を採り、例えば接地電位供給端子ＶＳ
Ｓ１及びＶＳＳ２を介して入力される回路の接地電位
は、図４に示されるように、リードフレームの一部とし
てこれらの供給端子間に設けられた接地電位バスバーＶ
ＳＢから対応するボンディングワイヤＢＷを介して、６
個の接地電位供給用ボンディングパッドＰＶＳ１〜ＰＶ
Ｓ６に供給され、ダイナミック型ＲＡＭの各部に供給さ
れる。このうち、ボンディングパッドＰＶＳ１には、特
に制限されないが、比較的ノイズ発生が少なくかつその
動作特性が電源ノイズによる影響を受けやすい入力回路
ＩＢ０〜ＩＢ２（第２の内部回路）とワード線駆動回路
ＷＤ０〜ＷＤ７ならびにワード線クリア回路ＷＣ０〜Ｗ
Ｃ７（第２の内部回路）とが結合され、ボンディングパ
ッドＰＶＳ６には、同様な入力回路ＩＢ３〜ＩＢ４（第
１の内部回路）とワード線駆動回路ＷＤ８〜ＷＤＦなら
びにワード線クリア回路ＷＣ８〜ＷＣＦ（第２の内部回
路）とが結合される。一方、ボンディングパッドＰＶＳ
２及びＰＶＳ５には、比較的大きなノイズ発生をともな
うセンスアンプＳＡ０〜ＳＡ７ならびにＳＡ８〜ＳＡＦ
がそれぞれ結合され、ボンディングパッドＰＶＳ３に
は、同様なデータ出力バッファＤＯＢが結合される。そ
して、ボンディングパッドＰＶＳ４には、例えば降圧回
路ＶＤを含むその他の周辺回路ＰＥＲが結合される。

【００３４】この実施例において、ボンディングパッド
ＰＶＳ１を起点とする接地電位供給配線は、図３に太線
で示されるように、ワード線クリア回路ＷＣ０〜ＷＣ３
ならびにＷＣ４〜ＷＣ７に結合されるとともに、ワード
線駆動回路ＷＤ０〜ＷＤ３ならびにＷＤ４〜ＷＤ７に結
合された後、入力回路ＩＢ０〜ＩＢ２に結合される。し
かるに、ボンディングパッドＰＶＳ１と入力回路ＩＢ０
〜ＩＢ２との間には、図５に示されるように、ボンディ
ングパッドＰＶＳ１及びワード線駆動回路ＷＤ０〜ＷＤ
７間の配線抵抗ＲＳ１とワード線駆動回路ＷＤ０〜ＷＤ
７の負荷容量ＣＷ１ならびにワード線駆動回路ＷＤ０〜
ＷＤ７及び入力回路ＩＢ０〜ＩＢ２間の配線抵抗ＲＳ２
とからなるローパスフィルタが等価的に形成される。同
様に、ボンディングパッドＰＶＳ６を起点とする接地電
位供給配線は、ワード線クリア回路ＷＣ８〜ＷＣＢなら
びにＷＣＣ〜ＷＣＦに結合されるとともに、ワード線駆
動回路ＷＤ８〜ＷＤＢならびにＷＤＣ〜ＷＤＦに結合さ
れた後、入力回路ＩＢ３〜ＩＢ４に結合される。しかる
に、ボンディングパッドＰＶＳ６と入力回路ＩＢ３〜Ｉ
Ｂ４との間には、ボンディングパッドＰＶＳ６及びワー
ド線駆動回路ＷＤ８〜ＷＤＦ間の配線抵抗ＲＳ３とワー
ド線駆動回路ＷＤ８〜ＷＤＦの負荷容量ＣＷ２ならびに
ワード線駆動回路ＷＤ８〜ＷＤＦ及び入力回路ＩＢ３〜
ＩＢ４間の配線抵抗ＲＳ４とからなるローパスフィルタ
が等価的に形成される。

【００３５】これらのことから、例えばセンスアンプＳ
Ａ０〜ＳＡＦ等が一斉に動作状態とされることによって
接地電位バスバーＶＳＢに発生した電源ノイズは、図６
に示されるように、接地電位バスバーＶＳＢが低インピ
ーダンスとされるにもかかわらず、上記ローパスフィル
タによって吸収され、入力回路ＩＢ０〜ＩＢ４に伝達さ
れない。その結果、ダイナミック型ＲＡＭの電源ノイズ
が抑制され、入力回路ＩＢ０〜ＩＢ４の動作が安定化さ
れるものとなる。

【００３６】以上の本実施例に示されるように、この発
明をＬＯＣパッケージ方式を採るダイナミック型ＲＡＭ
等の半導体装置に適用することで、次のような作用効果
が得られる。すなわち、 （１）比較的大きなノイズ発生をともなうセンスアンプ
及びデータ出力バッファ等の電源系統と、比較的ノイズ
発生が少なくかつその動作特性が電源ノイズによる影響
を受けやすいデータ入力バッファ及びアドレスバッファ
等の入力回路ならびにワード線駆動回路及びワード線ク
リア回路等の電源系統とを分離するとともに、例えば入
力回路に接地電位を供給するための接地電位供給配線
を、まず接地電位に対して比較的大きな負荷容量が結合
されるワード線駆動回路又はワード線クリア回路を経た
後、入力回路に結合することで、接地電位供給用ボンデ
ィングパッドからワード線駆動回路又はワード線クリア
回路までの間の配線抵抗と、ワード線駆動回路又はワー
ド線クリア回路の負荷容量ならびにワード線駆動回路又
はワード線クリア回路から入力回路までの間の配線抵抗
とによるローパスフィルタを構成できるという効果が得
られる。 （２）上記（１）項により、接地電位バスバーから入力
回路に伝達されようとする電源ノイズをローパスフィル
タによって吸収できるという効果が得られる。 （３）上記（１）項及び（２）項により、ＬＯＣパッケ
ージ方式を採るダイナミック型ＲＡＭ等の電源ノイズを
抑制し、その入力回路の動作を安定化することができる
という効果が得られる。

【００３７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、複数ビッ
トの記憶データを同時に入出力するいわゆる多ビット構
成を採ることができるし、シェアドセンス方式を採るこ
ともできる。また、ダイナミック型ＲＡＭは、ＬＯＣパ
ッケージ方式及びアドレスマルチプレクス方式を採るこ
とを必要条件としないし、そのブロック構成もこの実施
例による制約を受けない。図２において、メモリアレイ
ＭＡＲＹ及びワード線駆動回路ＷＤならびにワード線ク
リア回路ＷＣの具体的な回路構成や電源電圧の極性及び
絶対値ならびにＭＯＳＦＥＴの導電型等は、種々の実施
形態を採りうる。図３において、ボンディングパッドＰ
ＶＳ１及びＰＶＳ６を起点とする接地電位供給配線は、
ワード線クリア回路ＷＣ０〜ＷＣ７あるいはＷＣ８〜Ｗ
ＣＦを経た後、入力回路ＩＢ０〜ＩＢ２あるいはＩＢ３
〜ＩＢ４に結合してもよいし、これらのワード線クリア
回路とワード線駆動回路ＷＤ０〜ＷＤ７ならびにＷＤ８
〜ＷＤＦの両方を経た後、各入力回路に結合してもよ
い。メモリアレイ，ワード線クリア回路，ワード線駆動
回路及びＸアドレスデコーダならびにセンスアンプの分
割数や具体的なレイアウトは、種々の実施形態を採りう
る。

【００３８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする擬似スタティック型ＲＡＭや
これらのメモリを内蔵する各種のディジタル集積回路装
置等にも適用できる。この発明は、少なくとも比較的大
きな負荷容量が結合される第１の内部回路とその動作特
性が電源ノイズによる影響を受けやすい第２の内部回路
とを具備する半導体装置に広く適用できる。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＬＯＣパッケージ方式を採
るダイナミック型ＲＡＭ等において、比較的大きなノイ
ズ発生をともなうセンスアンプ及びデータ出力バッファ
等の電源系統と、比較的ノイズ発生が少なくかつその動
作特性が電源ノイズによる影響を受けやすいデータ入力
バッファ及びアドレスバッファ等の入力回路ならびにワ
ード線駆動回路及びワード線クリア回路等の電源系統と
を分離するとともに、例えば入力回路に接地電位を供給
するための接地電位供給配線を、まず接地電位に対して
比較的大きな負荷容量が結合されるワード線駆動回路又
はワード線クリア回路を経た後、入力回路に結合するこ
とで、接地電位供給用ボンディングパッドからワード線
駆動回路又はワード線クリア回路までの間の配線抵抗
と、ワード線駆動回路又はワード線クリア回路の負荷容
量ならびにワード線駆動回路又はワード線クリア回路か
ら入力回路までの間の配線抵抗とによりローパスフィル
タを構成して、接地電位バスバーから入力回路に伝達さ
れようとする電源ノイズを吸収することができる。その
結果、ＬＯＣパッケージ方式を採るダイナミック型ＲＡ
Ｍ等の電源ノイズを抑制し、その入力回路の動作を安定
化することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びワード線駆動回路ならびにワード線クリア回
路の一実施例を示す回路図である。

【図３】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図４】図１のダイナミック型ＲＡＭの一実施例を示す
電源接続図である。

【図５】図１のダイナミック型ＲＡＭの電源部の等価回
路図である。

【図６】図１のダイナミック型ＲＡＭの電源部の信号波
形図である。

【図７】この発明に先立って本願発明者等が開発したダ
イナミック型ＲＡＭの一例を示す基板配置図である。

【図８】図７のダイナミック型ＲＡＭの一例を示す電源
接続図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＷＣ・・・ワード線クリ
ア回路、ＷＤ・・・ワード線駆動回路、ＳＡ・・・セン
スアンプ、ＸＤ・・・Ｘアドレスデコーダ、ＹＤ・・・
Ｙアドレスデコーダ、ＸＢ・・・Ｘアドレスバッファ、
ＹＢ・・・Ｙアドレスバッファ、ＤＩＢ・・・データ入
力バッファ、ＤＯＢ・・・データ出力バッファ、ＷＡ・
・・ライトアンプ、ＭＡ・・・メインアンプ、ＴＧ・・
・タイミング発生回路、ＶＤ・・・降圧回路。Ｗ０〜Ｗ
ｍ・・・ワード線、Ｂ０＊〜Ｂｎ＊・・・相補ビット
線、Ｃｓ・・・情報蓄積キャパシタ、Ｑａ・・・アドレ
ス選択ＭＯＳＦＥＴ、Ｑｃ・・・クリアＭＯＳＦＥＴ、
ＵＷＤ０〜ＵＷＤｍ・・・単位ワード線駆動回路、Ｑ１
〜Ｑ３・・・ＰチャンネルＭＯＳＦＥＴ、Ｑ１１・・・
ＮチャンネルＭＯＳＦＥＴ。ＭＡＲＹ０〜ＭＡＲＹＦ・
・・メモリアレイ、ＷＣ０〜ＷＣＦ・・・ワード線クリ
ア回路、ＷＤ０〜ＷＤＦ・・・ワード線駆動回路、ＩＢ
０〜ＩＢ４・・・入力回路、ＳＵＢ・・・半導体基板。
ＳＡ０〜ＳＡＦ・・・センスアンプ、ＰＥＲ・・・その
他周辺回路、ＶＳＳ１〜ＶＳＳ２・・・接地電位供給端
子、ＶＳＢ・・・接地電位バスバー、ＰＶＳ１〜ＰＶＳ
６・・・接地電位供給用ボンディングパッド、ＢＷ・・
・ボンディングワイヤ。ＲＳ１〜ＲＳ４・・・配線抵
抗、ＣＷ１〜ＣＷ２・・・負荷容量。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧に対する負荷容量を含む
   第１の内部回路と、上記負荷容量を構成要素とするロー
   パスフィルタを介して上記第１の電源電圧を受ける第２
   の内部回路とを具備することを特徴とする半導体装置。
2. 【請求項２】 上記第１の電源電圧を上記第２の内部回
   路に供給するための供給配線は、その起点から上記第１
   の内部回路を経た後、第２の内部回路に結合されるもの
   であることを特徴とする請求項１の半導体装置。
3. 【請求項３】 上記ローパスフィルタは、上記起点から
   上記第１の内部回路に至るまでの上記供給配線の抵抗
   と、上記負荷容量と、上記第１の内部回路から上記第２
   の内部回路に至るまでの上記供給配線の抵抗とにより構
   成されるものであることを特徴とする請求項２の半導体
   装置。
4. 【請求項４】 上記半導体装置は、ＬＯＣパッケージ方
   式を採るダイナミック型ＲＡＭであり、上記第１の電源
   電圧は、回路の接地電位であって、上記第１の内部回路
   は、上記ダイナミック型ＲＡＭのワード線駆動回路及び
   ／又はワード線クリア回路であり、上記第２の内部回路
   は、その入力回路であることを特徴とする請求項１，請
   求項２又は請求項３の半導体装置。