JP3344630B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、ダイレクトセンス方式を採るバイポーラＣ
ＭＯＳ（以下、ＢｉＣＭＯＳと略す）型ダイナミックＲ
ＡＭ（ランダムアクセスメモリ）に利用して特に有効な
技術に関するものである。

【０００２】

【従来の技術】そのメモリアレイが、ＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）を基本として構成され、その周辺回
路が、バイポーラトランジスタ及びＣＭＯＳ（相補型Ｍ
ＯＳ）からなるいわゆるバイポーラＣＭＯＳ回路を基本
として構成されるＢｉＣＭＯＳ型ダイナミックＲＡＭが
ある。ＢｉＣＭＯＳ型ダイナミックＲＡＭは、いわゆる
ダイレクトセンス方式を採り、書き込み用共通データ線
と読み出し用共通データ線を別個に備えるとともに、そ
のメモリアレイを構成する複数のビット線は、対応する
読み出し用ＭＯＳＦＥＴのゲートを介して上記読み出し
用共通データ線に結合される。

【０００３】 ダイレクトセンス方式を採るＢｉＣＭＯ
Ｓ型ダイナミックＲＡＭについては、例えば、特願平１
−６５８４１号に記載されている。また、複数のセンス
アンプをグループに分割して、グループごとに異なるタ
イミングで動作させるＤＲＡＭについては、例えば、特
開平２−１８５７９４号公報に記載されている。

【０００４】 上記に記載されるような従来のＢｉＣＭ
ＯＳ型ダイナミックＲＡＭにおいて、センスアンプを構
成する単位増幅回路は共通のコモンソース線に結合さ
れ、同一のタイミング条件で一斉に駆動される。このた
め、ＢｉＣＭＯＳ型ダイナミックＲＡＭの大容量化が進
みセンスアンプを構成する単位増幅回路数が増えるにし
たがって、センスアンプ駆動時における動作電流のピー
ク値が増大し、これにともなう電源ノイズによってＢｉ
ＣＭＯＳ型ダイナミックＲＡＭの動作が不安定になる。
また、これに対処するため、コモンソース線の駆動ＭＯ
ＳＦＥＴを複数個設け、これらの駆動ＭＯＳＦＥＴを少
しづつタイミングをずらして順次にオン状態とする方法
もあるが、ダイレクトセンス方式を採るＢｉＣＭＯＳ型
ダイナミックＲＡＭ等の特性を生かした方法とは言えな
い。また、特開平２−１８５７９４号公報に記載の技術
によれば、複数のセンスアンプ動作に伴うピーク電流を
分散することができるが、遅れて駆動されるグループの
センスアンプの読み出し動作が遅くされることによりメ
モリ全体としての読み出し速度が遅くなってしまうとい
う点について考慮されていない。

【０００５】この発明の目的は、ダイレクトセンス方式
を採るＢｉＣＭＯＳ型ダイナミックＲＡＭ等の特性を生
かしたセンスアンプ駆動方式を提供することにある。こ
の発明の他の目的は、センスアンプ駆動時における動作
電流のピーク値を抑え、ＢｉＣＭＯＳ型ダイナミックＲ
ＡＭ等の誤動作を防止することにある。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイレクトセンス方式を採る
ＢｉＣＭＯＳ型ダイナミックＲＡＭ等において、センス
アンプを構成する単位増幅回路を実質的に複数のグルー
プに分割し、各グループを構成する単位増幅回路を、例
えばグループごとに駆動タイミングの異なる複数のコモ
ンソース線にそれぞれ結合し、あるいはグループごとに
サイズの異なるＭＯＳＦＥＴにより構成することで、実
質的に異なるタイミングで駆動状態とする。

【０００７】

【作用】上記手段によれば、メインアンプによる読み出
し信号の増幅動作がセンスアンプによる増幅動作を待つ
ことなく行われるＢｉＣＭＯＳ型ダイナミックＲＡＭ等
の特性を生かして、充分な時間差をもってセンスアンプ
の単位増幅回路の駆動タイミングをずらし、センスアン
プ駆動時における動作電流のピーク値を抑えることがで
きる。その結果、ＢｉＣＭＯＳ型ダイナミックＲＡＭ等
の電源ノイズを抑制し、その誤動作を防止することがで
きる。

【０００８】

【実施例】図１には、この発明が適用されたＢｉＣＭＯ
Ｓ型ダイナミックＲＡＭの一実施例のブロック図が示さ
れている。また、図２には、図１のＢｉＣＭＯＳ型ダイ
ナミックＲＡＭに含まれるメモリアレイ及びセンスアン
プの一実施例の部分的な回路図が示され、図３には、図
１のＢｉＣＭＯＳ型ダイナミックＲＡＭの信号波形図が
示されている。これらの図をもとに、この実施例のＢｉ
ＣＭＯＳ型ダイナミックＲＡＭの構成と動作の概要なら
びにその特徴について説明する。なお、図２の回路素子
ならびに図１の各ブロックを構成する回路素子は、従来
のバイポーラＣＭＯＳ集積回路の製造技術により、単結
晶シリコンのような１個の半導体基板上に形成される。
以下の回路図において、そのチャンネル（バックゲー
ト）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型
であって、矢印の付されないＮチャンネルＭＯＳＦＥＴ
と区別して示される。

【０００９】図１において、ＢｉＣＭＯＳ型ダイナミッ
クＲＡＭは、メモリアレイＭＡＲＹをその基本構成とす
る。メモリアレイＭＡＲＹは、図２に示されるように、
同図の垂直方向に平行して配置されるｍ＋１本のワード
線Ｗ０〜Ｗｍと、水平方向に平行して配置されるｎ＋１
組の相補ビット線Ｂ０＊〜Ｂｎ＊（ここで、例えば非反
転ビット線Ｂ０と反転ビット線Ｂ０Ｂをあわせて相補ビ
ット線Ｂ０＊のように表す。また、それが有効とされる
とき選択的にロウレベルとされるいわゆる反転信号又は
反転信号線等については、その名称の末尾にＢを付して
表す。以下同様）とを含む。これらのワード線及び相補
ビット線の交点には、情報蓄積キャパシタＣｓ及びアド
レス選択ＭＯＳＦＥＴＱａからなる（ｍ＋１）×（ｎ＋
１）個のダイナミック型メモリセルが格子状に配置され
る。

【００１０】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号ｘ０〜ｘｉが供給され、タイミング発生回路
ＴＧから内部制御信号ＸＧが供給される。また、Ｘアド
レスバッファＸＢには、外部端子Ｘ０〜Ｘｉを介してｉ
＋１ビットのＸアドレス信号Ｘ０〜Ｘｉが供給される。

【００１１】ＸアドレスデコーダＸＤは、内部制御信号
ＸＧがハイレベルとされることで選択的に動作状態とさ
れる。この動作状態において、ＸアドレスデコーダＸＤ
は、内部アドレス信号ｘ０〜ｘｉをデコードして、メモ
リアレイＭＡＲＹの対応する１本のワード線を択一的に
ハイレベルの選択状態とする。その結果、図３に示され
るように、メモリアレイＭＡＲＹの選択されたワード線
に結合されるｎ＋１個のメモリセルから対応する相補ビ
ット線Ｂ０＊〜Ｂｎ＊に対し、それぞれの保持データに
対応した微小読み出し信号が出力される。Ｘアドレスバ
ッファＸＢは、外部端子Ｘ０〜Ｘｉを介して供給される
Ｘアドレス信号Ｘ０〜Ｘｉを、図示されない内部制御信
号に従って取り込み、これらのＸアドレス信号をもとに
内部アドレス信号ｘ０〜ｘｉを形成して、Ｘアドレスデ
コーダＸＤに供給する。

【００１２】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、図２に示されるように、
その一方においてＰ型のセンスアンプＳＡＰの対応する
単位回路に結合され、その他方においてＮ型のセンスア
ンプＳＡＮの対応する単位回路に結合される。このう
ち、センスアンプＳＡＰは、メモリアレイＭＡＲＹの相
補ビット線Ｂ０＊〜Ｂｎ＊に対応して設けられるｎ＋１
個の単位回路を備え、各単位回路は、そのゲート及びド
レインが互いに交差結合された一対のＰチャンネルＭＯ
ＳＦＥＴＱ１及びＱ２あるいはＱ３及びＱ４をそれぞれ
含む。ＭＯＳＦＥＴＱ１及びＱ２ならびにＱ３及びＱ４
の共通結合されたゲート及びドレインは、さらにメモリ
アレイＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊
の非反転又は反転信号線にそれぞれ結合され、そのソー
スは、１組おきにコモンソース線ＳＰ０又はＳＰ１に共
通結合される。

【００１３】ここで、コモンソース線ＳＰ０及びＳＰ１
は、後述するタイミング発生回路ＴＧに結合され、図３
に示されるように、ＢｉＣＭＯＳ型ダイナミックＲＡＭ
が選択状態とされるとき所定の遅延時間ｔｄをもって順
次ロウレベルとされる。センスアンプＳＡＰを構成する
各単位回路は、対応するコモンソース線ＳＰ０又はＳＰ
１がロウレベルとされることで選択的に動作状態とさ
れ、センスアンプＳＡＮの対応する単位回路とともに単
位増幅回路として作用する。

【００１４】一方、センスアンプＳＡＮは、メモリアレ
イＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設
けられるｎ＋１個の単位回路を備え、各単位回路は、そ
のゲート及びドレインが互いに交差結合された一対のＮ
チャンネルＭＯＳＦＥＴＱ１１及びＱ１２あるいはＱ１
３及びＱ１４と、書き込み回路を構成する２個のＮチャ
ンネルＭＯＳＦＥＴＱ１５及びＱ１６と、読み出し回路
を構成する４個のＮチャンネルＭＯＳＦＥＴＱ１７〜Ｑ
２０とをそれぞれ含む。このうち、ＭＯＳＦＥＴＱ１１
及びＱ１２ならびにＱ１３及びＱ１４の共通結合された
ゲート及びドレインは、さらにメモリアレイＭＡＲＹの
対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転又は反転
信号線にそれぞれ結合され、そのソースは、１組おきに
コモンソース線ＳＮ０又はＳＮ１に共通結合される。ま
た、ＭＯＳＦＥＴＱ１５及びＱ１６は、その一方がメモ
リアレイＭＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ
＊の非反転又は反転信号線に結合され、その他方が書き
込み用共通データ線ＷＩＯ＊の非反転又は反転信号線に
共通結合される。ＭＯＳＦＥＴＱ１５及びＱ１６の共通
結合されたゲートには、ＹアドレスデコーダＹＤから対
応する書き込み用のビット線選択信号ＹＷ０〜ＹＷｎが
供給される。さらに、ＭＯＳＦＥＴＱ１７及びＱ１９
は、そのソースが回路の接地電位に結合され、そのドレ
インがＭＯＳＦＥＴＱ１８又はＱ２０を介して読み出し
用共通データ線ＲＩＯ＊の非反転又は反転信号線に共通
結合される。ＭＯＳＦＥＴＱ１７及びＱ１９のゲート
は、メモリアレイＭＡＲＹの対応する相補ビット線Ｂ０
＊〜Ｂｎ＊の非反転又は反転信号線にそれぞれ結合され
る。上記ＭＯＳＦＥＴＱ１８及びＱ２０のゲートは、そ
れぞれ共通結合され、ＹアドレスデコーダＹＤから対応
する読み出し用のビット線選択信号ＹＲ０〜ＹＲｎが供
給される。

【００１５】ここで、コモンソース線ＳＮ０及びＳＮ１
は、タイミング発生回路ＴＧに結合され、図３に示され
るように、ＢｉＣＭＯＳ型ダイナミックＲＡＭが選択状
態とされるとき所定の遅延時間ｔｄをもってハイレベル
とされる。センスアンプＳＡＮを構成するＭＯＳＦＥＴ
Ｑ１１及びＱ１２ならびにＱ１３及びＱ１４は、対応す
るコモンソース線ＳＮ０又はＳＮ１がハイレベルとされ
ることで選択的に動作状態とされ、上記センスアンプＳ
ＡＰの対応する単位回路とともに単位増幅回路として作
用する。この動作状態において、各単位増幅回路は、メ
モリアレイＭＡＲＹの選択されたワード線に結合される
ｎ＋１個のメモリセルから対応する相補ビット線Ｂ０＊
〜Ｂｎ＊を介して出力される微小読み出し信号を増幅
し、ハイレベル又はロウレベルの２値読み出し信号とす
る。これらの２値読み出し信号は、選択された上記ｎ＋
１個のメモリセルに再書き込みされ、これによって記憶
データのリフレッシュ動作がワード線単位で行われる。
なお、ＢｉＣＭＯＳ型ダイナミックＲＡＭが書き込みモ
ードとされるとき、後述するライトアンプＷＡから書き
込み用共通データ線ＷＩＯ＊を介して選択された相補ビ
ット線に伝達される相補書き込み信号も、上記単位増幅
回路の増幅動作により増幅され、対応するメモリセルに
書き込まれる。つまり、この実施例のＢｉＣＭＯＳ型ダ
イナミックＲＡＭにおいて、センスアンプＳＡＰ及びＳ
ＡＮの単位増幅回路による増幅動作は、指定されたメモ
リセルの読み出し動作には直接寄与せず、記憶データの
書き込み及びリフレッシュ動作のみに寄与するものとさ
れる。

【００１６】この実施例において、コモンソース線ＳＰ
１及びＳＮ１は、前述のように、コモンソース線ＳＰ０
及びＳＮ１に対して所定の遅延時間ｔｄだけ遅れてロウ
レベル又はハイレベルとされる。したがって、センスア
ンプＳＡＰ及びＳＡＮでは、まずコモンソース線ＳＰ０
及びＳＮ０に結合される（ｎ＋１）／２個の単位増幅回
路が動作状態とされ、続いて遅延時間ｔｄだけ遅れて、
残り（ｎ＋１）／２個の単位増幅回路が動作状態とされ
る。しかるに、これらの単位増幅回路が駆動されること
による動作電流Ｉｓの変化は、図３に点線で示されるよ
うに、二つのピーク値を持つことになり、動作電流Ｉｓ
全体としてみた場合、図３に実線で示されるように、そ
のピーク値が従来のＢｉＣＭＯＳ型ダイナミックＲＡＭ
に比較してほぼ二分の１に抑制される。その結果、Ｂｉ
ＣＭＯＳ型ダイナミックＲＡＭの電源ノイズを抑制さ
れ、その誤動作が防止されるものとなる。

【００１７】次に、ビット線選択信号ＹＷ０〜ＹＷｎ
は、ＢｉＣＭＯＳ型ダイナミックＲＡＭが書き込みモー
ドで選択状態とされるとき、所定のタイミングでかつＹ
アドレス信号Ｙ０〜Ｙｊに従って択一的にハイレベルと
される。センスアンプＳＡＮでは、対応する一対のＭＯ
ＳＦＥＴＱ１７及びＱ１９が選択的にオン状態となり、
これによってメモリアレイＭＡＲＹの対応する相補ビッ
ト線Ｂ０＊〜Ｂｎ＊と書き込み用共通データ線ＷＩＯ＊
とが選択的に接続状態とされる。このとき、後述するラ
イトアンプＷＡから書き込み用共通データ線ＷＩＯ＊を
介して相補書き込み信号が入力されるが、この相補書き
込み信号のハイレベル及びロウレベルは、選択された相
補ビット線の寄生容量と書き込み用共通データ線ＷＩＯ
＊の寄生容量とのチャージシェアによって所定のレベル
に圧縮され、やがて前記センスアンプの対応する単位増
幅回路によって増幅される。

【００１８】一方、ビット線選択信号ＹＲ０〜ＹＲｎ
は、図３に例示されるように、ＢｉＣＭＯＳ型ダイナミ
ックＲＡＭが読み出しモードで選択状態とされるとき、
所定のタイミングでかつＹアドレス信号Ｙ０〜Ｙｊに従
って択一的にハイレベルとされる。センスアンプＳＡＮ
では、対応するＭＯＳＦＥＴＱ１８及びＱ２０がオン状
態となり、これによってメモリアレイＭＡＲＹの対応す
る相補ビット線Ｂ０＊〜Ｂｎ＊が対応するＭＯＳＦＥＴ
Ｑ１７及びＱ１９のゲートを介して読み出し用共通デー
タ線ＲＩＯ＊に接続状態とされる。このとき、ＭＯＳＦ
ＥＴＱ１７及びＱ１９はいわゆる読み出し用ＭＯＳＦＥ
Ｔとして作用し、選択されたメモリセルから対応する相
補ビット線に出力される微小読み出し信号に応じた所定
の読み出し電流を読み出し用共通データ線ＲＩＯ＊に流
す。この読み出し電流は、後述するメインアンプＭＡに
よって電圧信号に戻され、増幅される。

【００１９】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号ｙ０
〜ｙｊが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＧＷ及びＹＧＲが供給される。また、Ｙアドレ
スバッファＹＢには、外部端子Ｙ０〜Ｙｊを介してｊ＋
１ビットのＹアドレス信号Ｙ０〜Ｙｊが供給される。こ
こで、内部制御信号ＹＧＷ及びＹＧＲは、ＢｉＣＭＯＳ
型ダイナミックＲＡＭが書き込みモード又は読み出しモ
ードで選択状態とされるとき、それぞれ所定のタイミン
グでハイレベルとされる。

【００２０】ＹアドレスデコーダＹＤは、内部制御信号
ＹＧＷがハイレベルとされるとき、内部アドレス信号ｙ
０〜ｙｊをデコードして、対応する書き込み用のビット
線選択信号ＹＷ０〜ＹＷｎを択一的にハイレベルとす
る。また、内部制御信号ＹＧＲがハイレベルとされると
き、上記内部アドレス信号ｙ０〜ｙｊをデコードして、
対応する読み出し用のビット線選択信号ＹＲ０〜ＹＲｎ
を択一的にハイレベルとする。ＹアドレスバッファＹＡ
Ｂは、外部端子Ｙ０〜Ｙｊを介して供給されるＹアドレ
ス信号Ｙ０〜Ｙｊを図示されない内部制御信号に従って
取り込み、これらのＹアドレス信号をもとに内部アドレ
ス信号ｙ０〜ｙｊを形成して、ＹアドレスデコーダＹＤ
に供給する。

【００２１】メモリアレイＭＡＲＹの指定される相補ビ
ット線Ｂ０＊〜Ｂｎ＊が選択的に接続状態とされる書き
込み用共通データ線ＷＩＯ＊は、ライトアンプＷＡの出
力端子に結合される。このライトアンプＷＡの入力端子
は、データ入力バッファＤＩＢの出力端子に結合され、
データ入力バッファＤＩＢの入力端子は、データ入力端
子Ｄｉｎに結合される。ライトアンプＷＡには、タイミ
ング発生回路ＴＧから内部制御信号ＤＷＣが供給され
る。ここで、内部制御信号ＤＷＣは、ＢｉＣＭＯＳ型ダ
イナミックＲＡＭが書き込みモードで選択状態とされる
とき、所定のタイミングでハイレベルとされる。

【００２２】データ入力バッファＤＩＢは、ＢｉＣＭＯ
Ｓ型ダイナミックＲＡＭが書き込みモードで選択状態と
されるとき、データ入力端子Ｄｉｎを介して供給される
書き込みデータをライトアンプＷＡに伝達する。このと
き、ライトアンプＷＡは、内部制御信号ＤＷＣに従って
選択的に動作状態とされ、データ入力バッファＤＩＢか
ら伝達される書き込みデータをもとに所定の相補書き込
み信号を形成する。この相補書き込み信号は、前述のよ
うに、書き込み用共通データ線ＷＩＯ＊を介してメモリ
アレイＭＡＲＹの選択されたメモリセルに書き込まれ
る。

【００２３】同様に、メモリアレイＭＡＲＹの指定され
る相補ビット線Ｂ０＊〜Ｂｎ＊が選択的に接続状態とさ
れる読み出し用共通データ線ＲＩＯ＊は、メインアンプ
ＭＡの入力端子に結合される。メインアンプＭＡの出力
端子は、データ出力バッファＤＯＢの入力端子に結合さ
れ、データ出力バッファＤＯＢの出力端子は、データ出
力端子Ｄｏｕｔに結合される。メインアンプＭＡには、
タイミング発生回路ＴＧから内部制御信号ＭＡＣが供給
され、データ出力バッファＤＯＢには内部制御信号ＤＯ
Ｃが供給される。ここで、内部制御信号ＭＡＣ及びＤＯ
Ｃは、図３に示されるように、ＢｉＣＭＯＳ型ダイナミ
ックＲＡＭが読み出しモードで選択状態とされるとき、
それぞれ所定のタイミングでハイレベルとされる。

【００２４】メインアンプＭＡは、ＢｉＣＭＯＳ型ダイ
ナミックＲＡＭが読み出しモードで選択状態とされ内部
制御信号ＭＡＣがハイレベルとされるとことで、選択的
に動作状態とされる。この動作状態において、メインア
ンプＭＡは、メモリアレイＭＡＲＹの選択されたメモリ
セルつまりは相補ビット線Ｂ０＊〜Ｂｎ＊から読み出し
用共通データ線ＲＩＯ＊を介して出力される読み出し電
流を電圧信号に戻した後、増幅して、データ出力バッフ
ァＤＯＢに伝達する。この読み出し信号は、内部制御信
号ＤＯＣがハイレベルとされることで、データ出力バッ
ファＤＯＢからデータ出力端子Ｄｏｕｔを介して外部に
出力される。

【００２５】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥ
Ｂ，ライトイネーブル信号ＷＥＢ及び出力イネーブル信
号ＯＥＢをもとに、上記各種の内部制御信号を選択的に
形成し、ＢｉＣＭＯＳ型ダイナミックＲＡＭの各部に供
給する。

【００２６】図４には、この発明が適用されたＢｉＣＭ
ＯＳ型ダイナミックＲＡＭのメモリアレイ及びセンスア
ンプの他の実施例の部分的な回路図が示されている。な
お、この実施例のＢｉＣＭＯＳ型ダイナミックＲＡＭ
は、基本的に前記図１ないし図３のＢｉＣＭＯＳ型ダイ
ナミックＲＡＭを踏襲するものであるため、これと異な
る部分についてのみ説明を追加する。

【００２７】図４において、Ｐ型のセンスアンプＳＡＰ
の各単位回路を構成するＰチャンネルＭＯＳＦＥＴＱ１
及びＱ２ならびにＱ３及びＱ４のソースは、共通のコモ
ンソース線ＳＰに共通結合される。このうち、メモリア
レイＭＡＲＹの偶数番号の相補ビット線Ｂ０＊〜Ｂｎ−
１＊に結合されるＭＯＳＦＥＴＱ１及びＱ２は、比較的
大きなサイズをもって形成され、比較的大きなコンダク
タンスｇｍを持つものとされる。また、メモリアレイＭ
ＡＲＹの奇数番号の相補ビット線Ｂ１＊〜Ｂｎ＊に結合
されるＭＯＳＦＥＴＱ３及びＱ４は、比較的小さなサイ
ズをもって形成され、比較的小さなコンダクタンスｇｍ
を持つものとされる。

【００２８】同様に、Ｎ型のセンスアンプＳＡＮの各単
位回路に含まれるＮチャンネルＭＯＳＦＥＴＱ１１及び
Ｑ１２ならびにＱ１３及びＱ１４のソースは、共通のコ
モンソース線ＳＮに共通結合される。このうち、偶数番
号の相補ビット線Ｂ０＊〜Ｂｎ−１＊に結合されるＭＯ
ＳＦＥＴＱ１１及びＱ１２は、比較的大きなサイズをも
って形成され、比較的大きなコンダクタンスｇｍを持つ
ものとされる。また、メモリアレイＭＡＲＹの奇数番号
の相補ビット線Ｂ１＊〜Ｂｎ＊に結合されるＭＯＳＦＥ
ＴＱ１３及びＱ１４は、比較的小さなサイズをもって形
成され、比較的小さなコンダクタンスｇｍを持つものと
される。

【００２９】これらのことから、この実施例のＢｉＣＭ
ＯＳ型ダイナミックＲＡＭでは、センスアンプＳＡＰ及
びＳＡＮのすべての単位増幅回路が同時に動作状態とさ
れるものの、比較的大きなコンダクタンスｇｍを持つ
（ｎ＋１）／２組のＭＯＳＦＥＴＱ１及びＱ２ならびに
Ｑ１１及びＱ１２が、比較的小さなコンダクタンスｇｍ
を持つ残り（ｎ＋１）／２組のＭＯＳＦＥＴＱ３及びＱ
４ならびにＱ１３及びＱ１４に先立って完全なオン状態
となる。しかるに、センスアンプを構成する単位増幅回
路は、実質的に二つのグループに分割され、実質的に所
定の時間差をもって駆動されるものとなる。これによ
り、この実施例のＢｉＣＭＯＳ型ダイナミックＲＡＭに
おいても、前記図１ないし図３のＢｉＣＭＯＳ型ダイナ
ミックＲＡＭと同様な効果が得られる結果となり、セン
スアンプを構成する複数の単位増幅回路が一斉に動作状
態とされることにともなう電源ノイズを抑制し、ＢｉＣ
ＭＯＳ型ダイナミックＲＡＭの誤動作を防止できるもの
となる。

【００３０】以上の本実施例に示されるように、この発
明をダイレクトセンス方式を採るＢｉＣＭＯＳ型ダイナ
ミックＲＡＭ等の半導体記憶装置に適用することで、次
のような作用効果が得られる。すなわち、 （１）ダイレクトセンス方式を採るＢｉＣＭＯＳ型ダイ
ナミックＲＡＭ等において、センスアンプを構成する単
位増幅回路を複数のグループに分割し、各グループを構
成する単位増幅回路を、例えばグループごとに駆動タイ
ミングの異なる複数のコモンソース線にそれぞれ結合
し、あるいはグループごとにサイズの異なるＭＯＳＦＥ
Ｔにより構成することで、これらの単位増幅回路を、グ
ループごとに異なるタイミングで駆動できるという効果
が得られる。 （２）上記（１）項により、メインアンプによる読み出
し信号の増幅動作がセンスアンプによる増幅動作を待つ
ことなく行われるＢｉＣＭＯＳ型ダイナミックＲＡＭ等
の特性を生かして、充分な時間差をもってセンスアンプ
の単位増幅回路の駆動タイミングをずらし、センスアン
プ駆動時における動作電流のピーク値を抑制できるとい
う効果が得られる。 （３）上記（１）項及び（２）項により、センスアンプ
が動作状態とされることにともなうＢｉＣＭＯＳ型ダイ
ナミックＲＡＭ等の電源ノイズを抑制し、その誤動作を
防止できるという効果が得られる。

【００３１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ＢｉＣＭＯＳ型ダイナミックＲＡＭ
は、分割アレイ方式を採るものであってもよい。この場
合、活性状態とされるメモリアレイのそれぞれにおい
て、センスアンプＳＡＰ及びＳＡＮの単位増幅回路をグ
ループ分割し、その駆動タイミングをずらせばよい。ま
た、分割された複数のメモリアレイごとにセンスアンプ
の単位増幅回路をグループ分割し、メモリアレイと対応
するセンスアンプを選択的にかつ所定の時間差をもって
活性化することで、前記実施例と同様な効果を得ること
もできる。ＢｉＣＭＯＳ型ダイナミックＲＡＭは、複数
ビットの記憶データを同時に入力又は出力するいわゆる
多ビット構成とされるものであってもよいし、シェアド
センス方式を採るものであってもよい。図２及び図４に
おいて、センスアンプＳＡＰ及びＳＡＮを構成する単位
増幅回路は、三つ以上のグループに分割することができ
るし、その分割方法もこれらの実施例による制約を受け
ない。さらに、ＢｉＣＭＯＳ型ダイナミックＲＡＭのブ
ロック構成やメモリアレイＭＡＲＹ及びセンスアンプＳ
ＡＰ及びＳＡＮの具体的な回路構成は、種々の実施例が
考えられるし、各起動制御信号及び内部制御信号等の論
理レベルや組み合わせならびに電源電圧の極性及びＭＯ
ＳＦＥＴの導電型等、種々の実施形態を採りうる。

【００３２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＢｉ
ＣＭＯＳ型ダイナミックＲＡＭに適用した場合について
説明したが、それに限定されるものではなく、例えば、
通常のダイナミック型ＲＡＭやこのようなＢｉＣＭＯＳ
型ダイナミックＲＡＭ及びダイナミック型ＲＡＭ等を内
蔵する論理集積回路装置等にも適用できる。この発明
は、少なくともダイレクトセンス方式を採る半導体記憶
装置ならびにこのような半導体記憶装置を含むディジタ
ル集積回路装置に広く適用できる。

【００３３】

【発明の効果】ダイレクトセンス方式を採るＢｉＣＭＯ
Ｓ型ダイナミックＲＡＭ等において、センスアンプを構
成する単位増幅回路を実質的に複数のグループに分割
し、各グループを構成する単位増幅回路を、例えばグル
ープごとに駆動タイミングの異なる複数のコモンソース
線にそれぞれ結合し、あるいはグループごとにサイズの
異なるＭＯＳＦＥＴにより構成することで、これらの単
位増幅回路を実質的に異なるタイミングで駆動できる。
これにより、メインアンプによる読み出し信号の増幅動
作がセンスアンプによる増幅動作を待つことなく行われ
るＢｉＣＭＯＳ型ダイナミックＲＡＭ等の特性を生かし
て、充分な時間差をもってセンスアンプの単位増幅回路
の駆動タイミングをずらし、センスアンプ駆動時におけ
る動作電流のピーク値を抑えることができる。その結
果、ＢｉＣＭＯＳ型ダイナミックＲＡＭ等の電源ノイズ
を抑制し、その誤動作を防止できる。

【図面の簡単な説明】

【図１】この発明が適用されたＢｉＣＭＯＳ型ダイナミ
ックＲＡＭの一実施例を示すブロック図である。

【図２】図１のＢｉＣＭＯＳ型ダイナミックＲＡＭに含
まれるメモリアレイ及びセンスアンプの一実施例を示す
部分的な回路図である。

【図３】図１のＢｉＣＭＯＳ型ダイナミックＲＡＭの信
号波形図である。

【図４】この発明が適用されたＢｉＣＭＯＳ型ダイナミ
ックＲＡＭに含まれるメモリアレイ及びセンスアンプの
他の実施例を示す部分的な回路図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＳＡＰ，ＳＡＮ・・・センスアンプ、ＹＤ・・
・Ｙアドレスデコーダ、ＸＢ・・・Ｘアドレスバッフ
ァ、ＹＢ・・・Ｙアドレスバッファ、ＷＡ・・・ライト
アンプ、ＭＡ・・・メインアンプ、ＤＩＢ・・・データ
入力バッファ、ＤＯＢ・・・データ出力バッファ、ＴＧ
・・・タイミング発生回路。Ｑ１〜Ｑ４・・・Ｐチャン
ネルＭＯＳＦＥＴ、Ｑ１１〜Ｑ２０・・・Ｎチャンネル
ＭＯＳＦＥＴ、Ｑａ・・・アドレス選択ＭＯＳＦＥＴ、
Ｃｓ・・・情報蓄積キャパシタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三輪 仁 東京都青梅市今井2326番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 中井 潔 東京都青梅市今井2326番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 横山 勇治 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平２−244485（ＪＰ，Ａ) 特開 平２−185794（ＪＰ，Ａ) 特開 平１−169798（ＪＰ，Ａ) 特開 平１−185896（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ダイレクトセンス方式を採り、 複数のデータ線対と複数のワード線との所定の交点に設
   けられた複数のメモリセルと、 前記複数のデータ線対に対応して設けられ、 センスアン
   プを構成する単位増幅回路とを備え、 前記単位増幅回路は、前記複数のデータ線対に対して複
   数のグループに分けられ、 前記 各グループの単位増幅回路は、共通のコモンソース
   線に共通結合され、各グループごとにサイズを異ならせ
   てコンダクタンスを異ならせたＭＯＳＦＥＴによって構
   成されることにより各グループごとに増幅動作タイミン
   グが異なるようにされてなることを特徴とする半導体記
   憶装置。
2. 【請求項２】 複数の第１データ線対及び複数の第２デ
   ータ線対と複数のワード線との所定の交点に設けられた
   複数のダイナミック型メモリセルと、 前記複数の第１データ線対及び前記複数の第２データ線
   対のそれぞれに対して設けられ、ゲート及びドレインが
   交差結合されたＮチャネルＭＯＳＦＥＴ対及びＰチャネ
   ルＭＯＳＦＥＴ対とをそれぞれに有する複数の第１増幅
   回路と、 前記複数の第１データ線対及び前記複数の第２データ線
   対のそれぞれに対して設けられ、対応するデータ線対に
   ゲートが接続される一対のＭＯＳＦＥＴをそれぞれに有
   する複数の第２増幅回路とを備え、 読み出しモードにおいて、前記複数の第２増幅回路は、
   前記複数の第１増幅回路が活性化されるよりも早いタイ
   ミングで対応するデータ線対に出力される信号の増幅を
   開始し、 前記複数の第１増幅回路は、共通のコモンソース線に共
   通結合され、 前記第１データ線対に接続される前記第１増幅回路に含
   まれる前記ＭＯＳＦＥＴ対と、前記第２データ線対に接
   続される前記第１増幅回路に含まれる前記ＭＯＳＦＥＴ
   対とはサイズを異ならせることによりコンダクタンスが
   異なることを特徴とする半導体記憶装置。