JPH0743935B2 - スタティック型ｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、スタティック型RAM（ランダム・アクセス
・メモリ）に関するもので、例えばCMOS（相補型MOS）
回路により構成されたスタティック型RAMに利用して有
効な技術に関するものである。

〔背景技術〕

MOSスタティック型RAMにおけるメモリセルは、例えばゲ
ート・ドレインが交差結合された一対の駆動MOSFETとそ
の負荷素子とからなるスタティック型フリップフロップ
回路と一対の伝送ゲートMOSFETとから構成される。メモ
リアレイは、マトリックス配置される複数のメモリセル
とともに複数対の相補データ線を含み、それぞれの相補
データ線には、それと対応されるべきメモリセルの入出
力端子が結合される。

上記相補データ線のそれぞれと回路の電源端子との間に
プリチャージMOSFETを設けて、メモリセルからのデータ
の読み出し開始前及びメモリセルへのデータの書き込み
開始前に、その相補データ線の電位を所定の電位にさせ
るようにする場合、多数の相補データ線に一斉にプリチ
ャージ電流が流れる。これによって、消費電流が大きく
なるとともに、電源電圧線に存在する無視できない抵抗
及びインダクタンス成分によって比較的大きなノイズが
発生する。そこで、多数のプリチャージMOSFETのゲート
を共通接続する信号線における抵抗成分を利用して、各
プリチャージMOSFETのゲートに伝えられるプリチャージ
信号を実質的に順次遅延させることによって、プリチャ
ージ電流を時系列的に発生させて、プリチャージ電流を
ピーク値を小さくすることが考えられる。しかしなが
ら、このようにすると、相補データ線のプリチャージに
要する時間が長くされる結果、動作速度を遅くする原因
になる。

なお、スタティック型RAMに関しては、例えば特開昭57
−198594号公報参照。

〔発明の目的〕

この発明の目的は、プリチャージ電流及びそのピーク値
を低減したスタティック型RAMを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、第
１のプリチャージ信号によってメモリセルが結合される
相補データ線のレベルを増幅させるとともに、第２のタ
イミングで上記相補データ線を短絡させることによって
中間レベルのプリチャージレベルを形成するものであ
る。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のRAMは、公知のCMOS
（相補型−金属−絶縁物−半導体）集積回路（IC）技術
によって単結晶シリコンからなるような１個の半導体基
板上に形成される。各MOSFETは、ポリシリコンからなる
ようなゲート電極を一種の不純物導入マスクとするいわ
ゆるセルフアライン技術によって製造される。

メモリセルを構成するMOSFETは、Ｎチャンネル型とさ
れ、Ｎ型半導体基板上に形成されたＰ型ウェル領域上に
形成される。ＰチャンネルMOSFETは、Ｎ型半導体基板上
に形成される。Ｎチャンネル型MOSFETの基体ゲートとし
てのＰ型ウェル領域は、回路の接地端子に結合され、Ｐ
チャンネル型MOSFETの共通の基体ゲートとしてのＮ型半
導体基板は、回路の電源端子に結合される。なお、メモ
リセルを構成するMOSFETをウェル領域に形成する構成
は、α線等によって引き起こされるメモリセルの蓄積情
報の誤った反転を防止する上で効果的である。

メモリアレイＭ−ARYは、代表として例示的に示されて
いるマトリックス配置された複数のメモリセルMC、ポリ
シリコン層からなるワード線W0ないしWn及び相補データ
線D0,０ないしD1,１から構成されている。

メモリセルMCのそれぞれは、互いに同じ構成にされ、そ
の１つの具体的回路が代表として示されているように、
ゲートとドレインが互いに交差結線されかつソースが回
路の接地点GNDに結合された記憶MOSFETQ1,Q2と、上記MO
SFETQ1,Q2のドレインと電源端子Vccとの間に設けられた
ポリ（多結晶）シリコン層からなる高抵抗R1,R2とを含
んでいる。そして、上記MOSFETQ1,Q2の共通接続点と相
補データ線D0,０との間に伝送ゲートMOSFETQ3,Q4が設
けられている。同じ行に配置されたメモリセルの伝送ゲ
ートMOSFETQ3,Q4等のゲートは、それぞれ例示的に示さ
れた対応するワード線W0及びWn等に共通に接続され、同
じ列に配置されたメモリセルの入出力端子は、それぞれ
例示的に示された対応する一対の相補データ（又はビッ
ト）線D0,０及びD1,１等に接続されている。

メモリセルにおいて、MOSFETQ1,Q2及び抵抗R1,R2は、一
種のフリップフロップ回路を構成しているが、情報保持
状態における動作点は、普通の意味でのフリップフロッ
プ回路のそれと随分異なる。すなわち、上記メモリセル
MCにおいて、それを低消費電力にさせるため、その抵抗
R1は、MOSFETQ1がオフ状態にされているときのMOSFETQ2
のゲート電圧をそのしきい値電圧よりも若干高い電圧に
維持させることができる程度の著しく高い抵抗値にされ
る。同様に抵抗R2も高抵抗値にされる。言い換えると、
上記抵抗R1、R2は、MOSFETQ1、Q2のドレインリーク電流
を補償できる程度の高抵抗にされる。抵抗R1、R2は、MO
SFETQ2のゲート容量（図示しない）に蓄積されている情
報電荷が放電させられてしまうのを防ぐ程度の電流供給
能力を持つ。

この実施例に従うと、RAMがCMOS−IC技術によって製造
されるにもかかわらず、上記のようにメモリセルMCはＮ
チャンネルMOSFETとポリシリコン抵抗素子とから構成さ
れる。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルMOSFETを用いる
場合に比べ、その大きさを小さくできる。すなわち、ポ
リシリコン抵抗を用いた場合、駆動MOSFETQ1又はQ2のゲ
ート電極と一体的に形成できるとともに、それ自体のサ
イズを小型化できる。そして、ＰチャンネルMOSFETを用
いたときのように、駆動MOSFETQ1,Q2から比較的大きな
距離を持って離さなければならないことがないので無駄
な空白部分が生じない。

同図において、ワード線W0は、ＸアドレスデコーダＸ−
DCRを構成するノア（NOR）ゲート回路G1で形成された出
力信号によって選択される。このことは、他のワード線
Wnについても同様である。

上記ＸアドレスデコーダＸ−DCRは、相互において類似
のノアゲート回路G1,G2等により構成される。これらの
ノアゲート回路G1,G2等の入力端子には、複数ビットか
らなる外部アドレス信号AX（図示しない適当な回路装置
から出力されたアドレス信号）を受けるＸアドレスバッ
ファＸ−ADBによって加工形成された内部相補アドレス
信号が所定の組合せをもって印加される。

上記メモリアレイにおける一対の相補データ線D0,及
びD1,１は、それぞれデータ線選択のための伝送ゲー
トMOSFETQ5,Q6及びQ7,Q8から構成されたカラムスイッチ
回路を介してコモン相補データ線CD,▲▼に接続さ
れる。このコモン相補データ線CD,▲▼には、読み
出し回路RAの入力端子と、書込み回路WAの出力端子が接
続される。上記読み出し回路RAは、データ出力端子Dout
に読み出し信号を送出し、書込み回路WAの入力端子は、
データ入力端子Dinから供給される書込みデータ信号を
受ける。

読み出し回路RAは、制御回路TCから供給される制御信号
φｒによってその動作が制御される。読み出し回路RA
は、それが動作状態にされているときにコモン相補デー
タ線CD及び▲▼に供給されるデータ信号を差動増幅
し、増幅したデータ信号をデータ出力端子Doutに出力す
る。読み出し回路RAは、それが非動作状態にされている
ときに、その出力端子を高インピーダンス状態もしくは
フローティング状態にする。

書き込み回路WAは、制御信号φｗによってその動作が制
御され、動作状態にされているときにデータ入力端子Di
nに供給されている入力データと対応する相補データ信
号をコモン相補データ線CD,▲▼に出力する。書き
込み回路WAは、それが非動作状態にされているときにそ
の一対の出力端子を高インピーダンス状態もしくはフロ
ーティング状態にする。

カラムスイッチ回路を構成するMOSFETQ5,Q6及びQ7,Q8の
ゲートには、それぞれYGアドレスデコーダＹ−DCRによ
って形成される選択信号Y0,Y1が供給される。このＹア
ドレスデコーダＹ−DCRは、相互において類似の構成と
されたノアゲート回路G3,G4等により構成される。これ
らのノアゲート回路G3,G4等には、複数ビットからなる
外部アドレス信号AY（図示しない適当な回路装置から出
力されたアドレス信号）を受けるＹアドレスバッファＹ
−ADBによって形成された内部相補アドレス信号が所定
の組合せをもって印加される。

制御回路TCは、外部端子▲▼，▲▼からの制御
信号を受けて、上記内部制御タイミング信号φr,φｗ等
を形成する。

この実施例においては、それぞれ対とされた相補データ
線D0,０及びD1,１には、次のようなプリチャージ回
路が設けられる。

ＰチャンネルMOSFETQ10,Q12とＮチャンネルMOSFETQ11,Q
13とによりそれぞれ構成された一対のCMOSインバータ回
路は、その入力と出力とが交差結線されてラッチ形態に
される。このラッチ回路の一対の入出力端子は上記相補
データ線D0,０に結合される。このラッチ回路は、第
１の相補プリチャージ信号p,φｐを受けるＰチャンネ
ルMOSFETQ14とＮチャンネルMOSFETQ15を通して電源電圧
Vccと回路の接地電位が供給される。他の相補データ線D
1,１等にも上記類似のMOSFETQ16〜Q21により構成され
た増幅回路が設けられる。

また、上記相補データ線D0,０間には、第２のプリチ
ャージ信号φｓを受けるＮチャンネルMOSFETQ22が設け
られる。他の相補データ線D1,１等にも上記類似のMOS
FETQ23が設けられる。

上記第1,第２のプリチャージ信号p,φｐ及びφｓは、
特に制限されないが、次のアドレス信号変化検出回路AT
Dにより形成される。アドレス信号変化検出回路ATDは、
例えば、アドレス信号とその遅延信号を受ける排他的論
理回路等公知のアドレス信号変化検出回路が利用され
る。第１のプリチャージ信号φｐ（ｐ）は、上記アド
レス信号が変化したタイミングで一定期間ハイレベル
（ロウレベル）にされる。この後、第２のプリチャージ
信号φｓが一定期間ハイレベルにされる。これにより、
メモリセルの読み出し又は書き込み動作のためのアドレ
ッシングに先立って第１のプリチャージ信号φｐのハイ
レベルとｐのロウレベルによって、増幅回路は動作状
態にされ、その後第２のプリチャージ信号φｓによって
MOSFETQ22,Q23がオン状態にされる。

次に、第２図に示した概略タイミング図を参照して、上
記プリチャージ動作を説明する。

図示しないチップ選択信号がロウレベルにされた状態に
おいて、いずれか１つでもアドレス信号Aiが変化する
と、アドレス信号変化検出回路ATDは、これを検出して
一定期間第１のプリチャージ信号φｐをハイレベルに、
ｐをロウレベルにさせる。これにより、パワースイッ
チMOSFETQ15（Q21）,Q14（Q20）がオン状態にされて増
幅回路を動作状態にさせる。増幅回路（ラッチ回路）
は、前の動作サイクルにより相補データ線D0,０等に
残っている信号レベルに従って、例えばデータ線D0がハ
イレベルなら電源電圧Vccのようなハイレベルに、デー
タ線０がロウレベルなら回路の接地電位のようなロウ
レベルにそれぞれ増幅する。この増幅回路は上記プリチ
ャージ信号φｐがロウレベルに、ｐがハイレベルにさ
れると、その出力をハイインピーダンス状態にさせる。
これによって、相補データ線D0,０は、ハイインピー
ダンス状態で上記ハイレベル（Vcc）とロウレベル（0
V）を保持することになる。

この後、第２のプリチャージ信号φｓがハイレベルにさ
れ、上記MOSFETQ22等がオン状態にされる。これに応じ
て、相補データ線D0,０は、約Vcc/2のような中間レベ
ルにプリチャージされるものである。

なお、図示しないが、上記プリチャージ終了後にワード
線が選択状態にされて１つのメモリセルが相補データ線
D0,０に結合されるので、相補データ線D0,０の電位
はメモリセルに記憶された記憶情報に従ったレベル差を
持つようにされる。

この実施例のプリチャージ回路は、前の動作サイクルに
より残っている相補データ線の電位を利用して、それを
増幅するとともに、その増幅信号を短絡することによっ
て中間レベルにされたプリチャージレベルを形成するの
で、電源電圧Vccから供給される電流の低減及びそのピ
ーク値を小さくできるものである。

〔効 果〕

（１）前の動作サイクルによって相補データ線に残って
いるレベル差に従って一方を電源電圧Vccのようなハイ
レベルに、他方の回路の接地電位のようなロウレベルに
させるとともに、この相補データ線を短絡して中間レベ
ルにされたプリチャージレベルを得るものである。これ
により、電源電圧端子Vccからみれば、常に一対のデー
タ線のうちの一方のデータ線におけるほゞ中間レベルを
電源電圧Vccまでに上昇させるに必要な比較的小さな電
流を流すのみとなる。これによって、プリチャージ電流
の低減及びピーク電流の低減を図ることができるという
効果が得られる。

（２）相補データ線を短絡して、そのプリチャージレベ
ルを電源電圧Vccのほゞ中間レベルに設定できるから、
メモリセルからの読み出し動作を高速に行うことができ
る。すなわち、相補データ線は、同じ中間レベルにされ
ているから、相補データ線には選択されたメモリセルの
記憶情報に従ったレベル差が高速に現れるものになると
いう効果が得られる。

（３）上記（１）により、プリチャージ電流のピーク値
を低減できるから、電源電圧線に発生するノイズレベル
が低減できる。これにより、動作状態にされるているア
ドレスバッファ等の動作マージンの拡大を図ることがで
きるという効果が得られる。

（４）データ線をタイミング信号によってプリチャージ
するものであるので、相補データ線に負荷抵抗手段が設
けられた場合のようにワード線のみが選択状態にされた
多数のメモリセルを通して直流電流が消費されないか
ら、上記（１）のプリチャージ電流の低減と相俟ってよ
りいっそうの低消費電力化を図ることができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スタティック
型RAMとしてのメモリセルは、ＰチャンネルMOSFETとＮ
チャンネルMOSFETとを組合せて構成されたスタティック
型フリップフロップ回路を用いるものであってもよい。
また、プリチャージ信号は、チップ選択信号等を利用し
て形成されるものであってもよい。

〔利用分野〕

以上の説明では主として、本願発明者によってなされた
発明をその背景となった技術分野であるスタティック型
RAMに適用した適用した場合を例にして説明したが、こ
れに限定されるものではなく、例えば１チップマイクロ
コンピュータに内蔵されるRAM等に広く利用できるもの
である。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、 第２図は、そのプリチャージ動作の一例を示すタイミン
グ図である。 Ｘ−ADB……Ｘアドレスバッファ、Ｙ−ADB……Ｙアドレ
スバッファ、Ｘ−DCR……Ｘアドレスデコーダ、Ｙ−DCR
……Ｙアドレスデコーダ、MC……メモリセル、WA……書
込み回路、RA……読み出し回路、TC……制御回路、ATD
……アドレス信号変化検出回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 陽一 東京都小平市上水本町1479番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (56)参考文献 特開 昭58−41486（ＪＰ，Ａ) 特開 昭58−146088（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】マトリクス配置された複数のスタティック
   型のメモリセルと、上記メモリセルの各行に対応して設
   けられそれぞれ対応する行に属するメモリセルの選択用
   の端子が共通接続されてなる複数のワード線と、上記メ
   モリセルの各列に対応して設けられそれぞれ対応する列
   に属するメモリセルの一対の入出力端子が共通接続され
   てなる複数の相補データ線とからなるメモリアレイと、 上記各相補データ線に一つずつ設けられた複数のプリチ
   ャージ回路と、 メモリセルデータの読み出し開始前及び書込開始前に所
   定時間幅のパルス信号からなる第１のプリチャージ信号
   を形成しかつ上記第１のプリチャージ信号より遅延され
   た所定時間幅のパルス信号からなる第２のプリチャージ
   信号を形成するプリチャージ信号形成用の回路と、 を備えてなり、 上記プリチャージ回路は、上記第１のプリチャージ信号
   によって動作され動作状態において対応する相補データ
   線間の信号レベルを増幅し増幅した信号をかかる対応す
   る相補データ線に与える増幅回路と、上記相補データ線
   間に設けられ上記第２のプリチャージ信号によって動作
   されることにより各相補データ線間を短絡して電源電圧
   の中間レベルを上記各相補データ線に与えるMOSFETとか
   らなり、上記増幅回路は、その入力と出力とが交差接続
   された一対のCMOSインバータ回路と、上記第１のプリチ
   ャージ信号を受けて上記一対のCMOSインバータ回路に電
   源電圧と回路の接地電圧をそれぞれ供給するＰチャンネ
   ル型のパワースイッチMOSFETとＮチャンネル型のパワー
   スイッチMOSFETとからなるものであって、メモリセルデ
   ータの読み出し時及び書込時に上記プリチャージ回路を
   停止させるものであることを特徴とするスタティック型
   RAM。